專利名稱：鍵合半導(dǎo)體結(jié)構(gòu)及其形成方法
技術(shù)領(lǐng)域：
本發(fā)明的各個實(shí)施例一般涉及用于形成半導(dǎo)體結(jié)構(gòu)的方法和結(jié)構(gòu)，且涉及使用這些方法和結(jié)構(gòu)形成的所得結(jié)構(gòu)，且更具體而言涉及用于形成光滑的平面半導(dǎo)體結(jié)構(gòu)以將附加半導(dǎo)體結(jié)構(gòu)附連到所述光滑平整的半導(dǎo)體結(jié)構(gòu)的方法和結(jié)構(gòu)。
背景技術(shù)：
兩個或更多個半導(dǎo)體結(jié)構(gòu)的三維(3D)集成在微電子應(yīng)用中可能是有利的。例如，微電子器件的3D集成可以在減小總器件覆蓋區(qū)(footprint)的同時(shí)導(dǎo)致改善的電性能和功耗。例如，參見Wiley-VCH 2008年出版的P. Carrou等人的標(biāo)題為“The Handbook of 3DIntegration” 的出版物。半導(dǎo)體結(jié)構(gòu)的3D集成可以通過多種方法實(shí)現(xiàn)，這些方法例如包括將一個或更多個半導(dǎo)體結(jié)構(gòu)附連到包括多個器件結(jié)構(gòu)的經(jīng)處理的半導(dǎo)體結(jié)構(gòu)。半導(dǎo)體結(jié)構(gòu)到經(jīng)處理的半導(dǎo)體結(jié)構(gòu)的附連可以通過多種方法實(shí)現(xiàn)。當(dāng)將半導(dǎo)體結(jié)構(gòu)附連到經(jīng)處理的半導(dǎo)體結(jié)構(gòu)時(shí)，該半導(dǎo)體結(jié)構(gòu)可以經(jīng)歷附加處理且本身可以用作用于附連其它半導(dǎo)體結(jié)構(gòu)的接收基板。還應(yīng)當(dāng)注意，半導(dǎo)體結(jié)構(gòu)的3D集成可以通過半導(dǎo)體管芯(die)到另一半導(dǎo)體管芯(S卩，管芯到管芯(D2D))的附連、半導(dǎo)體管芯到半導(dǎo)體晶片(即，管芯到晶片(D2W))的附連以及半導(dǎo)體晶片到另一半導(dǎo)體晶片(即，晶片到晶片(W2W))的附連或其組合實(shí)現(xiàn)。然而，將被彼此附連的結(jié)構(gòu)(例如，經(jīng)處理的半導(dǎo)體結(jié)構(gòu)和半導(dǎo)體結(jié)構(gòu)的附連表面)中的每一個的平滑度和平整度可能對完成的3D集成半導(dǎo)體結(jié)構(gòu)的質(zhì)量有影響。例如，當(dāng)某一結(jié)構(gòu)的3D集成包括經(jīng)處理的半導(dǎo)體結(jié)構(gòu)(半導(dǎo)體器件已經(jīng)被處理)時(shí)，這些處理可能導(dǎo)致粗糙、不平整的表面。半導(dǎo)體結(jié)構(gòu)到經(jīng)處理的半導(dǎo)體結(jié)構(gòu)的粗糙、不平整表面的后續(xù)附連可能導(dǎo)致半導(dǎo)體結(jié)構(gòu)和經(jīng)處理的半導(dǎo)體結(jié)構(gòu)之間的不良粘合，這可能導(dǎo)致在后續(xù)處理期間半導(dǎo)體結(jié)構(gòu)與經(jīng)處理的半導(dǎo)體結(jié)構(gòu)的不希望的分離。圖1A-1C以介紹的方式例示用于形成3D集成結(jié)構(gòu)的現(xiàn)有已知方法。圖IA例示包括經(jīng)處理的半導(dǎo)體結(jié)構(gòu)102的半導(dǎo)體結(jié)構(gòu)100。經(jīng)處理的半導(dǎo)體結(jié)構(gòu)可以包括導(dǎo)電區(qū)域104、電介質(zhì)層106和器件基板108。導(dǎo)電區(qū)域104可以包括多個子區(qū)域，這些子區(qū)域例如包括阻擋(barrier)子區(qū)域和電極子區(qū)域。另外，導(dǎo)電區(qū)域104可以包括多種材料中的一種或更多種，這些材料例如是鈷、釕、鎳、鉭、氮化鉭、氧化銦、鎢、氮化鎢、氮化鈦、銅和招。電介質(zhì)層106可以包括多個層和多種材料，這些層或材料例如是聚酰亞胺、苯并環(huán)丁烯(BCB)、氮化硼、碳氮硼、多孔硅酸鹽、氧化硅、氮化硅及其混合物(例如氮氧化硅)中的一個或更多個。
器件基板108可以包括一個或更多個器件結(jié)構(gòu)110。例如，該一個或更多個器件結(jié)構(gòu)110可以包括一個或更多個開關(guān)結(jié)構(gòu)(例如晶體管等)、發(fā)光結(jié)構(gòu)(例如激光二極管、發(fā)光二極管等)、光接收結(jié)構(gòu)(例如波導(dǎo)、分離器、混合器、光電二極管、太陽能電池、太陽能子電池等)和/或微機(jī)電系統(tǒng)結(jié)構(gòu)(例如加速器、壓力傳感器等)。器件基板108可以包括多個層和多種材料，這些材料例如是硅、鍺、碳化硅、III族砷化物、III族磷化物、III族氮化物、III族銻化物、藍(lán)寶石、石英和氧化鋅中的一個或更多個。在本發(fā)明的一些實(shí)施方式中，器件基板108可以包括金屬氧化物半導(dǎo)體(CMOS)集成電路、晶體管-晶體管邏輯集成電路和NMOS邏輯集成電路中的一個或更多個。圖IB例示包括經(jīng)處理的半導(dǎo)體結(jié)構(gòu)102的半導(dǎo)體結(jié)構(gòu)115。經(jīng)處理的半導(dǎo)體結(jié)構(gòu)102可以包括電介質(zhì)層106、器件基板108以及可以在去除導(dǎo)電區(qū)域104的一部分(以虛部示出)時(shí)限定的導(dǎo)電區(qū)域112。導(dǎo)電區(qū)域104的一部分可以被去除以制造多個導(dǎo)電區(qū)域112，其中該多個導(dǎo)電區(qū)域112可以提供存在于器件基板108內(nèi)的器件結(jié)構(gòu)110之間的電連接?？梢酝ㄟ^諸如拋光、研磨的方法且在本發(fā)明的一些實(shí)施方式中通過化學(xué)機(jī)械拋光(CMP)方法去除導(dǎo)電區(qū)域104的一部分。用于形成導(dǎo)電區(qū)域112的這些工藝可以在本領(lǐng)域中稱 為“Damascene”方法，且這些工藝的示例例如在Joshi等人于1993年在IEEE ElectronDevice Letters 的第 14 卷、第 3 期、第 129-132 頁上的“A new Damascene structure forsubmicrometer wiring”一文中公開。如圖IB所示，導(dǎo)電區(qū)域104的一部分的去除可以導(dǎo)致表面114下方的導(dǎo)電區(qū)域112的多個部分的去除(如虛線所示)且還可以導(dǎo)致電介質(zhì)層106的多個部分的去除。表面114下方的導(dǎo)電區(qū)域112的多個部分的去除在本領(lǐng)域中可以稱為“凹陷(dishing)”，且可以產(chǎn)生多個凹陷區(qū)域116。表面114下方的電介質(zhì)層106的去除在本領(lǐng)域中可以稱為“腐蝕(erosion)”，且可以產(chǎn)生多個腐蝕區(qū)域118。表面114下方導(dǎo)電區(qū)域112的多個部分和電介質(zhì)層106的多個部分的去除可能使得表面112不平整且導(dǎo)致不平整表面120具有不希望的表面粗糙度。圖IC例示半導(dǎo)體結(jié)構(gòu)125，其包括經(jīng)處理的半導(dǎo)體結(jié)構(gòu)102和半導(dǎo)體結(jié)構(gòu)122。半導(dǎo)體結(jié)構(gòu)122可以在半導(dǎo)體結(jié)構(gòu)122與經(jīng)處理的半導(dǎo)體結(jié)構(gòu)102之間的鍵合界面124處，經(jīng)由鍵合附連到經(jīng)處理的半導(dǎo)體結(jié)構(gòu)102。由于經(jīng)處理的半導(dǎo)體結(jié)構(gòu)102的粗糙不平整表面120，鍵合界面124可能是不連續(xù)的，即鍵合界面可能包括鍵合區(qū)域和非鍵合區(qū)域。另外，由于用于去除導(dǎo)電區(qū)域104的多個部分的工藝而導(dǎo)致的多個凹陷區(qū)域116和多個腐蝕區(qū)域118可能導(dǎo)致多個非鍵合區(qū)域。由于半導(dǎo)體結(jié)構(gòu)122和經(jīng)處理的半導(dǎo)體結(jié)構(gòu)102之間的非鍵合區(qū)的可能的高密度，在這兩個結(jié)構(gòu)之間(即，結(jié)構(gòu)102和122之間)實(shí)現(xiàn)的鍵合強(qiáng)度可能不足以用于附加操作，例如，諸如加工和互補(bǔ)處理的附加操作。

發(fā)明內(nèi)容
本發(fā)明的各個實(shí)施方式一般提供用于形成半導(dǎo)體結(jié)構(gòu)的方法和結(jié)構(gòu)，且更具體而言涉及用于形成光滑平整的半導(dǎo)體結(jié)構(gòu)以附連到附加半導(dǎo)體結(jié)構(gòu)的方法和結(jié)構(gòu)。以本發(fā)明的實(shí)施方式簡要地描述這些方法。提供發(fā)明概述是為了以簡化的形式介紹在本發(fā)明的實(shí)施方式的詳細(xì)描述中進(jìn)一步描述的概念的選擇。這種概述并不旨在識別所要求保護(hù)的主題的關(guān)鍵特征或本質(zhì)特征，其也不旨在用于限制所要求保護(hù)的主題的范圍。
因此，在本發(fā)明的一些實(shí)施方式中，形成半導(dǎo)體結(jié)構(gòu)的方法包括形成與經(jīng)處理的半導(dǎo)體結(jié)構(gòu)的不平整表面交疊的第一電介質(zhì)膜以及平整化第一電介質(zhì)膜的表面?？梢孕纬膳c第一電介質(zhì)膜的平整化表面交疊的第二電介質(zhì)層，且半導(dǎo)體結(jié)構(gòu)可以附連到第二電介質(zhì)膜。在本發(fā)明的附加實(shí)施方式中，用于形成半導(dǎo)體結(jié)構(gòu)的方法可以包括在經(jīng)處理的半導(dǎo)體結(jié)構(gòu)的表面中形成至少一個凹陷區(qū)域和至少一個腐蝕區(qū)域。該至少一個凹陷區(qū)域和至少一個腐蝕區(qū)域可以通過在經(jīng)處理的半導(dǎo)體結(jié)構(gòu)的表面上方沉積第一電介質(zhì)膜且通過拋光工藝平整化該第一電介質(zhì)膜而填充(plug)?？梢猿练e與第一電介質(zhì)膜交疊的第二電介質(zhì)膜，且半導(dǎo)體結(jié)構(gòu)可以附連到第二電介質(zhì)膜。本發(fā)明的各個實(shí)施方式還可以包括通過此處描述的方法形成的結(jié)構(gòu)。在本發(fā)明的一些實(shí)施方式中，半導(dǎo)體結(jié)構(gòu)包括經(jīng)處理的半導(dǎo)體結(jié)構(gòu)，該經(jīng)處理的半導(dǎo)體結(jié)構(gòu)包括不平整表面、與該不平整表面交疊的第一電介質(zhì)膜以及與第一電介質(zhì)膜交疊的第二電介質(zhì)膜。本發(fā)明的實(shí)施方式還可以包括附連到第二電介質(zhì)膜的半導(dǎo)體結(jié)構(gòu)。 本發(fā)明的要素的其它方面和細(xì)節(jié)以及另選組合將從下面的詳細(xì)描述顯見且也落在本發(fā)明的范圍內(nèi)。


通過參考在附圖中例示的本發(fā)明的示例實(shí)施方式的以下詳細(xì)描述更加完整地理解本發(fā)明，附圖中圖1A-1C示意性例示涉及本發(fā)明的實(shí)施方式的相關(guān)技術(shù)的示例；圖2A-2G示意性例示用于形成平整光滑的半導(dǎo)體結(jié)構(gòu)和將這些結(jié)構(gòu)附連到附加半導(dǎo)體結(jié)構(gòu)的本發(fā)明的示例實(shí)施方式。
具體實(shí)施例方式此處給出的例示并不表示任意具體結(jié)構(gòu)、材料、設(shè)備、系統(tǒng)或方法的實(shí)際視圖，它們僅是用于描述本發(fā)明的理想化表達(dá)。此處使用標(biāo)題(heading)僅是為了清楚起見且沒有任意有意的限制。此處引用了多個參考文件。不管以上如何描述，相對于此處要求保護(hù)的主題的發(fā)明，引用的參考文件并不認(rèn)為是現(xiàn)有技術(shù)。當(dāng)在此使用時(shí)，術(shù)語“半導(dǎo)體結(jié)構(gòu)”表示且包括任何包括半導(dǎo)體材料的結(jié)構(gòu)，所述半導(dǎo)體材料包括諸如半導(dǎo)體晶片的體半導(dǎo)體材料(單獨(dú)或組合地包括其上的金屬和絕緣體的其它材料)以及半導(dǎo)體材料層(單獨(dú)地或組合地包括諸如金屬或絕緣體的其它材料)。另夕卜，術(shù)語“半導(dǎo)體結(jié)構(gòu)”還包括任意支撐結(jié)構(gòu)，所述任意支撐結(jié)構(gòu)包括但不限于上述半導(dǎo)體結(jié)構(gòu)。術(shù)語“半導(dǎo)體結(jié)構(gòu)”還可以表示包括半導(dǎo)體器件的有源或可操作部分的一個或多個半導(dǎo)體層或結(jié)構(gòu)，以及處理中的半導(dǎo)體結(jié)構(gòu)(且可以包括諸如其上已經(jīng)制造了絕緣體上硅(SOI)等的其它層)。當(dāng)在此使用時(shí)，術(shù)語“經(jīng)處理的半導(dǎo)體結(jié)構(gòu)”表示且包括進(jìn)行了各種工藝處理的半導(dǎo)體結(jié)構(gòu)。當(dāng)在此使用時(shí)，術(shù)語“器件結(jié)構(gòu)”表示且包括任何包括旨在并入到半導(dǎo)體器件中的有源或無源器件組件的結(jié)構(gòu)。當(dāng)在此使用時(shí)，術(shù)語“鍵合結(jié)構(gòu)”表示且包括通過附連工藝彼此附連的兩個或更多個半導(dǎo)體結(jié)構(gòu)。當(dāng)在此使用時(shí)，術(shù)語“鍵合輔助層”表示且包括利用一種或更多種中間材料以促進(jìn)一個或多個半導(dǎo)體結(jié)構(gòu)到另一半導(dǎo)體結(jié)構(gòu)的附連，由此形成鍵合結(jié)構(gòu)。當(dāng)在此使用時(shí)，短語“激活(activating)電介質(zhì)膜”表示且包括修改電介質(zhì)膜的表面的物理和化學(xué)屬性以促進(jìn)電介質(zhì)膜到半導(dǎo)體結(jié)構(gòu)的附連。本發(fā)明的實(shí)施方式包括這樣的方法和結(jié)構(gòu)例如通過改善經(jīng)處理的半導(dǎo)體結(jié)構(gòu)的表面的平滑度和平整度來形成適于附連的半導(dǎo)體結(jié)構(gòu)，以允許半導(dǎo)體結(jié)構(gòu)到經(jīng)處理的半導(dǎo)體結(jié)構(gòu)的附連。這些方法和結(jié)構(gòu)可以用于各種目的，例如，用于制造3D集成工藝和3D集成結(jié)構(gòu)。 下面參考圖2A-2G描述本發(fā)明的示例實(shí)施方式。圖2A例示半導(dǎo)體結(jié)構(gòu)215，其包括經(jīng)處理的半導(dǎo)體結(jié)構(gòu)202。經(jīng)處理的半導(dǎo)體結(jié)構(gòu)202可以包括器件基板208、電介質(zhì)層206和多個導(dǎo)電區(qū)域212。器件基板208可以包括同質(zhì)或異質(zhì)半導(dǎo)體結(jié)構(gòu)，這些同質(zhì)或異質(zhì)半導(dǎo)體結(jié)構(gòu)包括多個層和多種材料。在本發(fā)明的一些實(shí)施方式中，器件基板208可以包括硅、鍺、碳化硅、III族砷化物、III族磷化物、III族氮化鎢、III族銻化物、藍(lán)寶石、石英和氧化鋅中的一個或更多個。器件基板208可以包括多個器件結(jié)構(gòu)210。這些器件結(jié)構(gòu)210例如可以包括開關(guān)結(jié)構(gòu)(例如晶體管等)、發(fā)光結(jié)構(gòu)(例如激光二極管、發(fā)光二極管等)、光接收結(jié)構(gòu)(例如波導(dǎo)、分離器、混合器、光電二極管、太陽能電池、太陽能子電池等)以及微機(jī)電系統(tǒng)結(jié)構(gòu)(例如加速器、壓力傳感器等)中的一個或更多個。在本發(fā)明的一些實(shí)施方式中，器件基板208可以包括金屬氧化物半導(dǎo)體(CMOS)集成電路、晶體管-晶體管邏輯集成電路和NMOS邏輯集成電路中的一個或更多個。導(dǎo)電區(qū)域212可以包括多個子區(qū)域。這些子區(qū)域例如可以包括阻擋子區(qū)域和/或電極子區(qū)域。另外，導(dǎo)電區(qū)域212可以包括鈷、釕、鎳、鉭、氮化鉭、氧化銦、鎢、氮化鎢、氮化鈦、銅和鋁中的一個或更多個。電介質(zhì)層206可以包括多個層和多種材料。這些材料例如可以包括聚酰亞胺、苯并環(huán)丁烯(BCB )、氮化硼、碳氮硼、多孔硅酸鹽、氧化硅、氮化硅及其混合物中的一個或更多個。如參考圖IA和IB通過虛部區(qū)域示出且在上面詳細(xì)描述的，導(dǎo)電區(qū)域204的一部分的去除可以導(dǎo)致多個凹陷區(qū)域216的形成。另外，導(dǎo)電區(qū)域204的一部分的去除可以導(dǎo)致在電介質(zhì)層206中形成多個腐蝕區(qū)域218。該多個凹陷區(qū)域216和該多個腐蝕區(qū)域218的形成可以導(dǎo)致不平整表面220的形成。不平整表面220的形貌(topology)包括多個峰區(qū)域226和多個谷區(qū)域228，其中該多個凹陷區(qū)域216和該多個腐蝕區(qū)域218包括谷區(qū)域228 (即不平整表面220的低位區(qū)域)，而不平整表面220的不包括凹陷區(qū)域216或腐蝕區(qū)域218的區(qū)域包括峰區(qū)域226 (在圖2A中作為示例標(biāo)記了峰區(qū)域226)。最大峰谷距離可以限定為最低位谷區(qū)域228和最高位峰區(qū)域226之間的最大垂直距離。例如，圖2A例示插圖230，其包括不平整表面220的最低位谷區(qū)域228’和最高位峰區(qū)域226’。不平整表面220的最大峰谷距離PVmax可以定義為區(qū)域228’和226’之間的垂直距離。
圖2B例示半導(dǎo)體結(jié)構(gòu)225，其包括經(jīng)處理的半導(dǎo)體結(jié)構(gòu)202和第一電介質(zhì)膜232。第一電介質(zhì)膜232與經(jīng)處理的半導(dǎo)體結(jié)構(gòu)202的不平整表面220交疊且具有平均厚度Dl和表面粗糙度Rl。第一電介質(zhì)膜232可以包括一層或更多層電介質(zhì)材料且可以包括諸如氧化硅、氮化硅及其混合物(例如氮氧化硅)的材料?？梢岳枚喾N方法中的任意一種形成第一電介質(zhì)膜232以與不平整表面220的全部或一部分交疊。例如，可以利用諸如化學(xué)汽相沉積(CVD)的沉積方法形成第一電介質(zhì)膜232。在本領(lǐng)域中已知用于產(chǎn)生第一電介質(zhì)膜232的多種CVD方法。這些CVD方法可以包括常壓CVD (APCVD)JgSCVD (LPCVD)和超高真空CVD (UHCVD)0在本發(fā)明的一些實(shí)施方式中，可以利用低溫CVD方法形成第一電介質(zhì)膜232。這些方法例如可以包括等離子體輔助CVD方法，例如，次常壓CVD (SACVD)、微波等 離子體輔助CVD (MPCVD)、等離子體增強(qiáng)CVD(PECVD)和遠(yuǎn)程等離子體增強(qiáng)CVD (PRECVD)0用于沉積第一電介質(zhì)膜232的等離子體輔助CVD方法可以用在本發(fā)明的一些實(shí)施方式中以提供低溫沉積工藝?？梢岳玫蜏爻练e工藝以防止在器件基板208中存在的多個器件結(jié)構(gòu)210的劣化。器件基板208可以包括多個器件結(jié)構(gòu)210，如果第一電介質(zhì)層232的沉積溫度高于器件劣化開始的臨界溫度，則該多個器件結(jié)構(gòu)210可能損壞。因此，在本發(fā)明的一些實(shí)施方式中，在小于約400° C的溫度形成第一電介質(zhì)膜232。在本發(fā)明的附加實(shí)施方式中，在小于約500° C的溫度形成第一電介質(zhì)膜232，而在本發(fā)明的另一些實(shí)施方式中，在小于約600° C的溫度形成第一電介質(zhì)膜232。如圖2B所示，第一電介質(zhì)膜232可以共形地沉積在經(jīng)處理的半導(dǎo)體結(jié)構(gòu)202的不平整表面220上。第一電介質(zhì)膜232的共形沉積可以用于填充(即裝填)多個凹陷區(qū)域216和多個腐蝕區(qū)域218，即，不平整表面220的不平整區(qū)域的裝填。然而，使用共形沉積工藝來填充經(jīng)處理的半導(dǎo)體結(jié)構(gòu)202的多個不平整區(qū)域可能導(dǎo)致第一電介質(zhì)膜232在第一電介質(zhì)膜232的與經(jīng)處理的半導(dǎo)體結(jié)構(gòu)202相反的一側(cè)上具有不平整表面234，因?yàn)楣残文た梢砸缘谝浑娊橘|(zhì)膜232的材料基本保留底層不平整表面220的形貌的方式在整個第一電介質(zhì)膜232上具有基本均勻的厚度D1。在本發(fā)明的一些實(shí)施方式中，第一電介質(zhì)層厚度D1可以大于最大峰谷距離PV_。厚度D1可以選擇為大于PV_，使得多個凹陷區(qū)域216和多個腐蝕區(qū)域218可以至少基本上由第一電介質(zhì)膜232填充。圖2C例示半導(dǎo)體結(jié)構(gòu)235，其包括經(jīng)處理的半導(dǎo)體結(jié)構(gòu)202和第一電介質(zhì)膜232?？梢砸赃@種方式處理第一電介質(zhì)膜232 如虛部所示，第一電介質(zhì)膜232的不平整度基本上被去除，導(dǎo)致第一電介質(zhì)膜232在第一電介質(zhì)膜232的與經(jīng)處理的半導(dǎo)體結(jié)構(gòu)202相反的一側(cè)上包括基本平整的表面236。本領(lǐng)域中已知的多種方法可以用于平整化第一電介質(zhì)膜232。例如，可以利用蝕刻工藝、研磨工藝和拋光工藝中的一個或更多個執(zhí)行平整化工藝。在本發(fā)明的一些實(shí)施方式中，可以利用化學(xué)機(jī)械拋光(CMP)工藝執(zhí)行平整化工藝?？梢赃x擇CMP工藝條件，尤其是漿體磨損和化學(xué)性質(zhì)(chemistry)，使得第一電介質(zhì)層232的不平整度以提供平整表面236的方式減小。在本發(fā)明的某些實(shí)施方式中，第一電介質(zhì)層232的一部分可以被去除(例如通過CMP方法)，使得電介質(zhì)層232的剩余部分僅位于凹陷區(qū)域216和腐蝕區(qū)域218中，即圖2C中的虛線237下方。
當(dāng)平整化第一電介質(zhì)膜232以形成第一電介質(zhì)膜232的平整表面236時(shí)，所得的平整表面236可以具有均方根(rms)表面粗糙度R2，在本發(fā)明的一些實(shí)施方式中，該粗糙度R2可以小于約I00A、小于約IOA或甚至小于約3A。第一電介質(zhì)層232的平整表面236的rms表面粗糙度R2可能超過成功地將另一半導(dǎo)體結(jié)構(gòu)附連到表面236所需要的粗糙度(更粗糙)。因此，可以采取進(jìn)一步的工藝以產(chǎn)生具有適于將半導(dǎo)體結(jié)構(gòu)附連到其上的表面粗糙度的平整表面。圖2D例示半導(dǎo)體結(jié)構(gòu)245，其包括經(jīng)處理的半導(dǎo)體結(jié)構(gòu)202、平整化的第一電介質(zhì)膜232以及第二電介質(zhì)膜238?？梢砸赃@種方式形成第二電介質(zhì)膜238 :例如第二電介質(zhì)膜238的表面240的表面粗糙度和表面化學(xué)性質(zhì)的特性可以適用于將半導(dǎo)體結(jié)構(gòu)直接附連到第二電介質(zhì)膜238的表面240。第二電介質(zhì)膜238可以包括諸如氧化硅、氮化硅及其混合物的一層或更多層電介質(zhì)材料。可以使用上面結(jié)合第一電介質(zhì)膜232描述的多種方法中的任意一種沉積第二電介 質(zhì)膜238。在本發(fā)明的一些實(shí)施方式中，第二電介質(zhì)膜238通過CVD方法形成，且在附加實(shí)施方式中，第二電介質(zhì)膜238可以通過等離子體輔助CVD方法形成。如前面結(jié)合第一電介質(zhì)膜232所描述，第二電介質(zhì)膜的形成溫度可以受到限制以維持在器件基板208中建立的多個器件結(jié)構(gòu)210的完整性。更具體地，器件基板208可以包括多個器件結(jié)構(gòu)210，如果第二電介質(zhì)層238的沉積溫度高于器件劣化開始的臨界溫度，則這些器件結(jié)構(gòu)210可能損壞。因此，在本發(fā)明的一些實(shí)施方式中，在小于約400° C的溫度形成第二電介質(zhì)膜238。在本發(fā)明的附加實(shí)施方式中，在小于約500° C的溫度形成第二電介質(zhì)膜238，而在本發(fā)明的另一些實(shí)施方式中，在小于約600° C的溫度形成第二電介質(zhì)膜238。例如可以通過沉積技術(shù)形成所選厚度D2的第二電介質(zhì)膜238。在本發(fā)明的一些實(shí)施方式中，第二電介質(zhì)膜238的厚度D2可以小于第一電介質(zhì)膜232的原始厚度D1C即，就在沉積之后的厚度)。因此，在本發(fā)明的一些實(shí)施方式中，用于鍵合的電介質(zhì)層的整體厚度可以小于現(xiàn)有已知方法獲得的厚度，相對于現(xiàn)有已知的技術(shù)，這可以導(dǎo)致改善的鍵合特性。限制電介質(zhì)膜的厚度不僅可以改善這些膜的均勻性，而且還可以導(dǎo)致所有者的較低的成本以及例如當(dāng)半導(dǎo)體結(jié)構(gòu)包括基板通孔(TSV)時(shí)導(dǎo)致改善的產(chǎn)出率。另外，第二電介質(zhì)膜238可以包括第二電介質(zhì)膜表面240,該第二電介質(zhì)膜表面240可以具有均方根(rms)表面粗糙度R3，在本發(fā)明的一些實(shí)施方式中，該粗糙度R3可以足以成功地將另一半導(dǎo)體結(jié)構(gòu)附連到表面240。在本發(fā)明的一些實(shí)施方式中，表面240可以具有小于約100A、小于約IOA或甚至小于約3A的粗糙度R3。然而，在本發(fā)明的一些實(shí)施方式中，表面粗糙度R3可能超過成功地將另一半導(dǎo)體附連到其上所需要的粗糙度，從而可以采取附加工藝以減小表面240的rms表面粗糙度R3。圖2E例示半導(dǎo)體結(jié)構(gòu)255，其包括經(jīng)處理的半導(dǎo)體結(jié)構(gòu)202、平整化的第一電介質(zhì)膜232以及第二電介質(zhì)膜238。在本發(fā)明的一些實(shí)施方式中，可以通過本領(lǐng)域中已知的多種方法其中任意一種進(jìn)一步改善(即，減小)第二電介質(zhì)膜238的表面240的rms表面粗糙度。在本發(fā)明的一些實(shí)施方式中，可以通過等離子體處理改善表面240的rms表面粗糙度。例如，等離子體平滑化工藝可以包括將半導(dǎo)體結(jié)構(gòu)255放置在等離子體反應(yīng)器中，以及在反應(yīng)器內(nèi)形成能夠減小第二電介質(zhì)膜238的表面240的rms表面粗糙度的高能等離子體242。作為非限制性示例，可以通過將半導(dǎo)體結(jié)構(gòu)255暴露于氧等離子體來執(zhí)行等離子體平滑化。關(guān)于這種氧等離子體的產(chǎn)生的附加信息例如可以在Pasquariello等人在Sensorsand Actuators 82 (2000)第 239-244頁的“Surface energy as a function of self-biasvoltage in oxy gen plasma wafer bonding”一文中找到。在本發(fā)明的附加實(shí)施方式中，等離子體處理階段可以用于改變第二電介質(zhì)膜238的表面240的表面化學(xué)性質(zhì)。這種等離子體工藝可以稱為“等離子體激活”工藝。通過等離子體激活進(jìn)行的表面240的表面化學(xué)性質(zhì)的這種改變例如可以通過使得表面240基本親水或基本疏水來使得表面240更適于附連到附加半導(dǎo)體結(jié)構(gòu)。例如，表面240的表面化學(xué)性質(zhì)的等離子體改變可以包括將半導(dǎo)體結(jié)構(gòu)255放置在等離子體反應(yīng)器中，以及在反應(yīng)器內(nèi)形成能夠改變第二電介質(zhì)膜238的表面240的表面化學(xué)性質(zhì)的高能等離子體242。作為非限制性示例，可以通過將半導(dǎo)體結(jié)構(gòu)255暴露于氧等離子體來執(zhí)行表面240的等離子體改變。關(guān)于這種工藝的附加信息例如可以在Choi等人在Journal of the ElectrochemicalSociety, 149 I G8-G11(2002)的“The analysis of Oxygen Plasma Pretreatment forImproving Anodic Bonding”一文中找至丨J。應(yīng)當(dāng)注意，可以在第二電介質(zhì)層232的表面240上執(zhí)行等離子體平滑化和等離子體表面化學(xué)性質(zhì)改變中的任意一個和/或二者。等離子體平滑化和等離子體表面化學(xué)性質(zhì)改變可以在單個等離子體工藝中同時(shí)執(zhí)行，或者它們可以利用涉及不同等離子體屬性(例如，不同的氣體化學(xué)性質(zhì)、偏置、流速等)和/或裝置的獨(dú)立的等離子體工藝被順序地執(zhí)行。當(dāng)?shù)入x子體平滑化第二電介質(zhì)膜238時(shí)，所得的平滑的平整表面240可以具有均方根(rms)表面粗糙度R4。另外，在第二電介質(zhì)膜238的表面240的等離子體表面化學(xué)性質(zhì)改變時(shí)，表面240可以是基本親水的。在本發(fā)明的一些實(shí)施方式中，第二電介質(zhì)238的表面240的表面粗糙度R4和表面化學(xué)性質(zhì)可以足以成功地將另一半導(dǎo)體基板附連到表面240。在本發(fā)明的一些實(shí)施方式中，第二電介質(zhì)膜238的表面240的表面粗糙度可以小于約100A、小于約10A或甚至小于約3A。圖2F例示半導(dǎo)體結(jié)構(gòu)265，其包括經(jīng)處理的半導(dǎo)體結(jié)構(gòu)202、第一電介質(zhì)膜232、第二電介質(zhì)模塊238以及半導(dǎo)體結(jié)構(gòu)244 (在圖2F中仍未附連到第二電介質(zhì)膜238)。第二電介質(zhì)膜238可以包括鍵合表面240且半導(dǎo)體結(jié)構(gòu)244可以包括鍵合表面246。在本發(fā)明的一些實(shí)施方式中，如插圖250所示，半導(dǎo)體結(jié)構(gòu)244可以包括第三電介質(zhì)膜，該第三電介質(zhì)膜包括鍵合輔助層248。鍵合輔助層248可以包括一個或更多個層，且可以包括多種不同材料。在本發(fā)明的一些實(shí)施方式中，鍵合輔助層248可以包括諸如氧化娃、氮化娃及其混合物(例如，氮氧化硅)的一種或更多種電介質(zhì)材料。半導(dǎo)體結(jié)構(gòu)244可以包括多個結(jié)構(gòu)和材料。例如，半導(dǎo)體結(jié)構(gòu)244可以包括器件結(jié)構(gòu)和鍵合結(jié)構(gòu)(即包括兩個或更多個層、器件或彼此鍵合的層和器件的結(jié)構(gòu))中的至少一個。作為非限制性示例，半導(dǎo)體結(jié)構(gòu)244可以包括半導(dǎo)體晶片，且經(jīng)處理的半導(dǎo)體結(jié)構(gòu)202可以包括半導(dǎo)體晶片，使得半導(dǎo)體結(jié)構(gòu)244和經(jīng)處理的半導(dǎo)體結(jié)構(gòu)202的后續(xù)鍵合可以被稱為晶片到晶片鍵合(W2W)。在本發(fā)明的另一些實(shí)施方式中，半導(dǎo)體結(jié)構(gòu)244可以包括半導(dǎo)體晶片，且經(jīng)處理的半導(dǎo)體結(jié)構(gòu)202可以包括從半導(dǎo)體晶片劃片的半導(dǎo)體管芯，使得半導(dǎo)體結(jié)構(gòu)244和經(jīng)處理的半導(dǎo)體結(jié)構(gòu)202的后續(xù)鍵合可以被稱為管芯到晶片鍵合(D2W)。在本發(fā)明的另一些實(shí)施方式中，半導(dǎo)體結(jié)構(gòu)244可以包括半導(dǎo)體管芯，且經(jīng)處理的半導(dǎo)體結(jié)構(gòu)202可以包括半導(dǎo)體管芯，使得半導(dǎo)體結(jié)構(gòu)244和經(jīng)處理的半導(dǎo)體結(jié)構(gòu)202的后續(xù)鍵合可以被稱為管芯到管芯鍵合(D2D)。更具體地，半導(dǎo)體結(jié)構(gòu)244可以包括單個材料的至少基本同質(zhì)層。一些這種半導(dǎo)體結(jié)構(gòu)包括本領(lǐng)域中被成為自由(free-standing)基板(FS基板)的結(jié)構(gòu)。同質(zhì)材料例如可以包括元素或化合物材料，且可以是導(dǎo)電的(例如金屬性的)、半導(dǎo)電的或絕緣的。在一些實(shí)施方式中，同質(zhì)材料可包括硅、鍺、碳化硅、III族砷化物、III族磷化物、III族氮化鎢、III族銻化物、II-VI族化合物、金屬、金屬化合金、藍(lán)寶石、石英和氧化鋅中的一個或更多個。而且，在一些實(shí)施方式中，同質(zhì)材料可以包括單晶材料。在本發(fā)明的附加實(shí)施方式中，半導(dǎo)體結(jié)構(gòu)244可以包括半導(dǎo)體結(jié)構(gòu)，該半導(dǎo)體結(jié)構(gòu)包括異質(zhì)結(jié)構(gòu)，該異質(zhì)結(jié)構(gòu)包括兩種或更多種不同材料。這種異質(zhì)結(jié)構(gòu)可以包括基底基 板上的模板結(jié)構(gòu)(例如，半導(dǎo)體層)。在這種些實(shí)施方式中，模板結(jié)構(gòu)和基底基板可以包括如前所述的材料。而且，半導(dǎo)體結(jié)構(gòu)可以包括彼此堆疊地生長、沉積或布置的兩種或更多種材料以形成層堆疊。同樣，這種結(jié)構(gòu)可以包括如前所述的材料。在本發(fā)明的其它實(shí)施方式中，半導(dǎo)體結(jié)構(gòu)244可以包括器件結(jié)構(gòu)。器件結(jié)構(gòu)可以包括有源組件、無源組件和/或其混合。器件結(jié)構(gòu)例如可以包括開關(guān)結(jié)構(gòu)(例如晶體管等)、發(fā)光結(jié)構(gòu)(例如激光二極管、發(fā)光二極管等)、光接收結(jié)構(gòu)(例如波導(dǎo)、分離器、混合器、光電二極管、太陽能電池、太陽能子電池等)以及微機(jī)電系統(tǒng)結(jié)構(gòu)(例如加速器、壓力傳感器等)中的一個或更多個。在本發(fā)明的一些實(shí)施方式中，半導(dǎo)體結(jié)構(gòu)244可以包括已經(jīng)利用本發(fā)明的方法處理的經(jīng)處理的半導(dǎo)體結(jié)構(gòu)，使得半導(dǎo)體結(jié)構(gòu)244可以包括與圖2E的半導(dǎo)體結(jié)構(gòu)255至少基本類似(例如相同)的另一半導(dǎo)體結(jié)構(gòu)。在本發(fā)明的另一些實(shí)施方式中，半導(dǎo)體結(jié)構(gòu)244可以包括鍵合結(jié)構(gòu)，其中兩個或更多個元件附連且鍵合在一起。在本發(fā)明的一些實(shí)施方式中，可以利用本發(fā)明的方法制造鍵合結(jié)構(gòu)。圖2G例示半導(dǎo)體結(jié)構(gòu)275，其包括經(jīng)處理的半導(dǎo)體結(jié)構(gòu)202、平整化的第一電介質(zhì)膜232、第二電介質(zhì)模塊238以及直接鍵合到第二電介質(zhì)膜238的半導(dǎo)體結(jié)構(gòu)244。包括經(jīng)處理的半導(dǎo)體結(jié)構(gòu)202、第一電介質(zhì)層232和第二電介質(zhì)層238的半導(dǎo)體結(jié)構(gòu)255 (圖2E)在鍵合界面252附連到半導(dǎo)體結(jié)構(gòu)244。經(jīng)處理的半導(dǎo)體結(jié)構(gòu)202到半導(dǎo)體結(jié)構(gòu)244的鍵合產(chǎn)生了鍵合界面252，其中鍵合表面252是第二電介質(zhì)膜238的鍵合表面240和半導(dǎo)體結(jié)構(gòu)244的鍵合表面之間的界面。半導(dǎo)體結(jié)構(gòu)244和經(jīng)處理的半導(dǎo)體結(jié)構(gòu)202通過第一電介質(zhì)膜232和第二電介質(zhì)膜238的鍵合可以通過分子粘附(即不使用膠、蠟、焊料等的鍵合)產(chǎn)生。例如，鍵合操作可能需要鍵合表面246和鍵合表面240足夠平滑且沒有顆粒和污染，且表面240和246彼此足夠靠近以允許其間的接觸發(fā)生(一般在小于5nm的距離)。當(dāng)變得如此靠近時(shí)，鍵合表面240和表面246之間的吸引力可以足夠高以促使分子粘附(通過由兩個表面240和246的原子或分子之間的電子相互作用而產(chǎn)生的所有吸引力(例如范德華力)引起的鍵合)。分子粘附的發(fā)生一般例如可以通過在與另一元件緊密接觸的元件上使用TEFLON 觸針(stylus)施加局部壓力以從起始點(diǎn)觸發(fā)鍵合波的傳播來實(shí)現(xiàn)。術(shù)語“鍵合波”表不從起始點(diǎn)傳播且對應(yīng)于在第二電介質(zhì)膜240的鍵合表面和半導(dǎo)體結(jié)構(gòu)246的鍵合表面之間的整個界面上從該起始點(diǎn)開始的吸引力的傳播以形成鍵合界面252的鍵合或分子粘附的前沿(front)。例如，參見 Tong 等人在 “Materials, Chemistry and Physics 37101 1994 的題為 “Semiconductor wafer bonding:recent developments” 的期刊出版物和 Christiansen 等人在 Proceeding of IEEE 94 12 2060 2006 的題為 “Wafer DirectBonding:From Advanced Substrate Engineering to Future Applications in Micro/Nanoelectronics，，的文章。當(dāng)經(jīng)由第一電介質(zhì)膜232和第二電介質(zhì)膜238將經(jīng)處理的半導(dǎo)體結(jié)構(gòu)202鍵合到半導(dǎo)體結(jié)構(gòu)244時(shí)，可以執(zhí)行進(jìn)一步的后鍵合處理。例如，可以在100-600° C的溫度對半導(dǎo)體結(jié)構(gòu)275進(jìn)行退火，以增加經(jīng)處理的半導(dǎo)體結(jié)構(gòu)202和半導(dǎo)體結(jié)構(gòu)244之間的鍵合強(qiáng)度?？梢栽黾影雽?dǎo)體結(jié)構(gòu)275的鍵合強(qiáng)度以減小經(jīng)處理的半導(dǎo)體結(jié)構(gòu)202和半導(dǎo)體結(jié)構(gòu)244的不希望的分離的可能性，這種分離例如可能在進(jìn)一步的處理期間發(fā)生。在某些實(shí)施方式中，可以沉積第二電介質(zhì)層238而不考慮底層表面形貌，因?yàn)榈谝浑娊橘|(zhì)層232可以具有至少基本平整的表面。因此，可以以這種方式形成第二電介質(zhì)膜238 :使得能夠?qū)崿F(xiàn)經(jīng)處理的半導(dǎo)體結(jié)構(gòu)202和半導(dǎo)體結(jié)構(gòu)244之間的高鍵合能。因此，鍵合界面252可能僅需要低溫退火或另選地不需要附加熱處理來產(chǎn)生足夠的鍵合強(qiáng)度，由此改善整個附連工藝的熱預(yù)算。半導(dǎo)體結(jié)構(gòu)275的其它處理可以包括多個其它操作和過程。例如，在本發(fā)明的一些實(shí)施方式中，可以利用本領(lǐng)域中已知的方法減薄半導(dǎo)體結(jié)構(gòu)275的半導(dǎo)體結(jié)構(gòu)244。這些方法例如可以包括研磨工藝、拋光工藝和/或離子注入和分離工藝。在本發(fā)明的附加實(shí)施方式中，半導(dǎo)體結(jié)構(gòu)275可以附連到一個或更多個附加半導(dǎo)體結(jié)構(gòu)。在本發(fā)明的附加實(shí)施方式中，半導(dǎo)體結(jié)構(gòu)244可以被處理為使得在半導(dǎo)體結(jié)構(gòu)244的表面上和/或中制造多個器件，因而形成附加的經(jīng)處理的半導(dǎo)體結(jié)構(gòu)?？梢砸淮位蚋啻蔚貓?zhí)行用于進(jìn)一步處理半導(dǎo)體結(jié)構(gòu)275的一種或更多種方法，且還可以利用產(chǎn)生用于將附加半導(dǎo)體層附連到半導(dǎo)體結(jié)構(gòu)275的光滑平整的表面的本發(fā)明的方法的實(shí)施方式。示例現(xiàn)在將描述非限制性示例以說明本發(fā)明的實(shí)施方式。應(yīng)當(dāng)理解，在下面的示例中，參數(shù)、材料、結(jié)構(gòu)等僅用于說明性目的且并不限制本發(fā)明的實(shí)施方式。參考圖2A，提供經(jīng)處理的半導(dǎo)體結(jié)構(gòu)202，其包括互補(bǔ)金屬氧化物半導(dǎo)體器件基板208?；パa(bǔ)金屬氧化物半導(dǎo)體器件基板208包括多個器件結(jié)構(gòu)210，這些器件結(jié)構(gòu)210除了其它特征外包括場效應(yīng)晶體管。多個導(dǎo)電區(qū)域212包括例如氮化鉭的阻擋材料以及包括銅的電極材料。電介質(zhì)層206可以包括二氧化硅(SiO2X當(dāng)去除導(dǎo)電銅區(qū)域204 (如虛部所示)的一部分時(shí)，通過CMP形成多個腐蝕區(qū)域218和多個凹陷區(qū)域216。參考圖2B,在不平整表面220上共形地沉積第一電介質(zhì)膜232。第一電介質(zhì)膜包括在150° C到400° C之間的溫度通過等離子體增強(qiáng)化學(xué)汽相沉積(PECVD)沉積的二氧化硅(Si02)。用于PECVD的前驅(qū)體可以包括硅烷(SiH4)、原硅酸四乙酯(TE0S)、氧(O2)、氫(H2)和一氧化二氮(N2OX第一電介質(zhì)膜的平均厚度D1大于不平整表面220的最大峰谷距離PV_。D1大于約100nm，盡管在本發(fā)明的附加實(shí)施方式中，D1可以大于約I Pm。參考圖2C，對第一電介質(zhì)膜232進(jìn)行CMP以平整化第一電介質(zhì)膜232的在其與經(jīng)處理的半導(dǎo)體結(jié)構(gòu)202相反的一側(cè)的主表面，從而提供平整的表面236。
參考圖2D，在第一電介質(zhì)層232的平整表面236上共形地沉積第二電介質(zhì)膜238。第二電介質(zhì)膜238包括在150° C到400° C之間的溫度通過等離子體增強(qiáng)化學(xué)汽相沉積(PECVD)沉積的二氧化硅(SiO2X用于第二電介質(zhì)層238的PECVD沉積的前驅(qū)體可以包括硅烷(SiH4)、原硅酸四乙酯(TE0S)、氧(02)、氫(H2)和一氧化二氮(N20)。參考圖2E，對第二電介質(zhì)膜238進(jìn)行等離子體激活和平滑化處理，以獲得具有適于附連到半導(dǎo)體結(jié)構(gòu)的rms表面粗糙度的親水表面。通過將半導(dǎo)體結(jié)構(gòu)放置在反應(yīng)離子蝕亥Ij(RIE)腔室內(nèi)且使得表面240經(jīng)受氧等離子體來執(zhí)行等離子體平滑化工藝。RIE腔室可以設(shè)置為約0. 050Ton■的壓力，而氧氣可以用作氧離子源，進(jìn)入RIE腔室的流速約為每分鐘30標(biāo)準(zhǔn)立方厘米(seem)。等離子體自偏置可以在-60V至-360V之間變化。參考圖2F，半導(dǎo)體結(jié)構(gòu)244包括硅基板，且鍵合輔助層248包括二氧化硅(SiO2)。參考圖2G，使具有SiO2鍵合輔助層248的硅基板244與半導(dǎo)體結(jié)構(gòu)255緊密接觸，該半導(dǎo)體結(jié)構(gòu)255包括經(jīng)處理的半導(dǎo)體結(jié)構(gòu)202、第一電介質(zhì)膜232和第二電介質(zhì)膜238。在SiO2鍵合輔助層248和第二電介質(zhì)膜238的鍵合表面240之間產(chǎn)生鍵合界面252。 下面描述本發(fā)明的其它非限制性示例性實(shí)施方式。實(shí)施方式I :一種形成半導(dǎo)體結(jié)構(gòu)的方法，該方法包括形成與經(jīng)處理的半導(dǎo)體結(jié)構(gòu)的不平整表面交疊的第一電介質(zhì)膜；平整化所述第一電介質(zhì)膜的表面；形成與所述第一電介質(zhì)膜的平整化表面交疊的第二電介質(zhì)膜；以及將半導(dǎo)體結(jié)構(gòu)附連到所述第二電介質(zhì)膜。實(shí)施方式2 :根據(jù)實(shí)施方式I的方法，該方法還包括使用等離子體輔助化學(xué)汽相沉積工藝沉積所述第一電介質(zhì)膜和所述第二電介質(zhì)膜中的至少一個。實(shí)施方式3 :根據(jù)實(shí)施方式I或?qū)嵤┓绞?的方法，該方法還包括在低于約400° C的溫度沉積所述第一電介質(zhì)膜和所述第二電介質(zhì)膜中的至少一個。實(shí)施方式4 :根據(jù)實(shí)施方式I至實(shí)施方式3中任意一個的方法，其中平整化所述第一電介質(zhì)膜的表面的步驟還包括對所述第一電介質(zhì)膜的不平整表面進(jìn)行化學(xué)機(jī)械拋光。實(shí)施方式5 :根據(jù)實(shí)施方式I至實(shí)施方式4中任意一個的方法，其中形成與所述不平整表面交疊的所述第一電介質(zhì)膜的步驟包括填充所述經(jīng)處理的半導(dǎo)體結(jié)構(gòu)的多個凹陷區(qū)域以及填充所述經(jīng)處理的半導(dǎo)體結(jié)構(gòu)的多個腐蝕區(qū)域。實(shí)施方式6 :根據(jù)實(shí)施方式I至實(shí)施方式5中任意一個的方法，其中形成與所述第一電介質(zhì)膜的平整化表面交疊的第二電介質(zhì)膜的步驟包括使用等離子體工藝平滑化和激活所述第二電介質(zhì)膜。實(shí)施方式7 :根據(jù)實(shí)施方式I至實(shí)施方式6中任意一個的方法，該方法還包括形成所述經(jīng)處理的半導(dǎo)體結(jié)構(gòu)的不平整表面以包括多個凹陷區(qū)域和多個腐蝕區(qū)域。實(shí)施方式8 :根據(jù)實(shí)施方式7的方法，其中形成所述經(jīng)處理的半導(dǎo)體結(jié)構(gòu)的不平整表面以包括多個凹陷區(qū)域和多個腐蝕區(qū)域的步驟包括去除所述經(jīng)處理的半導(dǎo)體結(jié)構(gòu)上的金屬層的至少一部分。實(shí)施方式9 :一種形成半導(dǎo)體結(jié)構(gòu)的方法，該方法包括在經(jīng)處理的半導(dǎo)體結(jié)構(gòu)的表面中形成至少一個凹陷區(qū)域和至少一個腐蝕區(qū)域；通過在所述經(jīng)處理的半導(dǎo)體結(jié)構(gòu)的表面上沉積第一電介質(zhì)膜來填充所述至少一個凹陷區(qū)域和所述至少一個腐蝕區(qū)域；通過拋光所述第一電介質(zhì)膜來平整化所述第一電介質(zhì)膜；在所述第一電介質(zhì)膜上沉積第二電介質(zhì)膜；以及將半導(dǎo)體結(jié)構(gòu)的表面鍵合到所述第二電介質(zhì)膜的表面。實(shí)施方式10 :根據(jù)實(shí)施方式9的方法，其中，沉積所述第一電介質(zhì)膜的步驟還包括將所述第一電介質(zhì)膜形成為具有比所述經(jīng)處理的半導(dǎo)體結(jié)構(gòu)的表面的最大峰谷距離大的平均膜厚度。實(shí)施方式11 :根據(jù)實(shí)施方式9或?qū)嵤┓绞?0的方法，該方法還包括選擇所述經(jīng)處理的半導(dǎo)體結(jié)構(gòu)以包括CMOS集成電路。實(shí)施方式12 :根據(jù)實(shí)施方式9至實(shí)施方式11中任意一個的方法，其中，平整化所述第一電介質(zhì)膜的步驟還包括化學(xué)機(jī)械拋光所述第一電介質(zhì)膜。實(shí)施方式13 :根據(jù)實(shí)施方式9至實(shí)施方式12中任意一個的方法，其中，在所述經(jīng)處理的半導(dǎo)體結(jié)構(gòu)的表面中形成所述至少一個凹陷區(qū)域和所述至少一個腐蝕區(qū)域的步驟還包括去除所述經(jīng)處理的半導(dǎo)體結(jié)構(gòu)上的導(dǎo)電層的一部分，以形成所述至少一個凹陷區(qū) 域和所述至少一個腐蝕區(qū)域。實(shí)施方式14 :一種半導(dǎo)體結(jié)構(gòu)，該半導(dǎo)體結(jié)構(gòu)包括包括不平整表面的經(jīng)處理的半導(dǎo)體結(jié)構(gòu)；與所述不平整表面交疊的第一電介質(zhì)膜；與所述第一電介質(zhì)膜交疊的第二電介質(zhì)膜；以及附連到所述第二電介質(zhì)膜的半導(dǎo)體結(jié)構(gòu)。實(shí)施方式15 :根據(jù)實(shí)施方式14的半導(dǎo)體結(jié)構(gòu)，其中所述經(jīng)處理的半導(dǎo)體結(jié)構(gòu)包括器件基板；導(dǎo)電區(qū)域；以及電介質(zhì)層。實(shí)施方式16 :根據(jù)實(shí)施方式15的半導(dǎo)體結(jié)構(gòu)，其中所述器件基板包括至少一個半導(dǎo)體器件，該至少一個半導(dǎo)體器件包括電子器件、光電器件、光伏器件和微機(jī)電器件中的至少一個。實(shí)施方式17 :根據(jù)實(shí)施方式14至實(shí)施方式16中任意一個的半導(dǎo)體結(jié)構(gòu)，其中所述不平整表面包括多個凹陷區(qū)域；以及多個腐蝕區(qū)域。實(shí)施方式18 :根據(jù)實(shí)施方式17的半導(dǎo)體結(jié)構(gòu),其中所述第一電介質(zhì)膜填充所述多個凹陷區(qū)域和所述多個腐蝕區(qū)域。實(shí)施方式19 :根據(jù)實(shí)施方式14至實(shí)施方式18中任意一個的半導(dǎo)體結(jié)構(gòu)，其中所述第一電介質(zhì)膜和所述第二電介質(zhì)膜包括氧化硅、氮化硅以及氧化硅和氮化硅的混合物中的至少一個。實(shí)施方式20 :根據(jù)實(shí)施方式14至實(shí)施方式20中任意一個的半導(dǎo)體結(jié)構(gòu)，其中所述第一電介質(zhì)膜具有大于所述不平整表面的最大峰谷距離的平均厚度。實(shí)施方式21 :根據(jù)實(shí)施方式14至實(shí)施方式21中任意一個的半導(dǎo)體結(jié)構(gòu)，其中所述半導(dǎo)體結(jié)構(gòu)包括第三電介質(zhì)膜。實(shí)施方式22 :根據(jù)實(shí)施方式21的半導(dǎo)體結(jié)構(gòu)，其中所述第二電介質(zhì)膜在鍵合界面處直接鍵合到所述第三電介質(zhì)膜。如上所述的本發(fā)明的實(shí)施方式不限制本發(fā)明的范圍，因?yàn)檫@些實(shí)施方式僅是本發(fā)明的實(shí)施方式的示例，本發(fā)明的范圍由所附權(quán)利要求書及其法律等效物的范圍限定。任意等價(jià)實(shí)施方式旨在處于本發(fā)明的范圍內(nèi)。實(shí)際上，除了此處示例和描述的實(shí)施方式以外，本領(lǐng)域技術(shù)人員從說明書顯見本發(fā)明的各種變型，諸如描述的要素的另選有用組合。這些修改也旨在落在所附權(quán)利要求的范圍內(nèi)。本文使用的標(biāo)題和圖例僅為了清楚和方便的目的。
權(quán)利要求
1.一種用于形成半導(dǎo)體結(jié)構(gòu)的方法，所述方法包括 形成與經(jīng)處理的半導(dǎo)體結(jié)構(gòu)的不平整表面交疊的第一電介質(zhì)膜； 平整化所述第一電介質(zhì)膜的表面； 形成與所述第一電介質(zhì)膜的平整化表面交疊的第二電介質(zhì)膜；以及 將半導(dǎo)體結(jié)構(gòu)附連到所述第二電介質(zhì)膜。
2.根據(jù)權(quán)利要求I所述的方法，所述方法還包括使用等離子體輔助化學(xué)汽相沉積工藝沉積所述第一電介質(zhì)膜和所述第二電介質(zhì)膜中的至少一個。
3.根據(jù)權(quán)利要求I所述的方法，所述方法還包括在低于約400°C的溫度沉積所述第一電介質(zhì)膜和所述第二電介質(zhì)膜中的至少一個。
4.根據(jù)權(quán)利要求I所述的方法，其中，平整化所述第一電介質(zhì)膜的表面的步驟還包括化學(xué)機(jī)械拋光所述第一電介質(zhì)膜的不平整表面。
5.根據(jù)權(quán)利要求I所述的方法，其中，形成與所述不平整表面交疊的所述第一電介質(zhì)膜的步驟包括填充所述經(jīng)處理的半導(dǎo)體結(jié)構(gòu)的多個凹陷區(qū)域以及填充所述經(jīng)處理的半導(dǎo)體結(jié)構(gòu)的多個腐蝕區(qū)域。
6.根據(jù)權(quán)利要求I所述的方法，其中，形成與所述第一電介質(zhì)膜的所述平整化表面交疊的第二電介質(zhì)膜的步驟包括使用等離子體工藝平滑化和激活所述第二電介質(zhì)膜。
7.根據(jù)權(quán)利要求I所述的方法，該方法還包括形成所述經(jīng)處理的半導(dǎo)體結(jié)構(gòu)的所述不平整表面以包括多個凹陷區(qū)域和多個腐蝕區(qū)域。
8.根據(jù)權(quán)利要求7所述的方法，其中，形成所述經(jīng)處理的半導(dǎo)體結(jié)構(gòu)的所述不平整表面以包括多個凹陷區(qū)域和多個腐蝕區(qū)域的步驟包括去除所述經(jīng)處理的半導(dǎo)體結(jié)構(gòu)上的金屬層的至少一部分。
9.根據(jù)權(quán)利要求I所述的方法，該方法還包括形成至少一個凹陷區(qū)域和至少一個腐蝕區(qū)域，以形成所述經(jīng)處理的半導(dǎo)體結(jié)構(gòu)的所述不平整表面，其中，形成與所述經(jīng)處理的半導(dǎo)體結(jié)構(gòu)的所述不平整表面交疊的所述第一電介質(zhì)膜的步驟包括通過在所述經(jīng)處理的半導(dǎo)體結(jié)構(gòu)的所述不平整表面上沉積所述第一電介質(zhì)膜來填充所述至少一個凹陷區(qū)域和所述至少一個腐蝕區(qū)域，其中，平整化所述第一電介質(zhì)膜的所述表面的步驟包括拋光所述第一電介質(zhì)膜，其中，形成與所述第一電介質(zhì)膜的所述平整化表面交疊的所述第二電介質(zhì)膜的步驟包括在所述第一電介質(zhì)膜上沉積所述第二電介質(zhì)膜，其中，將所述半導(dǎo)體結(jié)構(gòu)附連到所述第二電介質(zhì)膜的步驟包括將所述半導(dǎo)體結(jié)構(gòu)的表面鍵合到所述第二電介質(zhì)膜的表面。
10.根據(jù)權(quán)利要求9所述的方法，其中，沉積所述第一電介質(zhì)膜的步驟還包括將所述第一電介質(zhì)膜形成為具有比所述經(jīng)處理的半導(dǎo)體結(jié)構(gòu)的所述表面的最大峰谷距離大的平均膜厚度。
11.根據(jù)權(quán)利要求9所述的方法，所述方法還包括選擇所述經(jīng)處理的半導(dǎo)體結(jié)構(gòu)以包括CMOS集成電路。
12.根據(jù)權(quán)利要求9所述的方法，其中，平整化所述第一電介質(zhì)膜的步驟還包括化學(xué)機(jī)械拋光所述第一電介質(zhì)膜。
13.根據(jù)權(quán)利要求9所述的方法，其中，在所述經(jīng)處理的半導(dǎo)體結(jié)構(gòu)的所述表面中形成所述至少一個凹陷區(qū)域和所述至少一個腐蝕區(qū)域的步驟還包括去除所述經(jīng)處理的半導(dǎo)體結(jié)構(gòu)上的導(dǎo)電層的一部分，以形成所述至少一個凹陷區(qū)域和所述至少一個腐蝕區(qū)域。
14.一種半導(dǎo)體結(jié)構(gòu)，該半導(dǎo)體結(jié)構(gòu)包括 包括不平整表面的經(jīng)處理的半導(dǎo)體結(jié)構(gòu)； 與所述不平整表面交疊的第一電介質(zhì)膜； 與所述第一電介質(zhì)膜交疊的第二電介質(zhì)膜；以及 附連到所述第二電介質(zhì)膜的半導(dǎo)體結(jié)構(gòu)。
15.根據(jù)權(quán)利要求14所述的半導(dǎo)體結(jié)構(gòu)，其中，所述經(jīng)處理的半導(dǎo)體結(jié)構(gòu)包括 器件基板； 導(dǎo)電區(qū)域；以及 電介質(zhì)層。
16.根據(jù)權(quán)利要求15所述的半導(dǎo)體結(jié)構(gòu)，其中，所述器件基板包括至少一個半導(dǎo)體器件，該至少一個半導(dǎo)體器件包括電子器件、光電器件、光伏器件和微機(jī)電器件中的至少一個。
17.根據(jù)權(quán)利要求14所述的半導(dǎo)體結(jié)構(gòu)，其中，所述不平整表面包括 多個凹陷區(qū)域；以及 多個腐蝕區(qū)域。
18.根據(jù)權(quán)利要求17所述的半導(dǎo)體結(jié)構(gòu)，其中，所述第一電介質(zhì)膜填充所述多個凹陷區(qū)域和所述多個腐蝕區(qū)域。
19.根據(jù)權(quán)利要求14所述的半導(dǎo)體結(jié)構(gòu)，其中，所述第一電介質(zhì)膜和所述第二電介質(zhì)膜包括氧化硅、氮化硅以及氧化硅和氮化硅的混合物中的至少一個。
20.根據(jù)權(quán)利要求14所述的半導(dǎo)體結(jié)構(gòu)，其中，所述第一電介質(zhì)膜具有大于所述不平整表面的最大峰谷距離的平均厚度。
21.根據(jù)權(quán)利要求14所述的半導(dǎo)體結(jié)構(gòu)，其中，所述半導(dǎo)體結(jié)構(gòu)包括第三電介質(zhì)膜。
22.根據(jù)權(quán)利要求21所述的半導(dǎo)體結(jié)構(gòu)，其中，所述第二電介質(zhì)膜在鍵合界面處直接鍵合到所述第三電介質(zhì)膜。
全文摘要
本發(fā)明的實(shí)施方式包括用于制造半導(dǎo)體結(jié)構(gòu)且尤其用于改善包括經(jīng)處理的半導(dǎo)體結(jié)構(gòu)和半導(dǎo)體結(jié)構(gòu)的鍵合半導(dǎo)體結(jié)構(gòu)的平整度的方法和結(jié)構(gòu)。
文檔編號H01L23/00GK102742004SQ201180008351
公開日2012年10月17日 申請日期2011年1月26日 優(yōu)先權(quán)日2010年2月4日
發(fā)明者M·薩達(dá)卡, R·艾奧努特 申請人:索泰克公司