專利名稱：半導體裝置和在目標基板中形成結構以制造半導體裝置的方法
技術領域：
本發(fā)明涉及半導體裝置和半導體制造的領域。特別地，本發(fā)明涉及一種半導體裝置和在目標基板(target substrate)中形成結構以制造半導體裝置的方法。
背景技術：
在半導體技術的領域中，不斷將半導體裝置的性能推向更高的極限。然而，對于特殊類型的半導體裝置，有時可能需要對半導體裝置的設計進行折衷，使得優(yōu)化半導體裝置的特性，代替另一種。這種折衷可能由于對半導體裝置預期的最終應用而出現(xiàn)，其中，與另一種相比，特性可能是優(yōu)選的，或者，也可能由于半導體裝置的制造中的限制而出現(xiàn)。
特別參考包括集電極(集電體，collector)區(qū)域、基極區(qū)域和發(fā)射極區(qū)域的雙極結晶體管(BJT)的實例，代表BJT的性能的關鍵特性是公共發(fā)射極電流增益、比導通電阻和擊穿電壓。已知的是，對于特定的摻雜濃度，BJT的基極區(qū)域優(yōu)選地盡可能薄，以便獲得高電流增益。然而，基極區(qū)域的最小厚度由所謂的擊穿效應(穿通效應)限制，其中，對于過薄的基極區(qū)域，基極-集電極邊界處的耗盡區(qū)域可能接觸基極-發(fā)射極邊界處的耗盡區(qū)域。耗盡區(qū)域是目標基板的空間電荷區(qū)域，在該目標基板中，半導體材料耗盡電 荷載體(載荷子)。在這種條件下，集電極區(qū)域對發(fā)射極區(qū)域有效地短路，并且，大電流在集電極區(qū)域和發(fā)射極區(qū)域之間流動。因此，對于特定的摻雜濃度，基極區(qū)域的厚度，一方面，優(yōu)選地增加以增加BJT 的電擊穿電壓，另一方面，優(yōu)選地減小以增加BJT的增益。
此外，如果在發(fā)射極區(qū)域和基極區(qū)域之間的邊界處存在缺陷，則可能更容易地出現(xiàn)(即，在更低的集電極-基極電壓下)上述擊穿效應，其中，BJT實際上沒有基極(或者，其中，將有效的基極寬度操作地減小至零)。
在臺式晶體管蝕刻的BJT (或甚至其他類型的包括臺式晶體管結構的半導體裝置等)的制造中，關鍵的處理步驟是等離子蝕刻(或干法蝕刻)，其用于形成具有由半導體材料 (例如，碳化硅(SiC))制成的垂直或接近垂直的側壁的結構。通常使用干法蝕刻來形成發(fā)射極區(qū)域并終止基極-集電極結。然而，在由半導體材料(例如如SiC)制成的垂直或接近垂直的側壁處進行干法蝕刻可能導致在壁的底部處形成溝槽，這可能使產(chǎn)生的半導體裝置的功能變差。在下文中，這種溝槽的形成將被稱作“溝槽效應”。
對于BJT，在基極區(qū)域和發(fā)射極區(qū)域之間的邊界處形成這種溝槽可能導致減小基極區(qū)域的有效厚度，并且，與在基板上沉積或生長的基極區(qū)域的初始預期厚度不相應，從而，導致高電場到頂面(發(fā)射極區(qū)域)的擊穿距離減小。因此，為了減小擊穿效應，BJT的基極區(qū)域必須足夠厚，然而，這會減小BJT的增益。另外，在半導體裝置的后續(xù)高溫退火期間， 接近頂面的材料可能重新分布，并可能將其傳送至溝槽。材料傳送與溝槽一起可能在晶體管的敏感部分中(例如，在發(fā)射極/基極結處)導致不受控制的摻雜和較差的材料質量，從而使BJT的性能變差。
因此，需要對半導體裝置提供新的類型的結構，和/或提供新的將減少至少一部分上述缺點和/或使得能夠對半導體裝置提供改進特性的制造方法。發(fā)明內容
本發(fā)明的一個目的是，減少現(xiàn)有技術的以上不利和缺點，并對以上技術和現(xiàn)有技術提供一種改進的替代方案。
通常，本發(fā)明的一個目的是提供一種具有改進的特性的半導體裝置。此外，本發(fā)明的一個目的是提供一種在目標基板中形成結構以制造半導體裝置的方法，該方法可減小上述擊穿效應。
通過如在權利要求1中限定的方法和如在權利要求11中限定的半導體裝置來實現(xiàn)本發(fā)明的這些和其他目的。在從屬權利要求中限定了優(yōu)選的實施方式。
根據(jù)本發(fā)明的第一方面，提供了一種在目標基板中形成結構以制造半導體裝置的方法。該方法包括以下步驟在目標基板上提供掩模層，并在掩模層中提供階梯狀輪廓(階梯狀分布，階梯式剖面，Stair-like profile),使得階梯狀輪廓的階梯(step)的高度小于掩模層的厚度。此外，該方法包括以下步驟同時執(zhí)行掩模層和目標基板的各向異性刻蝕， 使得在目標基板中形成具有階梯狀輪廓的結構。
本發(fā)明基于這樣的理解在目標基板中蝕刻結構的垂直或接近垂直的壁可能在這樣的壁的底部(基部，基極，base)處產(chǎn)生溝槽，S卩，在結構的底部處(或者，換句話說，在將形成的結構和目標基板的剩余部分之間的結處)。在其中掩模層不包括階梯狀輪廓的現(xiàn)有技術方法中，在待形成的結構的底部(基部，基極，base)處增強蝕刻，使得形成溝槽。使用具有階梯狀輪廓(即，多個具有比掩模層的厚度小的高度的階梯)的掩模層，可通過同時執(zhí)行掩模層和目標基板的各向異性蝕刻，在目標基板中形成具有階梯狀輪廓的結構。掩模層和目標基板的同時各向異性蝕刻(即，在蝕刻目標基板的同時也蝕刻掩模層)使得能夠將設置在掩模層中的階梯狀輪廓傳送至目標基板(以接近1:1的復制或任何其他取決于掩模層和目標基板之間的蝕刻選擇性的關系)。本發(fā)明的方法是有利的，因為其在形成于目標基板中的結構的階梯狀輪廓的每個階梯處產(chǎn)生非常少的(或者可忽略的)溝槽效應。因此，在 形成于目標基板中的結構的底部(基部，基極，base)處具有非常少的(或者可忽略的)溝槽效應。 待形成于目標基板中的結構的階梯狀輪廓的階梯處的溝槽效應是可忽略的，或至少是減小的，因為，與現(xiàn)有技術的方法相比，減小可能在其底部形成溝槽的階梯的高度，即，待形成的階梯的頂部上的掩模層的高度，以及形成于目標基板中的階梯的高度，在現(xiàn)有技術的方法中，在其底部形成溝槽的垂直的(或接近垂直的)壁的高度相當于掩模層的總厚度和形成于目標基板中的結構的壁的高度。
即使可以在形成于目標基板中的階梯狀輪廓的一個或多個階梯處出現(xiàn)可忽略的溝槽效應，也由于多個階梯的原因而減小了溝槽效應。換句話說，形成于掩模層中的多個階梯意味著，與在掩模層中僅具有一個陡壁的輪廓相比，每個階梯變得更小且更淺，使得抑制或至少減小溝槽效應。
此外，同時蝕刻掩模層和目標基板以在目標基板中形成階梯狀輪廓可以導致階梯狀輪廓的階梯的頂部拐角(或邊緣)變成圓形(更平滑)，這進一步減小了階梯的底部(基部， 基極，base)處的溝槽效應。實際上，對于位于結構底部附近的階梯，在各向異性蝕刻處理的過程中及早去除掩模層，并且，階梯的初始鋒利的邊緣在蝕刻的同時變圓。
通過本發(fā)明，提供了一種在目標基板中形成結構以制造具有減小的溝槽效應的半導體裝置的方法。例如，將本發(fā)明的方法應用于BJT的制造，可減小在發(fā)射極和集電極區(qū)域之間“擊穿”的危險。因此，本發(fā)明的方法是有利的，因為，其使得能夠制造具有改進的特性的半導體裝置。減小對半導體裝置的設計中的折衷的需求，例如，如確定BJT的基極區(qū)域的厚度。
根據(jù)一個實施方式，形成于目標基板中的結構包括至少一個具有多個階梯的側壁，其是有利的，因為，對于例如BJT的制造來說，如果該結構的至少一個側壁包括階梯狀輪廓，那么便是足夠的。
根據(jù)一個實施方式，掩模層中的階梯狀輪廓的階梯的高度可以呈現(xiàn)小于掩模層的厚度的1/3。使用至少三個階梯，即，如果掩模層中的階梯狀輪廓的階梯的高度呈現(xiàn)小于掩模層的厚度的1/3，那么，有利的是，可能更有效地減小溝槽效應。
根據(jù)一個實施方式，本發(fā)明的方法可以包括以下步驟在掩模層上設置頂層(top level layer)，并在頂層中形成圖案以限定待形成在目標基板中的結構的平面形狀(或區(qū)域)。通過這些步驟，可以確定待形成在目標基板中的結構的外部尺寸，即，結構的底部的尺寸。所述頂層可以是聚合物層，例如，光致抗蝕劑層，其中可以通過光刻(蝕刻)、電子束蝕刻 (光刻)、X射線蝕刻(光刻)、離子束蝕刻(光刻)、納米壓印蝕刻(光刻)，或半導體技術的任何類型的光刻技術來形成圖案。此外，頂層的沉積是有利的，因為其可以用于如下所述地在掩模層中提供階梯狀輪廓的步驟。
可以利用各種處理技術來在掩模層中形成階梯狀輪廓。根據(jù)一個實施方式，在掩模層中提供階梯狀輪廓的步驟可以包括一系列蝕刻步驟。特別地，該系列步驟可以包括各向同性和各向異性蝕刻步驟。在下文中，描述了兩種有利的用于在掩模層中提供階梯狀輪廓的替代方案。
根據(jù)第一替代方案，該系列步驟可以包括用于沿著(接近)垂直方向選擇性地蝕刻掩模層的各向異性蝕刻步驟(蝕刻 步驟對在其中形成圖案的頂層的材料具有非常小的影響)，從而在掩模層中形成(垂直邊緣的)階梯。該系列步驟然后可以進一步包括用于在所有 (或至少幾乎所有或至少不僅是垂直的)方向上蝕刻掩模層的材料的各向同性蝕刻步驟，從而在頂層下橫向地蝕刻掩模層。在用于在垂直方向上選擇性地蝕刻掩模層的額外的各向異性蝕刻步驟之后，在掩模層中形成額外的階梯。然后，可以重復用于形成階梯狀輪廓的階梯的該系列步驟(各向異性蝕刻步驟和各向同性蝕刻步驟)，直到在掩模層中獲得期望數(shù)量的階梯為止。根據(jù)本實施方式，可以用該系列的各向同性和各向異性蝕刻步驟的參數(shù)來定義階梯狀輪廓的階梯的高度，并且可以用該系列的各向同性蝕刻步驟的參數(shù)來定義階梯狀輪廓的階梯的寬度。
根據(jù)第二替代方案，該系列步驟可以包括用于在(接近)垂直方向上選擇性地蝕刻掩模層的各向異性蝕刻步驟(蝕刻步驟對在其中形成圖案的頂層的材料具有非常小的影響)，從而在掩模層中形成階梯。該系列步驟然后可以進一步包括用于在所有(或至少幾乎所有或至少不僅是垂直的)方向上蝕刻頂層的材料的各向同性蝕刻步驟，從而減小頂層的尺寸(至少是橫向尺寸)。在用于在(接近)垂直方向上選擇性地蝕刻掩模層的額外的各向異性蝕刻步驟之后，在掩模層中形成額外的階梯?？梢灾貜驮撓盗杏糜谛纬呻A梯狀輪廓的階梯的步驟(各向異性蝕刻掩模層的步驟和各向同性蝕刻掩模層的步驟)，直到已經(jīng)在掩模層中獲得預期數(shù)量的階梯為止。根據(jù)本實施方式，該系列步驟可以包括用于限定掩模層中的階梯狀輪廓的階梯的高度的各向異性蝕刻步驟和用于減小頂層的面積(或尺寸)的各向同性蝕刻步驟，從而經(jīng)由掩模層的后續(xù)的各向異性蝕刻來限定掩模層中的階梯狀輪廓的階梯的寬度。
上述用于在掩模層中提供階梯狀輪廓的第二替代方案是有利的，因為通過形成在頂層中的圖案的初始外部尺寸來限定待形成于目標基板中的結構的外部尺寸。因此，更精確地限定該結構的外部尺寸(或平面形狀)，考慮到例如后續(xù)的處理(例如，金屬觸點的形成)，這是有利的，對于該處理，該結構在目標基板上的位置優(yōu)選地是已知的。
將理解到，可以改變 該系列的蝕刻處理的參數(shù)，以控制形成于掩模層中的階梯狀輪廓的不同階梯的相應高度。有利地，將布置在最接近該結構和基板的剩余部分之間的界面處的階梯的高度(即，形成該結構的底部的階梯狀輪廓的階梯的高度)很好地確定為，好像其可以包括臨界電子結，例如，半導體裝置的P-摻雜層和η-摻雜層之間的結。然后，可以基于半導體裝置的有源層的相應厚度來確定階梯的高度。
通常，掩模層可以是硬掩模，等等，在半導體處理中用來承受蝕刻處理，在該處理的過程中，與硬掩模相比，由蝕刻處理對硬掩模下方的材料選擇性地產(chǎn)生更大的影響。在本申請中，術語“選擇性”是指當經(jīng)受相同的蝕刻處理時兩種不同材料之間的蝕刻速度的差巳
根據(jù)一個實施方式，可以將通過各向異性蝕刻在目標基板中形成階梯狀輪廓的蝕刻速度選擇為，在目標基板中和在掩模層中是基本上相同的。使用基本上相同的蝕刻速度， 將掩模層的階梯狀輪廓以1:1的比率(或至少接近1:1的比率)傳遞至目標基板。因此，形成于目標基板中的結構的階梯狀輪廓與初始設置在掩模層中的階梯狀輪廓直接相應?？商鎿Q地，可以將蝕刻速度選擇為，在目標基板中比在掩模層中更快，例如，如具有2:1、3:1、4:1 等的比率，從而，與設置于掩模層中的目標輪廓相比，增強目標基板中的階梯狀輪廓。例如， 通過2:1的比率，形成于目標基板中的階梯狀輪廓的階梯的高度比設置于掩模層中的階梯狀輪廓的相應階梯的高度高兩倍?？商鎿Q地，可以將蝕刻速度選擇為，在目標基板中比在掩模層中更慢，例如，如具有1:2、1:3、1:4等的比率，從而，與設置于掩模層中的階梯狀輪廓的相應階梯的高度相比，減小目標基板中的階梯狀輪廓的階梯的高度。
根據(jù)一個實施方式，掩模層可以是硬掩模，其包括選自二氧化娃(Si02)和娃氮化物(SixNi1J中的一種或組合中的材料。這種材料在與由例如硅或碳化硅制成的目標基板結合的方面是有利的，因為可用相同類型的化學物質(相同類型的化學組成)蝕刻掩模層和目標基板，由此可同時蝕刻。
根據(jù)本發(fā)明的第二方面，提供了一種包括目標基板的半導體裝置，該目標基板包括由第一類型的半導體材料制成的第一區(qū)域和由第二類型的半導體材料制成的第二區(qū)域。 第一和第二類型的半導體材料彼此不同，并且，第一和第二區(qū)域是相鄰的，使得形成半導體裝置的有源區(qū)域。在第一和第二區(qū)域之間的結處，半導體裝置包括具有階梯狀輪廓的結構。
本發(fā)明的半導體裝置是有利的，因為，使用這種設計，S卩，具有布置于半導體裝置的有源區(qū)域中的階梯狀輪廓的結構，可減小擊穿效應。減小可能在制造過程中出現(xiàn)在結構底部的任何溝槽效應。例如，對于雙極結晶體管，可更自由地選擇基極區(qū)域的厚度，即，厚度可以相對薄，以實現(xiàn)高增益，并仍提供相對高的擊穿電壓。
根據(jù)如在任何一個上述實施方式中限定的方法，有利地，可以在目標基板中獲得半導體裝置。如上所述，減小形成于目標基板中的結構的底部處的溝槽效應，因此，這種半導體裝置的有源區(qū)域從擊穿效應受到的影響小得多。結果，可以提供一種具有改進的特性的半導體裝置。
根據(jù)一個實施方式，第一區(qū)域包括P-摻雜材料，并且第二區(qū)域包括η-摻雜材料, 或者反之亦然，從而形成Pn結。
例如，第一和第二類型的半導體材料可以在摻雜級或摻雜劑原子上不同(從而形成P-摻雜或η-摻雜有源層)。
根據(jù)一個實施方式，半導體裝置可以是以下組中的一個，該組包括雙極結晶體管 (BJT)、二極管、MOSFET晶體管、JFET晶體管、晶閘管和絕緣柵雙極晶體管。特別參考BJT， 通過本發(fā)明，與現(xiàn)有技術的BJT相比，可以將基極區(qū)域的厚度減小至更大的程度，從而在保持相對高的擊穿電壓的同時增加BJT的電流增益。
根據(jù)一個實施方式，形成結構底部的階梯狀輪廓的階梯(S卩，布置在最靠近該結構和目標基板的剩余部分之間的界面處的階梯)可以包括第一區(qū)域的部分和第二區(qū)域的部分，例如，其可以分別是雙極晶體管的發(fā)射極區(qū)域和基極區(qū)域。
根據(jù)本發(fā)明的第一或第二方面的一個實施方式，目標基板是半導體晶片等(即，半導體材料的薄片)，其包括選自碳化硅(SiC)、硅(Si)、砷化鎵(GaAs)、磷化銦(InP)和氮化鎵(GaN)中的一種或組合的材料。目標基板的材料優(yōu)選地適合于各種類型的半導體處理， 使得可以制造一種裝置。
在本申請中，術語“各向異性”蝕刻是指一種方向敏感的蝕刻處理，即，優(yōu)選地沿著特定方向或在特定方向范圍內出現(xiàn)的蝕刻。各向異性蝕刻提供大量方向性，并且通常，蝕刻在垂直方向上比在水平方向上更快地進行。
此外，在本申請中，術語“各向同性”蝕刻是指一種在所有(或幾乎所有)方向上相同或幾乎相同的蝕刻 處理。
此外，在本申請中，術語“垂直的”或“接近垂直的”方向是指基本上與目標基板的表面垂直的方向。
此外，在本申請中，為了清楚的目的，晶體管的“底部(基部)”或底層被稱作半導體裝置或BJT的“基極區(qū)域”，同時，在另一(更結構的)上下文中，術語“底部”單獨有時用來限定該結構的下部或底部。
當研究以下詳細公開內容、附圖和所附權利要求時，本發(fā)明的其他目的、特征和優(yōu)點將變得顯而易見。本領域的技術人員將認識到，可將本發(fā)明的不同特征組合，以產(chǎn)生除了下文中描述的那些實施方式以外的實施方式。


參考附圖，通過本發(fā)明的優(yōu)選實施方式的以下說明性的且非限制性的詳細描述， 將更好地理解本發(fā)明的以上及額外的目的、特征和優(yōu)點，其中
圖1a-1d示出了一種工藝流程，其舉例說明了根據(jù)本發(fā)明的一個示例實施方式的在目標基板中形成結構的方法；
圖2a_2d示出了一種工藝流程，其舉例說明了根據(jù)本發(fā)明的一個示例實施方式的在掩模層中提供階梯狀輪廓的方法；
圖3a_3d示出了一種工藝流程，其舉例說明了根據(jù)本發(fā)明的另一示例實施方式的在掩模層中提供階梯狀輪廓的方法；
圖4示出了根據(jù)本發(fā)明的一個示例實施方式的在目標基板中形成結構的方法的流程圖5示出了作為本發(fā)明的半導體裝置的一個示例實施方式的垂直雙極結晶體管的示意性橫截面。可根據(jù)本發(fā)明的方法獲得該半導體裝置。
所有附圖都是示意性的，并非必須是成比例的，并且通常僅示出了說明本發(fā)明所必需的零件(部分)，其中，可能省略或僅建議其他零件。
具體實施方式
參考圖la-ld，示出了一種工藝流程，其舉例說明了根據(jù)本發(fā)明的一個示例實施方式的在目標基板中形成結構以制造半導體裝置的方法。
圖1a-1d示出了一種工藝流程1000，其舉例說明了本發(fā)明的方法的一個示例實施方式，其中，在目標基板150的頂部上設置掩模層120 (圖la)。可以在目標基板150上沉積或生長掩模層120。然而，在目標基板150上沉積掩模層120是優(yōu)選的，因為目標基板可以在其頂面包括許多層，旨在用作待制造的半導體裝置的有源層。用目標基板的材料生長掩模層將另外消耗目標基板的至少一部分，從而消耗已經(jīng)在其頂部上生長或沉積的有源層。此外，特別參考SiC中的處理，通常優(yōu)選在目標基板的頂部上沉積掩模層，因為，例如氧化物的作為掩模層的生長可能在氧化物和目標基板之間的界面處導致缺陷。
此外，工藝流程1000包括在掩模層120中 提供階梯狀輪廓122的步驟(圖lb)。下面，將參考圖2a-2d和圖3a-3d描述用于在掩模層120中提供階梯狀輪廓122的工藝流程的實例。
此外，工藝流程1000包括同時執(zhí)行掩模層120和目標基板150的各向異性蝕刻的步驟(圖lc)。在各向異性蝕刻過程中，從目標基板150去除未被掩模層120覆蓋的目標基板150的任何區(qū)域(B卩，直接暴露于在各向異性蝕刻處理中使用的化學物質)，并且在這種區(qū)域中的目標基板150中形成孔。由于各向異性蝕刻的方向性，不蝕刻，或至少非常少地蝕刻垂直(或接近垂直)的側邊緣，從而限定具有垂直(或接近垂直)的邊緣或側壁的孔。因此， 在目標基板150中形成階梯狀輪廓124的階梯。此外，由于同時蝕刻掩模層120和目標基板150且掩模層120具有階梯狀輪廓，所以，在各向異性蝕刻處理開始時最初由掩模層120 保護的目標基板150的區(qū)域變得在各向異性蝕刻處理過程中的后期受到各向異性蝕刻處理(即，暴露于在各向異性蝕刻處理中使用的化學物質)。然后，在這些區(qū)域中去除目標基板 150的材料。圖1c是在各向異性蝕刻過程中的目標基板150和掩模層120的三維視圖，其中，已將設置于掩模層120中的階梯狀輪廓的一些階梯傳送至目標基板，但是并不是所有。 可通過進一步蝕刻掩模層120和目標基板150而在目標基板150中形成階梯狀輪廓124的額外的階梯。結果，在目標基板150中形成包括多個階梯的階梯狀輪廓124 (圖1d)。
優(yōu)選地，可以選擇各向異性蝕刻處理來蝕刻構成掩模層120的材料和構成目標基板150的材料，使得提供掩模層120和目標基板150的同時蝕刻。換句話說，掩模層120和目標基板150優(yōu)選地具有相同類型的化學物質，即，可用相同類型的化學物質來蝕刻它們。一個實例可以是利用掩模層120在目標基板150中形成的結構,所述目標基板150由SiC 制成，所述掩模層120由SiO2和化學物質(包括諸如如SF6和O2的氣體)制成。將理解到， 掩模層120的選擇和蝕刻處理的選擇取決于目標基板150的材料。這樣選擇掩模層120的材料，使得，當選擇目標基板和蝕刻處理以在掩模層120和目標基板150中都提供所需的各向異性蝕刻時，其可與相同類型的化學物質起作用。特別參考作為半導體材料的SiC，對各種類型的SiC使用各種化學物質(S卩，3C-SiC，6H-SiC或4H-SiC優(yōu)選地與不同類型的化學物質反應)。
目標基板150可以是半導體晶片，并且，可以對任何類型的半導體材料應用本發(fā)明的方法，所述材料包括以下組中的至少一種，該組包括碳化硅(SiC)、硅(Si)、砷化鎵 (GaAs)、磷化銦(InP)和氮化鎵(GaN)。
對于諸如如碳化娃(SiC)或砷化鎵(GaAs)的半導體材料,各向異性蝕刻處理有利地是干法蝕刻處理，其通常包括等離子蝕刻、反應性離子蝕刻(RIE)、反應性離子束蝕刻、濺射蝕刻、感應耦合等離子體(ICP)蝕刻、電子回旋共振(ECR)蝕刻和離子銑削。通常，這些技術基于目標基板和化學物質之間的(物理的和/或化學的)相互作用。用于干法蝕刻的反應性氣體(活性氣體)的實例可以是碳氟化合物、氧氣、氯氣、三氯化硼和其他氣體中的一種或組合。使用這種類型的處理，(物理地和/或化學地)去除暴露于離子轟擊的掩模層120和目標基板150的部分。如果各向異性蝕刻處理可提供所需的各向異性，那么其也可以是濕法蝕刻處理。然而，濕法蝕刻通常導致各向同性蝕刻。此外，化學抗性的材料(例如SiC和 GaAs)對濕法蝕刻非常慢地起作用。
可以選擇通過各向異性蝕刻在目標基板中形成階梯狀輪廓的蝕刻速度，以使得在目標基板150中和在掩模層120中基本上相同。在這種條件中，以一比一(1:1)的比率將掩模層120的階梯狀輪廓122傳遞至目標基板150。因此，形成于目標基板150中 的階梯狀輪廓124的階梯的尺寸與設置于掩模層120中的階梯狀輪廓122的階梯的尺寸基本上相同。
然而，與對掩模層120相比，對目標基板150可以選擇更快的通過各向異性蝕刻在目標基板150中形成階梯狀輪廓124的蝕刻速度。蝕刻速度的差異的特征可能在于蝕刻處理的所謂的“選擇性”，例如，其可以由諸如2:1，3:1，4:1等(或甚至是諸如1. 5的數(shù)字)的比率表示，其中，蝕刻目標基板150的材料的速度比蝕刻掩模層120的材料的速度快1. 5倍。 在本實例中，蝕刻處理的選擇性增強了形成于目標基板150中的階梯狀輪廓124。然后，形成于目標基板150中的階梯狀輪廓124的階梯比設置于掩模層120中的階梯狀輪廓122的階梯更明顯(更大的尺寸)。
可替換地，與對掩模層120相比，對目標基板150可以選擇更慢的通過各向異性蝕刻在目標基板150中形成階梯狀輪廓124的蝕刻速度。蝕刻速度的差異的特征還可能在于蝕刻處理的選擇性，例如，其可以由諸如1:2，1:3，1:4等(或甚至是諸如O. 33的數(shù)字)的比率表示，其中，蝕刻目標基板150的材料的速度比蝕刻掩模層120的材料的速度慢大約3 倍。在本實例中，蝕刻處理的選擇性減小了形成于目標基板150中的階梯狀輪廓124的外形。形成于目標基板150中的階梯狀輪廓124的階梯沒有設置于掩模層120中的階梯狀輪廓122的階梯那么明顯(更小的尺寸)。
可以用蝕刻處理的參數(shù)來確定蝕刻處理的選擇性，例如，化學物質的類型，發(fā)生蝕刻處理的室中的壓力，以及溫度。對于基于感應耦合等離子體的蝕刻處理，該參數(shù)可以是化學物質的類型，室中的壓力，施加至用來朝著布置于所謂的板極(板，Plate)上的目標基板加速等離子體的離子的線圈的功率，以及施加至板極的功率。為了說明的目的，以下實驗數(shù)據(jù)(B卩，基于3:1的體積比的除了氬氣以外的作為反應性氣體(活性氣體)的SF6的各向異性蝕刻處理，5mT的壓力，600W的線圈功率，以及30W的板極功率)對由SiC制成的目標基板產(chǎn)生100nm/min的蝕刻速度，并對由SiO2制成的掩模層產(chǎn)生95nm/min的蝕刻速度。在這些條件中，對掩模層和目標基板的蝕刻速度是基本上相同的，并且，在目標基板中形成具有與設置于掩模層中的階梯狀輪廓幾乎相同的尺寸的階梯狀輪廓。
可以將形成于目標基板150中的所得的結構定義為包括階梯狀輪廓124的傾斜結構(或臺面結構，如果其包括多于一個的側壁)。換句話說，該結構包括至少一個具有階梯狀輪廓124的通常傾斜的側壁126。該結構還可以由基本上平直的頂面128和至少一個通常傾斜的側壁126限定，所述側壁包括階梯狀輪廓124 (圖1d)。因此，雖然形成結構底部(基部，基極，base)的階梯狀輪廓的階梯130 (即，位于最靠近該結構和目標基板150的剩余部分之間的界面的地方的階梯)和目標基板150的剩余部分之間的角度可以是直角(或接近90°的角度)，如在局部“階梯級”處看到的，但是該結構的側壁126可能通常從平直頂面 128朝著結構的底部傾斜，使得可以形成階梯狀輪廓。
雖然圖1d示出了僅包括一個具有階梯狀輪廓的傾斜側壁126的結構，但是，將理解，該結構可以包括多于一個的傾斜側壁，并且，這種額外的傾斜側壁也可以包括階梯狀輪廓。因此，該結構可以是(圍繞基本上垂直的軸線)基本上對稱的。
參考圖2a_2d，示出了一種工藝流程，其舉例說明了根據(jù)本發(fā)明的一個示例實施方式的在掩模層中提供階梯狀輪廓的方法。
圖2a_2d示出了一種工藝流程2000，其舉例說明了本發(fā)明的方法的一個示例實施方式，其中，在掩模層120上設置頂層130 (圖2a)。例如，頂層可以是可(使用標準離心分離(spin-off)技術)沉積在掩模層上的光致抗蝕劑材料。然后，可使用蝕刻技術對頂層130 進行圖案化，例如，光亥IJ、電子束蝕刻、X射線蝕刻、離子束蝕刻或納米壓印蝕刻。形成于頂層130中的圖案限定了形成于目標基板150中的結構的平面形狀，S卩， 限定了待形成于目標基板150中的結構的外部尺寸(或底部的尺寸)。
工藝流程2000進一步包括一系列(一連串)蝕刻步驟。在本實施方式中，這系列步驟包括交替地對掩模層120進行各向同性和各向異性蝕刻的步驟。然后，通過該系列步驟的各向同性和各向異性蝕刻步驟的參數(shù)來定義掩模層120的階梯狀輪廓122的階梯的高度，并通過該系列步驟的各向同性蝕刻步驟的參數(shù)來定義掩模層120的階梯狀輪廓122的階梯的寬度。
工藝流程2000包括各向異性蝕刻步驟，其中，蝕刻掉未被頂層130覆蓋的掩模層 120的任何區(qū)域，即，去除這些暴露區(qū)域中的掩模層120的材料(圖2b)。然后，在掩模層120 中形成(接近)垂直的邊緣或壁。
工藝流程2000進一步包括各向同性蝕刻步驟，其中，在(幾乎)所有方向上蝕刻掩模層120，即，水平地和垂直地，包括頂層130下方的區(qū)域(圖2c)。因此，將之前形成的垂直邊緣在頂層130的下方橫向地移動。
此外，工藝流程2000可以包括額外的各向異性蝕刻步驟，以在掩模層120中形成額外的垂直邊緣或壁(圖2d)。在圖2d中執(zhí)行的各向異性蝕刻步驟原則上與參考圖2b描述的各向異性蝕刻步驟等價。然而，如果階梯狀輪廓的階梯的尺寸彼此不同，則可以使用不同的參數(shù)(特別是蝕刻時間)。因此，在掩模層120中形成階梯?？梢灾貜鸵陨享樞虻母飨虍愋晕g刻(圖2b)和各向同性蝕刻(圖2c)，直到已在掩模層120中獲得期望數(shù)量的階梯為止。
例如，可以使用等離子蝕刻以在掩模層120的各向異性蝕刻和各向同性蝕刻之間切換。在等離子蝕刻過程中，等離子體產(chǎn)生用來在等離子體邊上化學地蝕刻材料的活性物質。如果該蝕刻是完全(或幾乎完全)化學的，則該蝕刻趨向于是各向同性的。然而，可以通過引入離子的動能來驅動或增強與掩模層的化學反應，并且在這種情況中，該蝕刻趨向于是有方向的，即，各向異性的。因此，通過在等離子蝕刻過程中切換所使用的參數(shù)，可以將蝕刻處理從各向同性蝕刻切換成各向異性蝕刻，并且反之亦然。
參考圖3a_3d，示出了一種工藝流程3000，其舉例說明了根據(jù)本發(fā)明的另一示例實施方式的在掩模層120中提供階梯狀輪廓124的方法。
圖3a_3d示出了一種工藝流程3000，其舉例說明了本發(fā)明的方 法的另一示例實施方式，其中，在掩模層120上設置頂層130 (圖3a)。頂層130與參考圖2a描述的頂層130 等價，并且可以以與其等價的方式提供。在頂層130中形成圖案，以限定隨后待形成在目標基板150中的結構的平面形狀(或外部尺寸)。
工藝流程3000進一步包括一系列蝕刻步驟。在本實施方式中，該系列步驟包括各向異性蝕刻步驟，用于蝕刻掩模層120并在掩模層120中限定階梯狀輪廓122的階梯的高度。從而，在掩模層120中形成(接近)垂直的壁或邊緣(圖3b)。這樣選擇各向異性蝕刻， 使得其優(yōu)選地蝕刻掉掩模層120并且不會影響(或至少可忽略地影響)頂層130。
此外，該系列步驟包括各向同性蝕刻步驟，用于減小頂層130的尺寸(圖3c)。這樣選擇各向同性蝕刻，使得其優(yōu)選地蝕刻掉頂層130 (的一部分)并且不會影響(或至少非常小地影響)掩模層120。頂層130的尺寸(寬度)的減小限定了待形成于掩模層120中的階梯狀輪廓的下一個階梯的寬度。當通過各向同性蝕刻來執(zhí)行頂層130的寬度的減小時，也減小了頂層的高度。因此，優(yōu)選地，通過預期數(shù)量的階梯狀輪廓的階梯及其相應尺寸來確定沉積在掩模層120上的頂層130的初始厚度。
工藝流程3000進一步包括后續(xù)的各向異性蝕刻掩模層120的步驟，使得在掩模層 120中形成額外的(接近)垂直的壁或邊緣。從而，在掩模層120中形成階梯(圖3d)。然后， 可以重復以上順序(圖3b和圖3c)，直到已在掩模層120中獲得預期數(shù)量的階梯為止。
設置于掩模層120中的階梯狀輪廓122包括多個階梯，即，一系列(一連串)基本上垂直和水平的邊緣。
有利地，可以使用干法蝕刻處理(而不是濕法蝕刻處理)來在掩模層120中形成階梯狀輪廓122，因為干法蝕刻處理提供了形成結構的底部的階梯的更精確的位置。從而，便于后續(xù)地將其他層(或觸點)定位在目標基板上。相反，濕法蝕刻通常導致過度蝕刻和具有限定得不太明確的邊緣的結構。
對于生長或沉積的掩模層的幾微米的正常厚度，掩模層中的階梯狀輪廓的階梯的數(shù)量可以包括在2-100的范圍內，優(yōu)選地在3-50的范圍內，甚至更優(yōu)選地，在5-30的范圍內。階梯的預期數(shù)量可以根據(jù)掩模層的總厚度而變化。更具體地，有利地將階梯(設置于掩模層中的階梯狀輪廓或形成于目標基板中的階梯狀輪廓)的高度設計成小于約300nm。實際上，甚至對于更垂直的邊緣，如果階梯的高度小于lOOnm，則溝槽效應好像是可忽略的。另外，階梯的邊緣或頂部拐角可以在各向異性蝕刻處理下(由于離子轟擊)變成圓形，從而進一步減小溝槽效應。因此，對于具有小于300nm (優(yōu)選地小于約200nm)的高度的階梯，也觀察到非常小的溝槽效應。
例如，對于沉積在SiC目標基板上的SiO2的I微米厚的掩模層，可以實現(xiàn)具有約 20個階梯的階梯狀輪廓。在本實例中，階梯的數(shù)量優(yōu)選地可以包括在5至30的范圍內。
將理解到，形成在目標基板(或掩模層)中的階梯狀輪廓的不同階梯的尺寸可以不同，即，階梯狀輪廓的兩個階梯可以并非必須具有相同的高度和/或相同的寬度。例如，形成結構的底部的階梯可以有利地比后續(xù)階梯(更靠近結構的頂部)稍微更寬和更高。
在上述工藝流程中，掩模層120可以是硬掩模，其包括選自二氧化硅(SiO2)和硅氮化物(SixNih)中的一種或組合的材料，其是與例如硅和碳化硅目標基板兼容的材料的實例。然而，掩模層的材料并非必須限制于這些具體實例。
參考圖4，示出了一種根據(jù)本發(fā)明的一個示例實施方式的在目標基板中形成結構的方法的流程圖。雖然在下文中作為實例引用了用于該流程圖的每個步驟的工藝過程的細節(jié)和參數(shù)，但是，將理解到，本發(fā)明的方法并不限于這種細節(jié)和參數(shù)，并且，僅為了說明性的目的而提供它們?？梢愿鶕?jù)待形成的預期結構或待制造的期望的半導體裝置來選擇該過程的各種參數(shù)。
圖4示出了一種流程圖4000，其中，起始材料或目標基板150是由半導體材料(例如SiC)制成的晶片。之前可能已經(jīng)在目標基板150的頂部上生長或沉積許多有源層。
在流程圖4000的第一步驟4100中，在目標基板150上設置掩模層120。作為一個實例，掩模層120可以是通過等離子體增強化學氣相沉積(PECVD)沉積在目標基板150上的SiO2的約1200nm厚的層。
然后，在步驟4200，在掩模層120上設置頂層130，例如光致抗蝕劑。然后，對頂層進行圖案化，以限定隨后待形成在目標基板150中的結構的平面形狀。例如，可以在掩模層 120上沉積約2000nm厚的光致抗蝕劑層。在包括光致抗蝕劑層的曝光、顯影和硬烘烤的標準子步驟之后，可以在光致抗蝕劑層中形成圖案。
在步驟4300，處理掩模層以在掩模層中提供階梯狀輪廓，例如，根據(jù)參考圖2a_2d 描述的工藝流程2000或參考圖3a-3d描述的工藝流程3000。例如，使用參考圖3a_3d描述的工藝流程3000，可以利用反應性離子蝕刻(RIE)處理在掩模層120中形成具有約166nm 的高度的階梯狀輪廓122的第一階梯，其中，等離子體包括與O2結合的作為反應性(活性) 氣體的CHF3，壓力是約50mT，并且功率是約125W，從而達到約37nm/min的蝕刻速度。從而可以提供階梯狀輪廓的第一階梯。然后，可以利用O2作為反應性氣體來執(zhí)行一系列包括各向同性RIE處理的步驟，以將光致抗蝕劑層在橫向(水平)方向上的尺寸減小約lOOnm，具有 200mT的壓力和45W的功率，從而達到約50nm/min的蝕刻速度。該系列步驟還可以包括各向異性RIE處理，以利用與O2結合的作為反應性氣體的CHF3 (以10:1的體積比)、50mT的壓力、125W的功率在SiO2的掩模層中蝕刻IlOnm的垂直階梯，從而達到約37nm/min的蝕刻速度。對于IlOnm高的階梯，各向異性蝕刻步驟持續(xù)大約3分鐘的時間。該順序可以重復三次，從而在掩模層120中形成三個額外的階梯。
可以利用不同的參數(shù)來執(zhí)行另一后續(xù)的順序，其包括用于蝕刻光致抗蝕劑層的各向同性RIE處理和用于蝕刻掩模層的各向異性RIE處理?？商鎿Q地，可以僅改變該系列蝕刻步驟中的一個的參數(shù)(或一部分參數(shù))。在本實例中，可以將用于各向異性RIE處理的蝕刻時間從3分鐘改變成4分鐘，使得在SiO2的掩模層中形成約150nm高的階梯(而不是和之前的順序中一樣是大約llOnm)。可以將該第二順序重復五次，從而在掩模層120中形成五個額外的階梯。
在掩模層120中形成階梯狀輪廓122之后，可以在步驟4400可選地從掩模層120 去除頂層130的剩余部分。例如，可以通過在O2中灰化(即蝕刻)來去除剩余的光致抗蝕劑層。
在步驟4500，根據(jù)以上參考圖1a-1d描述的工藝流程1000來處理目標基板150和掩模層120，從而產(chǎn)生具有形成于目標基板150中的階梯狀輪廓124的結構。甚至以上結合圖1a-1d描述的實例的參數(shù)也可以用于將設置于掩模層120中的階梯狀輪廓傳遞至目標基板150，即，將使用SF6作為反應性氣體的與氬氣以3:1的體積比結合的基于感應耦合等離子體的各向異性蝕刻處理進行10分鐘，該處理具有5mT的壓力，600W的線圈功率和30W的板極功率(對SiC產(chǎn)生100nm/min的蝕刻速度，并且對SiO2產(chǎn)生95nm/min的蝕刻速度)，從而蝕刻約IOOOnm。
可選地，在步驟4600，可以從目標基板150去除掩模層120的剩余部分。與本實例中一樣使用由SiO2制成的掩模層，可以通過濕法蝕刻去除掩模層120的剩余部分，例如，在含水的(含緩沖液的)氫氟化物溶液(含氫和氟的溶液)(BHF或HF)中。
在步驟4700，可以在高溫下使目標基板(通過其結構)退火，以激活目標基板150 的有源層的摻雜劑原子。退火是有利的，因為形成于目標基板150中的結構的階梯狀輪廓 124變得更平滑。
參考圖5，示出了根據(jù)本發(fā)明的一個實施方式的半導體裝置的示意性橫截面。
通常，半導體裝置500包括目標基板550，其包括由第一類型的半導體材料制成的第一區(qū)域520和由第二類型 的半導體材料制成的第二區(qū)域530。第一和第二類型的半導體材料彼此不同，并將第一和第二區(qū)域520和530布置在彼此附近，以形成半導體裝置的有源區(qū)域。在第一和第二區(qū)域520和530之間的結處，半導體裝置包括具有階梯狀輪廓的結構。 第一區(qū)域可以包括P-摻雜材料，并且第二區(qū)域可以包括η-摻雜材料，或者反之亦然。
更具體地，圖5示出了根據(jù)本發(fā)明的一個實施方式的垂直(NPN)雙極結晶體管500 的示意性橫截面。該垂直(NPN)雙極晶體管500包括布置于目標基板550上的集電極區(qū)域 510、基極區(qū)域520和發(fā)射極區(qū)域530，將基極區(qū)域520布置在集電極區(qū)域510和發(fā)射極區(qū)域 530之間。該垂直(NPN)雙極結晶體管500還包括用于與集電極區(qū)域510電連接的集電極觸點515、與基極區(qū)域520電連接的基極觸點525以及與發(fā)射極區(qū)域530電連接的發(fā)射極觸點 535。
在一個示例性但并非限制性的實施方式中，可以使用低阻η型摻雜的3英寸或4 英寸的4H-SiC的晶片作為起始材料。裝置處理基于外延生長的NPN結構，其中，集電極區(qū)域510由η摻雜的半導體材料制成,基極區(qū)域520由ρ_摻雜的半導體材料制成,并且發(fā)射極區(qū)域530由η-摻雜的半導體材料制成。例如，1200V額定的SiC BJT將優(yōu)選地具有這樣的集電極區(qū)域510，其在中部具有IO15CnT3的摻雜濃度并具有10至20 μ m的范圍的厚度。對于基極區(qū)域520，中部的基極摻雜可以在IO17CnT3的范圍內，并且厚度在300nm至I μ m的范圍內。對于發(fā)射極區(qū)域530，發(fā)射極摻雜可以是IO19CnT3的等級，并且厚度在500nm至2 μ m的范圍內。
可以使用本發(fā)明的方法的一個上述實施方式來形成包括發(fā)射極區(qū)域530、基極區(qū)域520和集電極區(qū)域510的結構，即，設計發(fā)射極-基極結并終止基極-集電極結。NPN垂直結晶體管包括兩個pn結，一個在集電極區(qū)域510和基極區(qū)域520之間的邊界處，而另一個在基極區(qū)域520和發(fā)射極區(qū)域530之間的邊界處，其是雙極結晶體管的兩個敏感(有源) 區(qū)域。因此，優(yōu)選地減小這些區(qū)域中的溝槽效應?？梢栽诩姌O區(qū)域510和基極區(qū)域520 之間的邊界處的目標基板中形成包括階梯狀輪廓524a的第一結構，并可以在基極區(qū)域520 和發(fā)射極區(qū)域530之間的邊界處的目標基板中形成包括階梯狀輪廓524b的第二結構?？梢愿鶕?jù)任何一個上述本發(fā)明的示例實施方式在半導體裝置500中形成這兩個結構。
鋁離子植入的兩個分開的步驟然后可以用來 提供低阻基極觸點，并形成具有高壓阻塞能力的結終端擴展(JTE)。優(yōu)選地，JTE植入劑量是IO13CnT2的等級，以獲得改進的阻塞能力?？梢栽?600°C至1700°C的范圍內的溫度下執(zhí)行用于激活植入的摻雜劑原子的退火。 可以在改進的條件下通過SiC的熱氧化來制造形成于集電極區(qū)域510和基極區(qū)域520之間的邊界處的階梯狀輪廓524a (參見圖5中的層522)的表面鈍化以及形成于基極區(qū)域520 和發(fā)射極區(qū)域530之間的邊界處的階梯狀輪廓524b (參見圖5中的層532)的表面鈍化，以在SiC和SiO2表面鈍化層之間的界面處達到較低的缺陷濃度。
可以通過在800至1100°C的范圍內的溫度下退火之后沉積鎳，來對n_型摻雜的發(fā)射極和集電極區(qū)域510和530制造歐姆觸點?？梢酝ㄟ^在與用于形成鎳觸點相同的范圍的溫度下，使由鋁(Al)組成的合金退火，來對P-型基極區(qū)域520制造歐姆觸點?？梢詫l分別沉積在基極和發(fā)射極觸點525和535的頂部上，以減小敷金屬(金屬化層， metallisation)中的串聯(lián)電阻并允許對芯片的頂側絲焊?？梢詫ㄦ嚭徒鸬慕饘傧到y(tǒng)沉積至芯片的背面，以使得其與傳統(tǒng)的模具(芯片)固定技術兼容。
如圖5所示，根據(jù)上述本發(fā)明的任何一個示例實施方式在目標基板550中獲得的結構可以用作半導體裝置500的有源區(qū)域。在本實例中，形成結構底部的階梯狀輪廓524b 的階梯包括發(fā)射極區(qū)域530的部分和基極區(qū)域520的部分。用本發(fā)明的方法來制造這種 BJT500，在結構的底部獲得非常小的溝槽效應并減小擊穿效應。因此，設計半導體裝置(例如，具有在兩個有源層之間的結(pn結)處包括階梯狀輪廓的結構的BJT)是有利的。因此， 通過本發(fā)明，可以將BJT設計成具有薄基極區(qū)域，使得，在將BJT的電擊穿保持在高水平的同時達到高增益。
更一般地，形成結構底部的階梯狀輪廓124的階梯可以包括由第一類型的半導體材料制成的層和由第二類型的半導體材料制成的層的部分。對于二極管，第一類型的半導體材料可以是P-摻雜的層，而第二類型的半導體材料可以是η-摻雜的材料。
將理解，優(yōu)選地，可以很好地控制形成pn結的階梯的高度。在本實例中，該結構的第一階梯(即，形成結構底部的階梯，位于最靠近該結構和目標基板的剩余部分之間的界面的地方)在基極區(qū)域520和發(fā)射極區(qū)域530之間的邊界處包括pn結。
雖然已經(jīng)參考其特定示例實施方式描述了本發(fā)明，但是，對于本領域的技術人員來說，許多不同的改變、修改等將變得顯而易見。因此，所述實施方式并非旨在限制如所附權利要求限定的本發(fā)明的范圍。
例如，在本申請中雖然通常參考SiC，但是，目標材料可以是任何類型的半導體材料。然而，SiC的使用由于其高擊穿電場、高導熱性和高飽和電子漂移速度，而對功率切換裝置的制造是有利的。SiC是寬帶隙半導體，并可以有利地用來制造用于高功率、高溫和高頻應用的裝置。
此外，雖然已經(jīng)參考垂直NPN雙極晶體管(本發(fā)明的方法對于其特別有利，因為其減小了溝槽效應并由此減小了擊穿效應)描述了本發(fā)明，但是，本發(fā)明也可以應用于制造諸如二極管、MOSFET晶體管、JFET晶體管、晶閘管、絕緣柵極雙極晶體管等的半導體裝置。
實施方式的明細列表
1. 一種在目標基板(150)中形成結構以制造半導體裝置(100)的方法，所述方法包括
在目標基板(150)上提供掩模層(120)；
在掩模層中提供階梯狀輪廓(122)，使得階梯狀輪廓的階梯的高度比掩模層的厚度?。徊⑶?br> 同時執(zhí)行掩模層和目標基板的各向異性刻蝕，使得在目標基板中形成具有階梯狀輪廓(124)的結構。
2.如在條目I中定義的方法，其中，形成于目標基板中的結構包括具有多個階梯的至少一個側壁(126)。
3.如在條目I或2中定義的方法，其中，掩模層中的階梯狀輪廓的階梯的高度呈現(xiàn)小于掩模層的厚度的1/3。
4.如在條目I至3中的任何一個定義 的方法，進一步包括以下步驟在掩模層上設置頂層(130)，并在頂層中形成圖案以限定形成于目標基板中的結構的平面形狀。
5.如在條目I至4中的任何一個中定義的方法，其中，在掩模層中提供階梯狀輪廓的步驟包括一系列蝕刻步驟。
6.如在條目5中定義的方法，其中，所述系列步驟包括各向同性和各向異性蝕刻步驟。
7.如在條目6中定義的方法，其中，通過該系列的各向同性和各向異性蝕刻步驟的參數(shù)來定義階梯狀輪廓的階梯的高度，并通過所述系列的各向同性蝕刻步驟的參數(shù)來定義階梯狀輪廓的階梯的寬度。
8.如在條目5中定義的方法，其中，所述系列步驟包括用于限定掩模層中的階梯狀輪廓的階梯的高度的各向異性蝕刻步驟和用于減小頂層的面積(區(qū)域)的各向同性蝕刻步驟，從而經(jīng)由掩模層的后續(xù)的各向異性蝕刻來定義掩模層中的階梯狀輪廓的階梯的寬度。
9.如在任何以上條目中定義的方法，其中，將通過各向異性蝕刻在目標基板中形成階梯狀輪廓的蝕刻速度選擇為，在目標基板中和在掩模層中是基本上相同的，或選擇為， 在目標基板中比在掩模層中更快，或在目標基板中比在掩模層中更慢。
10.如在任何以上條目中定義的方法，其中，掩模層是硬掩模，其包括選自二氧化硅(SiO2)和硅氮化物(SixNih)中的一種或組合的材料。
11.包括目標基板(150，550)的半導體裝置，包括由第一類型的半導體材料制成的第一區(qū)域(520)和由第二類型的半導體材料制成的第二區(qū)域(530)，所述第一和第二類型的半導體材料彼此不同，并且，所述第一和第二區(qū)域是相鄰的，以形成所述半導體裝置的有源區(qū)域，其中，在所述第一和第二區(qū)域之間的結處，半導體裝置包括具有階梯狀輪廓的結構。
12.如在條目11中定義的半導體裝置，其中，所述第一區(qū)域 包括P-摻雜材料，并且所述第二區(qū)域包括η-摻雜材料,或者反之亦然。
13.如在條目11或12中定義的半導體裝置，所述半導體裝置是以下組中的一個， 該組包括雙極結晶體管、二極管、MOSFET晶體管、JFET晶體管、晶閘管和絕緣柵極雙極晶體管。
14.如在條目11至13中的任何一個中定義的半導體裝置，其中，形成結構底部(基部，基極，base)的階梯狀輪廓的階梯包括第一區(qū)域的部分和第二區(qū)域的部分。
15.如在條目11至14中的任何一個中定義的半導體裝置，其中，目標基板包括選自碳化硅(SiC)、硅(Si)、砷化鎵(GaAs )、磷化銦(InP )和氮化鎵(GaN )中的一種或組合的材料。
權利要求
1.一種在目標基板(150)中形成結構以制造雙極結晶體管(100)的方法，所述方法包括 在所述目標基板(150)上提供掩模層(120); 在所述掩模層中提供階梯狀輪廓(122)，使得所述階梯狀輪廓的階梯的高度小于所述掩模層的厚度；并且 同時執(zhí)行所述掩模層和所述目標基板的各向異性刻蝕，使得在所述目標基板中形成具有階梯狀輪廓(124)的結構， 其中，將所述目標基板中的所述階梯狀輪廓布置在所述雙極結晶體管的有源區(qū)域中。
2.根據(jù)權利要求1所限定的方法，其中，形成在所述目標基板中的所述結構包括具有多個階梯的至少一個側壁(126)。
3.根據(jù)權利要求1或2所限定的方法，其中，所述掩模層中的所述階梯狀輪廓的階梯的高度呈現(xiàn)小于所述掩模層的厚度的1/3。
4.根據(jù)權利要求1至3中任一項所限定的方法，還包括以下步驟在所述掩模層上設置頂層(130)，并且在所述頂層中形成圖案以限定形成在所述目標基板中的所述結構的平面形狀。
5.根據(jù)權利要求1至4中任一項所限定的方法，其中，在所述掩模層中提供階梯狀輪廓的步驟包括一系列蝕刻步驟。
6.根據(jù)權利要求5所限定的方法，其中，所述系列包括各向同性和各向異性蝕刻步驟。
7.根據(jù)權利要求6所限定的方法，其中，通過一系列的所述各向同性和各向異性蝕刻步驟的參數(shù)來限定所述階梯狀輪廓的階梯的高度，并且通過所述系列的所述各向同性蝕刻步驟的參數(shù)來限定所述階梯狀輪廓的階梯的寬度。
8.根據(jù)權利要求5所限定的方法，其中，所述系列包括用于限定所述掩模層中的所述階梯狀輪廓的階梯的高度的各向異性蝕刻步驟和用于減小所述頂層的面積的各向同性蝕刻步驟，從而經(jīng)由所述掩模層的后續(xù)的各向異性蝕刻來限定所述掩模層中的所述階梯狀輪廓的階梯的寬度。
9.根據(jù)以上權利要求中任一項所限定的方法，其中，將通過各向異性蝕刻在所述目標基板中形成所述階梯狀輪廓的蝕刻速度選擇為，對于所述目標基板和對于所述掩模層是基本上相同的，或者選擇為，對于所述目標基板比對于所述掩模層更快，或對于所述目標基板比對于所述掩模層更慢。
10.根據(jù)以上權利要求中任一項所限定的方法，其中，所述掩模層是硬掩模，所述硬掩模包括選自二氧化硅(SiO2)和硅氮化物(SixNih)中的一種或組合的材料。
11.包括目標基板(150，550)的雙極結晶體管，包括由第一類型的半導體材料制成的第一區(qū)域(520)和由第二類型的半導體材料制成的第二區(qū)域(530)，所述第一類型和第二類型的半導體材料彼此不同，并且，所述第一區(qū)域和第二區(qū)域是相鄰的，以形成所述雙極結晶體管的有源區(qū)域，其中，在所述第一區(qū)域和第二區(qū)域之間的結處，所述雙極結晶體管包括具有階梯狀輪廓的結構。
12.根據(jù)權利要求11所限定的雙極結晶體管，其中，所述第一區(qū)域包括P-摻雜材料，而所述第二區(qū)域包括η-摻雜材料,或者反之亦然。
13.根據(jù)權利要求11或12中任一項所限定的雙極結晶體管，其中，形成所述結構的底部的所述階梯狀輪廓的階梯包括所述第一區(qū)域的部分和所述第二區(qū)域的部分。
14.根據(jù)權利要求11至13中任一項所限定的雙極結晶體管，其中，所述目標基板包括選自碳化硅(SiC)、硅(Si)、砷化鎵(GaAs)、磷化銦(InP)和氮化鎵(GaN)中的一種或組合的材料。
全文摘要
提供了一種半導體裝置和在目標基板中形成結構以制造半導體裝置的方法。該方法包括以下步驟在目標基板(110)上提供掩模層(120)，并在掩模層中提供階梯狀輪廓(122)，使得階梯狀輪廓的階梯的高度比掩模層的厚度小。此外，該方法包括以下步驟同時執(zhí)行掩模層和目標基板的各向異性刻蝕，使得在目標基板中形成具有階梯狀輪廓(124)的結構。半導體裝置包括這樣的目標基板，包括由第一類型的半導體材料制成的第一區(qū)域和由第二類型的半導體材料制成的第二區(qū)域。第一和第二類型的半導體材料是不同的，并且，第一和第二區(qū)域是相鄰的，以形成半導體裝置的有源區(qū)域。在第一和第二區(qū)域之間的結處，半導體裝置包括具有階梯狀輪廓的結構。本發(fā)明是有利的，因為其提供了一種具有改進特性的半導體裝置。
文檔編號H01L21/308GK103026459SQ201180026604
公開日2013年4月3日 申請日期2011年3月29日 優(yōu)先權日2010年3月30日
發(fā)明者克里斯特·古梅柳斯 申請人:飛兆半導體公司