半導體裝置制造方法
【專利摘要】本發(fā)明的目的在于提供一種能夠實現(xiàn)漏電流的降低、導通電阻的降低以及進行開關時的高速動作的半導體裝置。本發(fā)明是具備在普通單元(6)的排列中散布接觸單元(7)的單元排列的半導體裝置,具備n+型半導體基板(1)上的n-型半導體層(2)、埋沒于n-型半導體層(2)內的p型埋入層(5)以及形成在普通單元(6)、接觸單元(7)各自的中央部的p型表面層(4),在接觸單元(7)中,p型埋入層(5)與p型表面層(4)接觸,還具備形成在接觸單元(7)的p型表面層(4)之上的p+型接觸層(8)以及在n-型半導體層(2)之上形成肖特基結并與p+型接觸層(8)形成歐姆結的陽極電極(3),p型埋入層(5)與陽極電極(3)經(jīng)由p型表面層(4)和p+型接觸層(8)連接。
【專利說明】半導體裝置
【技術領域】
[0001]本發(fā)明涉及一種半導體裝置,特別是涉及一種肖特基勢壘二極管。
【背景技術】
[0002]作為半導體裝置的肖特基勢魚二極管(SBD, Schottky Barrier Diode),由于是單極器件,因此能夠高速進行開關,并且如果使用與半導體界面的勢壘高度(barrierheight)低的金屬,則能夠實現(xiàn)導通電壓小的器件,因此能夠進行低損失且高速動作。
[0003]并且,近年來,使用了碳化硅(SiC)的SBD作為有效利用上述特征來能夠進行高耐壓且低損失和高速開關的半導體器件受到期待。
[0004]然而,如果以進一步降低導通電壓為目的,通過使外延膜厚變薄、提高外延濃度(ep1-concentration)等的方法來嘗試使勢魚高度變小,則導致施加反向電壓時的漏電流增大。為了解決該問題,提出了利用Pn結降低漏電流的SBD。
[0005]作為其中之一的專利文獻I所記載的SBD為了防止導通電壓的上升,在n_型半導體層內部設置P型埋入層,將形成于表面的PU結的一半埋入n_型半導體層內部,由此謀求肖特基結的面積的擴大。
[0006]另外,在專利文獻2中,記載了如下SBD:在外延成膜的半導體層表面未形成pn結部,P型埋入層以在俯視圖中的條狀或網(wǎng)眼狀埋入,其一部分經(jīng)由連接導體與陽極電極進行歐姆接觸。
[0007]在上述的專利文獻1、2中,通過在SBD中混載pn結來降低漏電流,并且實現(xiàn)因肖特基結的面積減少引起的導通電壓上升的抑制。
[0008]專利文獻1:日本特開2000-294804號公報
[0009]專利文獻2:日本特開2010-40857號公報
【發(fā)明內容】
[0010]在專利文獻I的SBD中,存在如下問題:由P型表面層、P型埋入層夾著的區(qū)域的寬度非常窄,因此導致導通電阻增大。
[0011]另外,由于P型埋入層經(jīng)由P型接觸層與陽極電極連接,因此導致與從終端部隔有距離的SBD中心部的P型埋入層之間的電阻變大,存在導致進行開關時的高速動作被抑制的問題。
[0012]另外,在專利文獻2的SBD中,P型埋入層上的一部分經(jīng)由連接導體與陽極電極進行歐姆接觸。然而,如果P型埋入層的寬度變窄,則連接導體的寬度也變窄,因此導致連接導體與P型埋入層之間的接觸電阻變大,其結果,存在導致進行開關時的高速動作被抑制的問題。
[0013]本發(fā)明是為了解決這樣的問題而完成的,其目的在于提供一種能夠實現(xiàn)漏電流的降低、導通電阻的降低以及進行開關時的高速動作的半導體裝置。
[0014]本發(fā)明是一種半導體裝置,具備在第一單元的排列中散布第二單元的單元排列,該半導體裝置具備:第一導電類型的半導體層,在第一導電類型的半導體基板之上進行了外延成膜;以及由第二導電類型的半導體形成的埋入層,埋沒于所述半導體層內,其中,所述埋入層設置在所述第一單元的周邊部,并且設置在所述第二單元的整個面,該半導體裝置還具備:在所述半導體層表面形成在所述第二單元的中央部的由第二導電類型的半導體形成的第一表面層和在所述半導體層表面形成在所述第二單元的中央部的由第二導電類型的半導體形成的接觸層中的至少一方;以及由第二導電類型的半導體形成的第二表面層,在所述半導體層表面形成在所述第一單元的中央部,其中,在所述第二單元中,所述埋入層與所述第一表面層和所述接觸層中的至少一方接觸,還具備陽極電極,該陽極電極在所述半導體層之上形成肖特基結并與所述第一表面層和所述接觸層中的至少一方形成歐姆結,所述埋入層與所述陽極電極經(jīng)由所述第一表面層和所述接觸層中的至少一方連接。
[0015]根據(jù)本發(fā)明,作為一種半導體裝置,具備在第一單元的排列中散布第二單元的單元排列,該半導體裝置具備:第一導電類型的半導體層,在第一導電類型的半導體基板之上進行了外延成膜;以及由第二導電類型的半導體形成的埋入層,埋沒于所述半導體層內,其中,所述埋入層設置在所述第一單元的周邊部,并且設置在所述第二單元的整個面,該半導體裝置還具備:在所述半導體層表面形成在所述第二單元的中央部的由第二導電類型的半導體形成的第一表面層和在所述半導體層表面形成在所述第二單元的中央部的由第二導電類型的半導體形成的接觸層中的至少一方;以及由第二導電類型的半導體形成的第二表面層,在所述半導體層表面形成在所述第一單元的中央部,其中,在所述第二單元中,所述埋入層與所述第一表面層和所述接觸層中的至少一方接觸,還具備陽極電極,該陽極電極在所述半導體層之上形成肖特基結并與所述第一表面層和所述接觸層中的至少一方形成歐姆結,所述埋入層與所述陽極電極經(jīng)由所述第一表面層和所述接觸層中的至少一方連接,由此,能夠通過電場強度降低實現(xiàn)漏電流的降低,能夠通過電流路徑的擴大實現(xiàn)導通電阻的降低,能夠通過縮短直到耗盡層消失為止的時間實現(xiàn)進行開關時的高速動作。
[0016]本發(fā)明的目的、特征、方面以及優(yōu)點通過以下的詳細的說明和附圖而變得更清楚。
【專利附圖】
【附圖說明】
[0017]圖1是表示本發(fā)明的半導體裝置的頂視圖。
[0018]圖2是基于本發(fā)明的實施方式I的半導體裝置的局部剖視圖。
[0019]圖3是基于本發(fā)明的實施方式I的半導體裝置的局部剖視圖。
[0020]圖4是基于本發(fā)明的實施方式I的半導體裝置的局部剖視圖。
[0021]圖5是基于本發(fā)明的實施方式I的半導體裝置的局部剖視圖。
[0022]圖6是基于本發(fā)明的實施方式I的制造工序中的半導體裝置的剖視圖。
[0023]圖7是基于本發(fā)明的實施方式I的制造工序中的半導體裝置的剖視圖。
[0024]圖8是基于本發(fā)明的實施方式I的制造工序中的半導體裝置的剖視圖。
[0025]圖9是基于本發(fā)明的實施方式I的制造工序中的半導體裝置的剖視圖。
[0026]圖10是基于本發(fā)明的實施方式I的制造工序中的半導體裝置的剖視圖。
[0027]圖11是基于本發(fā)明的實施方式I的制造工序中的半導體裝置的剖視圖。
[0028]圖12是基于本發(fā)明的實施方式I的制造工序中的半導體裝置的頂視圖。
[0029]圖13是基于本發(fā)明的實施方式I的制造工序中的半導體裝置的頂視圖。[0030]圖14是基于本發(fā)明的實施方式I的制造工序中的半導體裝置的頂視圖。
[0031]圖15是表示前提技術所涉及的半導體裝置的剖視圖。
[0032]圖16是基于本發(fā)明的實施方式I的制造工序中的半導體裝置的剖視圖。
[0033]圖17是基于本發(fā)明的實施方式I的制造工序中的半導體裝置的剖視圖。
[0034]圖18是基于本發(fā)明的實施方式I的制造工序中的半導體裝置的剖視圖。
[0035]圖19是基于本發(fā)明的實施方式I的制造工序中的半導體裝置的剖視圖。
[0036](附圖標記說明)
[0037]1、41:n+型半導體基板;2、42:n_型半導體層;3、45:陽極電極;4、4a、4b、43a:p型表面層;5、43b:p型埋入層;6:普通單元;7:接觸單元;8、8a、44:p+型接觸層;9:護環(huán)層;10:絕緣膜;11、17、46:陰極電極;12?16:掩膜。
【具體實施方式】
[0038]<A.實施方式1>
[0039]使用圖15說明作為本發(fā)明所涉及的前提技術的半導體裝置(SBD)。
[0040]在如圖所示的半導體裝置中,在n+型半導體基板41上的外延成膜的n_型半導體層42的表面形成P型表面層43a,在ι 型半導體層42內部埋入ρ型埋入層43b。
[0041]而且,在n_型半導體層42的表面設置有形成肖特基結的陽極電極45。該陽極電極45還與形成于n_型半導體層42的表面的ρ+型接觸層44接觸。p+型接觸層44還與ρ型埋入層43b連接,因此ρ型埋入層43b經(jīng)由ρ+型接觸層44被設為與陽極電極45相同的電位。
[0042]此外,在n+型半導體基板41的下表面設置有形成歐姆結的陰極電極46。
[0043]在這樣的構造中,如果在n_型半導體層42的表面高密度地配置形成pn結的ρ型表面層43a,則導致形成肖特基結的面積以與形成pn結的面積相應的量減少。其結果,導致導通電壓上升。
[0044]為了防止該情形,在n_型半導體層42內部設置P型埋入層43b,將形成于表面的pn結的一半埋入n_型半導體層42內部,由此謀求肖特基結的面積的擴大。
[0045]在該SBD中,ρ型表面層43a、ρ型埋入層43b以在俯視圖中相互錯開的配置來形成,由P型表面層43a、p型埋入層43b夾著的區(qū)域的寬度為0.2 μ m?2 μ m,非常窄。因此,n_型半導體層42層內部的電流路徑很窄,因此存在導致導通電阻增大的問題。
[0046]另外,ρ型埋入層43b經(jīng)由形成于陽極電極45的終端部的p+型接觸層44與陽極電極45連接,因此導致與從終端部隔有距離的SBD中心部的ρ型埋入層43b之間的電阻變大,存在進行開關時的高速動作被抑制的問題。另外,還有可能使元件特性的面內均一性劣化。
[0047]在以下所示的實施方式中,示出能夠解決上述問題的半導體裝置。
[0048]〈A-1.結構〉
`[0049]在此,說明作為本發(fā)明所涉及的半導體裝置的肖特基勢壘二極管(SBD)。
[0050]圖1是表示基于本發(fā)明的實施方式I的半導體裝置的頂視圖(透視圖)。圖2是圖1的A-A’間的剖視圖,圖3表示圖1的B-B’間的剖視圖。圖4是包括SBD的外周端部和A-A’間的局部剖視圖,圖5是包括SBD的外周端部和B-B’間的局部剖視圖。[0051]如圖1所示,在本發(fā)明所涉及的半導體裝置(SBD)中,P型埋入層5以在俯視圖中例如以環(huán)狀包圍形成于n_型半導體層2表面的ρ型表面層4的方式埋沒于n_型半導體層2內部而形成,這樣被P型埋入層5包圍俯視圖中的周邊部的單位單元即普通單元6 (第一單元)被二維地鋪滿排列有多個。在單元內,P型表面層4形成于俯視圖中的中央部。
[0052]鄰接的普通單元6彼此相離單元間距(cell pitch)來排列。形成鄰接的普通單元6的ρ型埋入層5彼此在n_型半導體層2內部相互接觸。
[0053]并且,與普通單元6不同的接觸單元7 (第二單元)散布于鋪滿排列的普通單元6之間而形成。在單元內,P型表面層4形成在俯視圖中的中央部。
[0054]在接觸單元7中,在形成于η—型半導體層2表面的ρ型表面層4的更上層,形成有作為接觸層的P+型接觸層8 (在圖1中,接觸單元7中的P型表面層4未圖示),另外,與普通單元6的情況不同地,ρ型埋入層5延伸至ρ型表面層4的正下方來設置在ρ型表面層4的內部的接觸單元7的整個面。接觸單元7相互分離地散布,在η_型半導體層2內部與形成鄰接的普通單元6的ρ型埋入層5接觸。
[0055]接觸單元7的ρ型埋入層5經(jīng)由ρ型表面層4和ρ+型接觸層8與陽極電極3連接,成為與陽極電極3的電位接近的電位。與接觸單元7的ρ型埋入層5連接的、形成普通單元6的ρ型埋入層5也同樣地成為與陽極電極3的電位接近的電位。
[0056]由此,在從反向電壓施加狀態(tài)向正向電壓施加狀態(tài)進行開關的情況下,能夠縮短直到在反向電壓施加狀態(tài)下擴展的、從P型埋入層5的pn結的耗盡層消失為止的時間。即,能夠高速進行開關動作。
[0057]另外,接觸單元7大約以相對于25個普通單元6有I個的比例來配置。S卩,相當于整個單元面積的4%左右。在普通單元6內沒有進行ρ型埋入層5與陽極電極3的電連接,因此不會限制P型埋入層5正上方的n_型半導體層2表面的電流路徑,能夠抑制導通電壓的增大。
[0058]形成普通單元6的ρ型埋入層5不與陽極電極3直接連接,而經(jīng)由接觸單元7的P+型接觸層8與陽極電極3連接。通過這樣構成,能夠避免在普通單元6內形成陽極電極3與ρ型埋入層5的連接層的必要性。在普通單元6內實現(xiàn)與陽極電極3的連接的情況下,要形成P型埋入層5的占有寬度內的、接觸面積小的觸點,而且還需要進行高精度的對位。
[0059]在如本實施方式I所示那樣經(jīng)由接觸單元7形成與陽極電極3的連接的情況下,能夠通過接觸單元7中的ρ型埋入層5的電場屏蔽效果在接觸單元7的單元面積內形成觸點,降低接觸電阻,而且也不需要高精度的對位。
[0060]另外,在普通單元6中,通過將ρ型埋入層5例如形成為環(huán)狀,能夠通過在施加反向電壓時以二維擴展的耗盡層,以二維地屏蔽對陽極電極3施加的電場強度,因此與例如形成為等間隔的條狀的P型埋入層相比,能夠更有效地降低電場強度。結果,能夠減小P型埋入層5的占有寬度,能夠擴大電流路徑。
[0061]另外,相對于例如I邊10 μ m的正方形的單元,在n_型半導體層2的表面與陽極電極3接觸的ρ型表面層4是I邊2 μ m的正方形,因此與陽極電極3接觸的每個單元的ρ型表面層4的面積僅為單元面積的4%左右,不會限制ρ型埋入層5正上方的電流路徑,能夠抑制導通電壓的增大。
[0062]另外,通過在單元中心部配置ρ型表面層4,在通過ρ型埋入層5的環(huán)狀配置而電場最集中的單元中心部處能夠降低電場強度。因此,不需要使P型埋入層5的占有寬度變大來降低電場強度,在抑制P型埋入層5的占有寬度的同時降低電場強度,能夠實現(xiàn)漏電流的降低。通過抑制P型埋入層5的占有寬度,還能夠實現(xiàn)施加正向電壓時的導通電壓的降低。
[0063]在此,只要在接觸單元7的單元面積內就能夠形成觸點,因此還能夠使P+型接觸層8的縱向和橫向的大小大于P型表面層4的縱向和橫向的大小。
[0064]一般在如P+型接觸層8那樣的高濃度注入層中,由于耗盡層難以擴展,因此有可能在注入層邊界處產(chǎn)生電場集中,而引起耐壓降低。因此,需要在P+型接觸層8的周圍形成如P型表面層4那樣的低濃度層。
[0065]在本實施方式I中,在P+型接觸層8的下方(型半導體層2的內部),遍及接觸單元7的單元面積范圍整個面配設P型埋入層5,因此通過該P型埋入層5的電場屏蔽效果,即使P+型接觸層8從P型表面層4露出而形成為較大,向該露出的部位的電場集中也會減輕,不產(chǎn)生耐壓降低。此外,即使在P型埋入層5沒有遍及接觸單元7的整個面來形成的情況下,也能夠與其占有面積相應地得到電場屏蔽效果,因此在其范圍內能夠調整P+型接觸層8的大小。
[0066]此外,P型埋入層 5包圍P型表面層4的形狀不限于圖1所示的情況,能夠采用圓形、多角形等各種形狀。
[0067]圖2所示的是 圖1中的Α-Α’間的剖視圖。如圖2所示,在例如碳化硅(SiC)的η+型半導體基板 I之上,形成有外延成膜的η_型半導體層2,在η_型半導體層2的主表面,ρ型表面層4相互 分離地形成,另外,在η_型半導體層2的內部,P型埋入層5以在俯視圖中例如以環(huán)狀 包圍P型表面層4的方式埋入。即,是與前述的普通單元6對應的構造。而且,對于P型表面層4中的、其上層形成有P+型接觸層8的ρ型表面層4,ρ型埋入層5以與ρ型表面層4的下層接觸的方式延伸。即,是與前述的接觸單元7對應的構造。
[0068]施加反向電壓時的陽極電極3的電場強度的降低主要通過利用ρ型埋入層5的電場屏蔽效果來實現(xiàn),因此幾乎不會減少η—型半導體層2與陽極電極3的接觸面積而降低電場強度,減少漏電流。
[0069]并且,設置有形成在η_型半導體層2之上而作為肖特基結發(fā)揮功能的陽極電極3。形成在ι 型半導體層2之上的ρ型表面層4、ρ+型接觸層8也與陽極電極3接觸。
[0070]圖3示出的是圖1中的Β-Β’間的剖視圖。如圖3所示,在例如碳化硅(SiC)的η+型半導體基板I之上,形成有外延成膜的η_型半導體層2,在η_型半導體層2的主表面,ρ型表面層4相互分離地 形成,另外,在η_型半導體層2的內部,ρ型埋入層5以在俯視圖中包圍P型表面層4的方式埋入。即,是與前述的普通單元6對應的構造。
[0071]并且,設置有形成在η_型半導體層2之上而作為肖特基結發(fā)揮功能的陽極電極3。
[0072]圖4、5是接觸單元7、普通單元6被二維地鋪滿的SBD的端部的剖視圖。在延伸至SBD的端部的陽極電極3的、端部下的η—型半導體層2的表面,形成用于使耗盡層擴展來保持耐壓的、由P型半導體形成的護環(huán)(guard ring)層9。另外,以覆蓋護環(huán)層9和陽極電極3端部上的周圍的方式設置絕緣膜10。
[0073]另外,在n +型半導體基板I的下表面,設置有作為歐姆觸點來發(fā)揮功能的陰極電極11。[0074]如果在pn結部中pn 二極管動作成為導通狀態(tài),則從陽極電極3流出的電流經(jīng)由接觸單元7的ρ型埋入層5而流向n_型半導體層2的陰極電極11側。在此,在由于浪涌電流等而以正向流過大電流的情況下,與從具有肖特基結的陽極電極3流出的電流相比,從具有Pn結的ρ型埋入層5流出的電流更占支配地位。
[0075]此時,在P型埋入層5中由于大電流而產(chǎn)生發(fā)熱。在P型埋入層5位于陽極電極3正下方的情況下,由于發(fā)熱而容易產(chǎn)生陽極電極3的破損,但是通過如本實施方式I那樣使P型埋入層5不直接接觸陽極電極3而形成在η—型半導體層2內部,能夠在接觸電阻更低的狀態(tài)下使電流流過,能夠防止因發(fā)熱引起的元件破損。
[0076]〈Α-2.制造方法〉
[0077]接著,下面使用制造工序中的半導體裝置的剖視圖來說明本發(fā)明所涉及的半導體裝置(SBD)的制造方法。以下所示的圖6?11的(a)是包括SBD的外周端部和接觸單元7的包括A-A’間的局部剖視圖,圖6?11的(b)是包括SBD的外周端部和普通單元6的B-B’間的局部剖視圖。圖12?圖14是包括A-A’間和B-B’間的SBD的局部頂視圖。
[0078]在此,作為例子,說明作為η.型半導體基板而將4H_SiC(碳化硅)用作基板的SBD的制造方法。
[0079]首先,在第一工序中,如圖6的(a)、圖6的(b)所示,準備在n+型半導體基板I之上形成有n_型半導體層2的基板。n+型半導體基板I例如是電阻率為0.02 Ω.cm的4H-SiC(碳化硅)基板。n_型半導體層2例如采用η型雜質的雜質濃度為5 X IO15CnT3且厚度為ΙΟμπι的構件。η—型半導體層的雜質濃度和厚度根據(jù)半導體裝置的設計耐壓而不同。
[0080]在第二工序中,如圖7的(a)、圖7的(b)、圖12所示,使用掩膜12、掩膜15對普通單元6和接觸單元7進行離子注入。
[0081]在普通單元6中(參照圖7的(b)、圖12B-B’),在對n_型半導體層2表面的掩膜12進行構圖來在單元的邊界外周部形成環(huán)狀的開口部之后,將ρ型雜質進行離子注入來在各單元內的外周附近區(qū)域形成P型埋入層5。鄰接的單元間的開口部成為一個開口區(qū)域。
[0082]在此,設單元的形狀為縱向的長度ΙΟμπκ橫向的長度ΙΟμ--的四角形,在縱向和橫向上以IOym為間距來配置。
[0083]作為掩膜12,能夠使用抗蝕劑、氧化膜。從單元的外周邊界到內側為止的掩膜開口寬度S為Ιμπι,但是在與鄰接單元之間開口部彼此連上,因此跨在鄰接單元間的開口寬度為 2 μ m。
[0084]另一方面,在接觸單元7中(參照圖7的(a)、圖12A-A’ ),使接觸單元7區(qū)域全部開口,形成從單元的邊界外周部到單元中心部連上的P型埋入層5。與鄰接的普通單元6的開口部在單元邊界處連上,開口部連續(xù)地連上。作為掩膜15,能夠使用抗蝕劑、氧化膜。
[0085]作為離子注入,例如設為照射量3X1013cm_2,加速電壓700keV下注入鋁作為ρ型的雜質。注入輪廓例如設為具有如下的凸型的濃度分布:針對深度方向,在從表面起的深度0.7 μ m處具有濃度I X IO18cnT3的峰值`注入濃度,針對表面?zhèn)群捅趁鎮(zhèn)龋瑵舛葴p少下去。η—型半導體層2的表面附近的ρ型雜質濃度低于η—型半導體層2的η型雜質濃度。如果將成為峰值雜質濃度的一半以上的雜質濃度的注入?yún)^(qū)域定義為注入?yún)^(qū)域的厚度,則P型埋入層5的厚度為約0.2 μ m。
[0086]在第三工序中,如圖8的(a)、圖8的(b)、圖13所示,在去除掩膜15、掩膜12之后,對η—型半導體層2上的新的掩膜13進行構圖,在單元中心部形成掩膜開口部之后,將ρ型雜質進行離子注入,來在η—型半導體層2的表層部形成ρ型表面層4。
[0087]作為離子注入,例如設為照射量3X 1013cnT2,將加速電壓分為40?500keV的多階段,注入作為P型的雜質的鋁。與P型表面層4的寬度對應的掩膜開口部是縱向的長度2 μ m、橫向的長度2 μ m的正方形。ρ型表面層4在從表面起的深度0.6 μ m處形成濃度2X IO17CnT3的具有盒型的輪廓(box-shaped profile)的注入層。
[0088]在此,在普通單元6內,P型表面層4與ρ型埋入層5不重疊(參照圖8的(b)、圖13B-B’),但是在接觸單元7中,ρ型埋入層5與形成在單元中心部的ρ型表面層4在n_型半導體層2的內部相重疊而接觸(參照圖8的(a)、圖13A-A’ )。
[0089]另外,以緩和向陽極電極3端的電場集中為目的,以包圍在之后的工序中形成的陽極電極3的端的方式將ρ型雜質進行離子注入而成的護環(huán)層9也通過上述離子注入同時形成。
[0090]在第四工序中,如圖9的(a)、圖9的(b)、圖14所示,在去除掩膜13之后,形成新的掩膜16、掩膜14。在此,僅對掩膜16的接觸單元7的部分進行構圖,在接觸單元7的中心部形成掩膜開口部之后,將P型雜質進行離子注入來形成P+型接觸層8 (參照圖9的(b)、圖 14B-B’ )。
[0091]作為離子注入,例如將加速電壓設為40keV、100keV,將各照射量設為3X 1015cm_2,注入鋁作為P型的雜質。P+型接觸層8的形狀是縱向的長度3 μ m、橫向的長度3 μ m的正方形。P+型接觸層8在從表面起的深度0.2 μ m處形成濃度I X IO2ciCnT3的具有盒型的輪廓的注入層。在接觸單元7內,ρ+型接觸層8與ρ型表面層4相重疊而接觸。
[0092]在第五工序中,在去除掩膜16、掩膜14之后,為了使注入到P型表面層4、ρ型埋入層5、ρ+型接觸層8以及護環(huán)層9中的雜質活性化而進行活性化退火。例如,活性化退火在1700°C下實施10分鐘。
[0093]在第六工序中,如圖10的(a)、圖10的(b)所示,在n+型半導體基板I的背面使由鎳形成的陰極電極17成膜,在1000°C下進行退火,由此形成歐姆電極。
[0094]接著,在η—型半導體層2表面、ρ型表面層4、ρ+型接觸層8、護環(huán)層9的一部分表面上使由鈦或鎳形成的陽極電極3成膜,在500°C下進行退火。陽極電極3的外周部的端部與護環(huán)層9接觸。
[0095]η—型半導體層2、ρ型表面層4、護環(huán)層9與陽極電極3形成肖特基結,P+型接觸層8與陽極電極3形成歐姆結。優(yōu)選的是ρ+型接觸層8與陽極電極3形成歐姆結,但是即使未形成完整的歐姆結,只要接觸電阻降低至I X 10_2Qcm2左右即可。為了充分降低接觸電阻,作為ρ+型接觸層8的表層部的ρ型雜質濃度需要I X IO19CnT3以上。
[0096]在第七工序中,如圖11的(a)、圖11的(b)所示,在護環(huán)層9上以及陽極電極3的端部上形成絕緣膜10。
[0097]通過這樣,混載pn結的SBD完成。
[0098]此外,ρ型表面層4與ρ型埋入層5的離子照射量、加速電壓根據(jù)漏電流的設計值而變更。
[0099]另外,作為單元形狀設為四角形,但是也可以是六角形、圓形。另外,作為排列,使單元排列成棋盤格狀,但是也可以設為例如鄰接單元的位置錯開半間距(half of thepitch)而排列的交替排列。
[0100]在本實施方式I中,說明了俯視圖中的P+型接觸層8的寬度比P型表面層4的寬度大的情況,但是只要接觸電阻良好,P+型接觸層8的寬度也可以小于P型表面層4的寬度。
[0101]在本實施方式I中,接觸單元7內的P型表面層4和P+型接觸層8是使用不同的掩膜通過不同的工序來形成的,但是也可以通過使用相同的注入掩膜來將P型表面層4和P+型接觸層8 —體形成。
[0102]圖16中示出圖1中的A-A’間的剖視圖。該剖視圖是通過改變離子注入條件來將陽極電極3與ρ型埋入層5經(jīng)由ρ型表面層4連接的情況。
[0103]在此,說明使ρ+型接觸層8包含于內部的ρ型表面層4a的形成方法。首先,在形成與P型表面層4a對應的掩膜的開口區(qū)域之后,在加速電壓為40keV?700keV的范圍的能量下分為多階段進行離子注入。所注入的離子使用作為P型雜質的鋁。而且,在從表面起的深度0.7 μ m處形成濃度2 X IO17CnT3的、具有盒型的輪廓的注入層。
[0104]接著,不變更掩膜,而在加速電壓為40keV、IOOkeV下進行離子注入。此時設照射量為3X1015cm_2。而且,在從表面起的深度0.2μπι處形成濃度lX102°cm_3的、具有盒型的輪廓的注入層。
[0105]通過這樣,在從n_型半導體層2的表面起的深度0.2 μ m的范圍內,能夠形成注入濃度IX 102°cm_3左右的具有盒型的輪廓的高濃度的注入層,在超過深度0.2μ m且到深度
0.7 μ m為止的范圍內,能夠形成注入濃度2 X IO17CnT3的具有盒型的輪廓的注入層。通過這些注入層能夠形成P型表面層4a。
[0106]該ρ型表面層4a在接觸單元7內與陽極電極3和ρ型埋入層5接觸。在該例子中,P型表面層4a與陽極電極3的界面附近的注入濃度高,因此能夠降低ρ型表面層4a與陽極電極3的接觸電阻。
[0107]另外,對于普通單元內的ρ型表面層4,在與接觸單元7內的ρ型表面層4a相同的注入條件下形成,因此能夠降低普通單元內的P型表面層4與陽極電極3的接觸電阻。
[0108]在本實施方式I中,普通單元6和接觸單元7的ρ型表面層未必需要同時形成,也可以使用不同的掩膜和不同的離子注入條件來獨立地形成普通單元6和接觸單元7內的ρ
型表面層。
[0109]在該情況下,接觸單元內的ρ型表面層4的高濃度注入?yún)^(qū)域不限定于表面附近,例如,如圖17所示,也可以由高濃度的注入層來形成從表面到ρ型埋入層5為止的范圍。
[0110]即,能夠由ρ+型接觸層8a來形成ρ型表面層的注入?yún)^(qū)域。通過P+型接觸層8a將陽極電極3與ρ型埋入層5進行電連接,由此與經(jīng)由P型表面層4連接的情況相比電阻減少,因此能夠進行更高速的開關動作。
[0111]能夠將接觸單元7內的P+型接觸層8a的制作方法設為如下那樣。首先,在形成與P+型接觸層8a對應的掩膜的開口區(qū)域之后,在加速電壓為40keV?700keV的范圍的能量下分為多階段進行離子注入。所注入的離子使用鋁作為P型雜質。而且,在從表面起的深度0.7μ m處形成濃度IX 102°cm_3的具有盒型的輪廓的注入層。該P+型接觸層8a在ρ型埋入層5內連接。
[0112]在η_型半導體層2內形成有IX IO19CnT3以上的高濃度的注入?yún)^(qū)域作為P+型接觸層8a的情況下,在p+型接觸層8a與型半導體層2的邊界處產(chǎn)生電場集中,有可能耐壓降低。但是,在本實施方式中,P+型接觸層8a在比ρ+型接觸層8a濃度低的ρ型埋入層5內連接,因此減輕了電場集中,其結果不產(chǎn)生耐壓降低。
[0113]另外,為了進一步降低ρ+型接觸層8a附近的電場集中,如圖18所示,用比ρ+型接觸層8a濃度低的ρ型表面層4b包圍ρ+型接觸層8a的側面來形成是有效的。
[0114]另外,也可以將普通單元6的ρ型表面層4的厚度形成為比接觸單元7的ρ型表
面層薄。
[0115]例如,在僅在普通單元6中形成與P型表面層4對應的掩膜開口部之后,設為照射量6X 1013cm_2,并將加速電壓分為40keV?350keV的多階段來將鋁作為P型的雜質進行離子注入,在從表面起的深度0.35 μ m處形成濃度4X IO17Cn3的具有盒型的輪廓的注入層。由于普通單元6的ρ型表面層4的厚度減少,因此能夠擴大施加正向電壓時的電流路徑,能夠降低導通電壓。
[0116]并且,還能夠在能夠確保耐壓的范圍內使ρ型表面層4的厚度變薄來進行高濃度化。例如,也可以在與P+型接觸層8相同的離子注入條件下形成普通單元6的P型表面層
4。在該情況下,P型表面層4與陽極電極3形成歐姆結,因此在從施加反向電壓時的狀態(tài)施加了正向電壓時,從P型表面層4擴展的耗盡層消失的時間變短,因此能夠進行更高速的開關動作。
[0117]在本實施方式I中,護環(huán)層9與P型埋入層5不直接接觸,而經(jīng)由陽極電極3連接。在該情況下,從P型埋入層5到護環(huán)層9為止的距離的一半的位置處的η—型半導體層2的表面的電場強度變高,因此優(yōu)選從P型埋入層5到護環(huán)層9為止的距離為單元的間距的一半以下。
[0118]另外,也可以以護環(huán)層9與普通單元6或接觸單元7中的ρ型埋入層5的一部分重疊的方式連接來形成。在該情況下,如圖19所示,通過以與護環(huán)層9重疊的方式配置接觸單元,接觸單元內的P型埋入層5的一部分與護環(huán)層9重疊地連接。此外,在圖19中示出了具備P+型接觸層8的情況,但是在圖16?圖18所示的構造的情況下也能夠適用。
[0119]在P型埋入層5未與護環(huán)層9連接的情況下,在施加反向電壓時,護環(huán)層9內的正電荷經(jīng)由肖特基界面移動到陽極電極3,由此形成耗盡層并保持耐壓。在該情況下,由于在肖特基界面存在接觸電阻,因此存在如下問題:正電荷無法迅速地移動到陽極電極3,限制高速的開關動作。
[0120]另一方面,在護環(huán)層9經(jīng)由ρ型埋入層5與接觸單元7進行電連接的情況下,與陽極電極3的接觸電阻小,因此在施加反向電壓時,護環(huán)層9內的正電荷經(jīng)由接觸單元7內的P型埋入層5、ρ型表面層4、ρ+型接觸層8移動到陽極電極3。ρ+型接觸層8與陽極電極3的接觸電阻小于肖特基界面的接觸電阻,因此能夠實現(xiàn)迅速的空穴電荷的移動。即,能夠進行高速的開關動作。
[0121]在普通單元6內的ρ型埋入層5與護環(huán)層9連接的情況下,由于普通單元6內的ρ型埋入層5與接觸單元7內的ρ型埋入層5連接,因此也能夠進行同樣的高速的開關動作。
[0122]另外,在本實施方式I中,P型埋入層5的注入濃度比ρ型表面層4或護環(huán)層9的濃度高,但是當然能夠進行調整以得到期望的耐壓,P型埋入層5的注入濃度也可以與P型表面層4或護環(huán)層9的注入濃度相同或在其以下。[0123]另外,護環(huán)層9與ρ型表面層4同時形成,但是護環(huán)層9與ρ型表面層4也可以獨立改變注入濃度和注入深度來形成。
[0124]〈A-3.效果〉
[0125]根據(jù)本發(fā)明所涉及的實施方式I,作為具備在普通單元6的排列中散布接觸單元7的單元排列的半導體裝置,具備n+型半導體基板I上的η-型半導體層2、埋沒于η—型半導體層2內的ρ型埋入層5以及形成在普通單元6、接觸單元7各自的中央部的ρ型表面層4,在接觸單元7中,ρ型埋入層5與ρ型表面層4接觸,還具備形成在接觸單元7的ρ型表面層4之上的ρ+型接觸層8以及在 型半導體層2之上形成肖特基結并與P+型接觸層8形成歐姆結的陽極電極3,ρ型埋入層5與陽極電極3經(jīng)由ρ型表面層4和ρ+型接觸層8連接,由此,能夠通過電場強度降低實現(xiàn)漏電流的降低,能夠通過電流路徑的擴大實現(xiàn)導通電阻的降低,能夠通過縮短直到耗盡層消失為止的時間實現(xiàn)進行開關時的高速動作。
[0126]另外,根據(jù)本發(fā)明所涉及的實施方式1,在半導體裝置中,即使在形成在作為第二單元即接觸單元7的表面層的ρ型表面層4之上的ρ+型接觸層8與ρ型表面層4相比在俯視圖中所占的寬度大的情況下,由于遍及接觸單元7的單元面積范圍整個面而配設有ρ型埋入層5,因此通過該ρ型埋入層5的電場屏蔽效果,向露出的部位的電場集中也降低,并且不產(chǎn)生耐壓降低。
[0127]在本發(fā)明的實施方式中,記載了各結構要素的材質、材料、實施的條件等,但是這些只是例示,并不限于所記載的內容。
[0128]詳細說明了本發(fā)明,但是上述說明在所有方面都是例示,本發(fā)明并不限定于此。應理解為在不脫離本發(fā)明的范圍而能夠想到未例示的無數(shù)的變形例。
【權利要求】
1.一種半導體裝置,具備在第一單元(6)的排列中散布第二單元(7)的單元排列,該半導體裝置的特征在于,具備: 第一導電類型的半導體層(2),在第一導電類型的半導體基板(I)之上進行了外延成膜;以及 埋入層(5),由第二導電類型的半導體形成,埋沒于所述半導體層(2)內, 其中,所述埋入層(5)設置在所述第一單元¢)的周邊部,并且設置在所述第二單元(7)的整個面, 該半導體裝置還具備: 在所述半導體層(2)的表面形成在所述第二單元(7)的中央部的由第二導電類型的半導體形成的第一表面層(4、4a、4b)和在所述半導體層(2)的表面形成在所述第二單元(7)的中央部的由第二導電類型的半導體形成的接觸層(8、8a)中的至少一方;以及 由第二導電類型的半導體形成的第二表面層(4),在所述半導體層(2)的表面形成在所述第一單元¢)的中央部, 其中,在所述第二單元(7)中,所述埋入層(5)與所述第一表面層(4、4a、4b)和所述接觸層(8、8a)中的至少一方接觸, 還具備陽極電極(3),該陽極電極(3)在所述半導體層(2)之上形成肖特基結并與所述第一表面層(4、4a、4b)和所述接觸層(8、8a)中的至少一方形成歐姆結, 所述埋入層(5)與所述陽極電極(3)經(jīng)由所述第一表面層(4、4a、4b)和所述接觸層(8、8a)中的至少一方連接。
2.根據(jù)權利要求1所述的半導體裝置,其特征在于, 在具備所述第一表面層(4a)而不具備所述接觸層(8、8a)的情況下,所述第一表面層(4a)的下層區(qū)域的濃度低于其上層區(qū)域的濃度。
3.根據(jù)權利要求1所述的半導體裝置,其特征在于, 在具備所述第一表面層(4、4b)和所述接觸層(8、8a)這雙方的情況下, 所述接觸層(8)形成在所述第一表面層(4)之上, 在所述第二單元(7)中,所述埋入層(5)與所述第一表面層(4)接觸, 所述埋入層(5)與所述陽極電極(3)經(jīng)由所述第一表面層(4)和所述接觸層(8)這雙方連接。
4.根據(jù)權利要求3所述的半導體裝置,其特征在于, 所述接觸層(8)與所述第一表面層(4)相比在俯視圖中所占的寬度大。
5.根據(jù)權利要求1所述的半導體裝置,其特征在于, 在具備所述第一表面層(4、4b)和所述接觸層(8、8a)這雙方的情況下, 所述第一表面層(4b)在俯視圖上包圍所述接觸層(8a)而形成, 在所述第二單元(7)中,所述埋入層(5)與所述第一表面層(4b)和所述接觸層(8a)這雙方接觸, 所述埋入層(5)與所述陽極電極(3)經(jīng)由所述第一表面層(4b)和所述接觸層(8a)這雙方連接。
6.根據(jù)權利要求1?5中的任一項所述的半導體裝置,其特征在于,還具備: 護環(huán)層(9),形成在所述陽極電極(3)的端部的所述半導體層(2)的表面;絕緣膜(10),覆蓋所述陽極電極⑶的端部和所述護環(huán)層(9)而形成;以及陰極電極(11),在所述半導體基板(I)之下形成歐姆結。
7.根據(jù)權利要求6所述的半導體裝置,其特征在于,所述埋入層(5)與所述護 環(huán)層(9)接觸而形成。
【文檔編號】H01L29/47GK103443925SQ201180060905
【公開日】2013年12月11日 申請日期:2011年12月22日 優(yōu)先權日:2010年12月28日
【發(fā)明者】渡邊寬, 油谷直毅, 中木義幸, 大塚健一 申請人:三菱電機株式會社