非平面柵極全包圍器件及其制造方法
【專利摘要】說明了一種非平面柵極全包圍器件及其制造方法。在一個實施例中，器件包括襯底，所述襯底包含具有第一晶格常數(shù)的頂部表面。嵌入式外延源極區(qū)和嵌入式外延漏極區(qū)形成在所述襯底的頂部表面上。嵌入式外延源極區(qū)和嵌入式外延漏極區(qū)具有與所述第一晶格常數(shù)不同的第二晶格常數(shù)。具有第三晶格的溝道納米線形成于嵌入式外延源極區(qū)和嵌入式外延漏極區(qū)之間，并與它們耦合。在一個實施例中，第二晶格常數(shù)和第三晶格常數(shù)與第一晶格常數(shù)不同。溝道納米線包括最底部的溝道納米線，底部柵極隔離物形成于最底部的溝道納米線下方的襯底的頂部表面上。柵極電介質(zhì)層形成于每一條溝道納米線之上和周圍。柵極電極形成于柵極電介質(zhì)層上，并圍繞每一條溝道納米線。
【專利說明】非平面柵極全包圍器件及其制造方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明的實施例涉及半導(dǎo)體器件領(lǐng)域，更具體地，涉及非平面柵極全包圍器件及 其制造方法。
【背景技術(shù)】
[0002] 集成器件制造商不斷收縮晶體管器件的特征尺寸，以實現(xiàn)更大的電路密度和更高 的性能，對于下一代器件，需要增強晶體管驅(qū)動電流，同時減小短溝道效應(yīng)，例如寄生電容 和截止?fàn)顟B(tài)泄漏。增大晶體管驅(qū)動電流的一個方式是使用高載流子遷移率半導(dǎo)體材料以形 成溝道。溝道中的高載流子遷移率支持較高晶體管驅(qū)動電流。載流子遷移率是載流子在外 部單位電場下流入半導(dǎo)體材料的速度的測量。半導(dǎo)體基體上的過程感應(yīng)應(yīng)力（有時稱為應(yīng) 力）是增大驅(qū)動電流的另一個方式。在半導(dǎo)體基體上感應(yīng)應(yīng)力增強了載流子遷移率，從而 增大了晶體管器件中的驅(qū)動電流。
[0003] 諸如三柵極晶體管的非平面晶體管是半導(dǎo)體工藝中用于控制短溝道效應(yīng)的最近 發(fā)展。就三柵極晶體管來說，柵極與溝道區(qū)的三個側(cè)相鄰。因為柵極結(jié)構(gòu)圍繞三個表面上 的鰭狀物，晶體管基本上具有三個柵極，控制通過鰭狀物或溝道區(qū)的電流。由于更陡峭的亞 閾值電流擺動（SS)和較小的漏極感應(yīng)勢壘降低（DIBL)，這三個柵極允許鰭狀物中更充分 的耗盡，導(dǎo)致較小的短溝道效應(yīng)。不幸的是，第四個側(cè)，溝道的底部遠(yuǎn)離柵極電極，因而不受 附近的柵極控制。由于晶體管尺寸不斷縮小到亞20-25nm技術(shù)節(jié)點，在源極與漏極之間的 寄生泄漏路徑對于三柵極晶體管成為了問題。
【專利附圖】
【附圖說明】
[0004] 在附圖的圖中示例性而非限制性地示出了本公開內(nèi)容的實施例，其中：
[0005] 圖1A至1D示出了根據(jù)本發(fā)明實施例的具有嵌入式外延層源極區(qū)和漏極區(qū)的非平 面柵極全包圍器件。
[0006] 圖1E是沒有嵌入式源極區(qū)和漏極區(qū)的非平面柵極全包圍器件的圖示。
[0007] 圖2是根據(jù)本發(fā)明實施例的表示形成非平面柵極全包圍器件的方法中的步驟的 流程圖。
[0008] 圖3A至3M示出了根據(jù)本發(fā)明實施例的表示形成非平面柵極全包圍器件的方法中 的步驟的三維試圖和二維視圖。
[0009] 圖4示出了根據(jù)本發(fā)明的一個實現(xiàn)方式的計算設(shè)備400。
【具體實施方式】
[0010] 本發(fā)明是創(chuàng)新的柵極全包圍晶體管及制造方法。在以下說明中，闡述了多個細(xì)節(jié) 以便提供對本發(fā)明的透徹理解。但顯然，對于本領(lǐng)域技術(shù)人員來說，可以無需這些特定細(xì)節(jié) 來實踐本發(fā)明。在其他實例中，沒有詳細(xì)說明公知的半導(dǎo)體工藝和制造技術(shù)，以避免使得本 發(fā)明模糊不清。在本說明書通篇中對"實施例"的提及表示結(jié)合該實施例說明的特定的特 征、結(jié)構(gòu)、功能或特性包括在本發(fā)明的至少一個實施例中。因而，說明書中多處出現(xiàn)的短語 "在實施例中"不一定全都指代本發(fā)明同一實施例。而且，特定的特征、結(jié)構(gòu)、功能或特性可 以以任意適合的方式組合到一個或多個實施例中。例如，第一實施例可以與第二實施例組 合，只要兩個實施例不相互排斥。
[0011] 本發(fā)明的實施例包括非平面柵極全包圍晶體管器件，所述非平面柵極全包圍晶體 管器件具有由柵極電介質(zhì)層和柵極電極完全包圍的溝道納米線。具有完全圍繞溝道納米線 的柵極電極增大了柵極控制，由于完全切斷了寄生泄漏路徑而導(dǎo)致改進的短溝道效應(yīng)。溝 道納米線布置在源極與漏極區(qū)之間。在本發(fā)明的一個或多個實施例中，溝道納米線由未摻 雜鍺組成，并且受單軸晶格應(yīng)力。未摻雜鍺提供了比傳統(tǒng)硅更高的載流子遷移率，單軸晶 格應(yīng)力進一步增強了溝道納米線中的載流子遷移率，從而實現(xiàn)了極高的晶體管器件驅(qū)動電 流。在本發(fā)明的實施例中，通過蝕刻掉與溝道納米線相鄰的鰭狀物的部分，隨后從襯底外延 生長半導(dǎo)體材料以形成"嵌入式外延"源極區(qū)和漏極區(qū)來形成源極區(qū)和漏極區(qū)。嵌入式外 延源極區(qū)和嵌入式外延漏極區(qū)對溝道納米線提供了額外的力或支撐點，這有助于維持或增 強，或者維持和增強溝道納米線中的單軸晶格應(yīng)力。另外，在本發(fā)明的實施例中，柵極全包 圍晶體管包括形成于襯底與底部溝道納米線之間的底部柵極隔離層，以使得可以在無需容 性耦合到襯底的情況下，完全包圍底部溝道納米線形成柵極電極。本發(fā)明的一個或多個實 施例可以包括非平面柵極全包圍晶體管器件，其中，具有嵌入式外延源極區(qū)和嵌入式外延 漏極區(qū)或形成于襯底與底部溝道納米線之間的底部柵極隔離層之一或者二者。
[0012] 圖1A至1D示出了根據(jù)本發(fā)明實施例的非平面柵極全包圍器件100。圖1A是電介 質(zhì)層101內(nèi)的器件100的三維俯視/側(cè)視圖，圖1B是通過嵌入式外延源極106和漏極107 得到的橫截面視圖，圖1C是通過柵極電極118得到的橫截面視圖。圖1D是無電介質(zhì)層101 的器件100的三維俯視/側(cè)視圖。器件100包括襯底102,具有頂部表面104。嵌入式外延 源極106和漏極107區(qū)布置在襯底102的頂部表面104上，溝道納米線110耦合在嵌入式外 延源極106和漏極107區(qū)之間。嵌入式外延源極106和漏極107區(qū)可以統(tǒng)稱為嵌入式外延 源極/漏極對。柵極電介質(zhì)層116形成于每一條溝道納米線110上并完全包圍它，除了在 溝道納米線110的端部，在此，溝道納米線110耦合到嵌入式外延源極106和漏極107區(qū)。 柵極電極118形成于柵極電介質(zhì)層116上，并完全圍繞每一條溝道納米線110。
[0013] 在實施例中，襯底102的頂部表面104、嵌入式外延源極106和漏極107區(qū)和溝道 納米線110分別包括具有一晶格常數(shù)的材料。頂部表面104的晶格常數(shù)與嵌入式外延源極 106和漏極107區(qū)和溝道納米線110的晶格常數(shù)不同。在一個特定實施例中，嵌入式外延 源極106和漏極107區(qū)和溝道納米線110的晶格常數(shù)大于頂部表面104的晶格常數(shù)。在一 個此類實施例中，襯底102的頂部表面104是硅鍺，溝道納米線110是未摻雜鍺，嵌入式外 延源極106和漏極107區(qū)是鍺。在嵌入式外延源極106和漏極107區(qū)、溝道納米線110與 頂部表面104之間的晶格失配（例如晶格常數(shù)失配）導(dǎo)致溝道納米線110與嵌入式外延源 極106和漏極107區(qū)中的晶格應(yīng)力。在一個實施例中，溝道納米線110與嵌入式外延源極 106和漏極107區(qū)在平行于溝道納米線110的長度120的方向上被施加單軸晶格應(yīng)力，在垂 直于溝道納米線110的長度120的方向上受晶格弛豫。在實施例中，在頂部表面104與嵌 入式外延源極106和漏極107區(qū)之間的晶格常數(shù)失配還導(dǎo)致嵌入式外延源極106區(qū)和漏極 107區(qū)對溝道納米線110提供力。這個力可以有助于維持溝道納米線110中的單軸晶格應(yīng) 力。
[0014] 在實施例中，溝道納米線110可以包括載流子遷移率大于單晶體硅的單晶材料。 較高的載流子遷移率允許器件100實現(xiàn)較高的驅(qū)動電流和較大的性能。在一個特定實施例 中，溝道納米線110是未摻雜鍺（Ge)。沒有摻雜劑使得電荷載流子的散射最小且有助于使 得溝道納米線110中的載流子遷移率最大。
[0015] 在本發(fā)明的實施例中，如圖1A和1B所示的，嵌入式外延源極106和漏極107區(qū)可 以布置在源極/漏極溝道108中，其中襯底102的頂部表面104被凹陷到淺溝槽隔離層105 的頂部表面之下。在源極/漏極溝槽108中形成嵌入式外延源極106和漏極107區(qū)有助于 限制嵌入式外延源極106和漏極107區(qū)的生長。但嵌入式源極106和漏極107區(qū)不一定形 成于溝槽中，可以在襯底102的頂部表面104上，它與隔離區(qū)103在同一平面或在其之上。 嵌入式外延源極106和漏極107區(qū)可以是〈111>_刻面，其中，在嵌入式外延源極106和漏 極107區(qū)的底部的寬度122大于在頂部的寬度124。在這個實施例中，對應(yīng)于側(cè)壁126和 128的平面是嵌入式外延源極106和漏極107區(qū)的〈111>晶格取向。
[0016] 在實施例中，器件100包括底部柵極隔離物114,所述底部柵極隔離物114布置在 襯底102的頂部表面104上且在最底部的溝道納米線115之下。底部柵極隔離物114充當(dāng) 容性隔離勢壘，以防止襯底102的頂部表面104通過柵極電極118寄生耦合。底部柵極隔 離物114作為容性隔離勢壘的有效性取決于形成它的材料及其厚度。在一個實施例中，底 部柵極隔離物114由任何電介質(zhì)材料形成（例如，氧化硅、氮化硅、氮氧化硅、低k電介質(zhì)材 料等），其防止襯底102的頂部表面104通過柵極電極118的寄生耦合。在一個特定實施 例中，底部柵極隔離物114由氧化硅層組成。在一個實施例中，底部柵極隔離物的厚度足以 隔離襯底102的頂部表面104免于通過柵極電極118的容性耦合。在一個特定實施例中， 底部柵極隔離物114在約
【權(quán)利要求】
1. 一種半導(dǎo)體器件，包括： 襯底，所述襯底具有頂部表面，所述頂部表面具有第一晶格常數(shù)； 嵌入式外延源極區(qū)和嵌入式外延漏極區(qū)，所述嵌入式外延源極區(qū)和嵌入式外延漏極區(qū) 布置在所述襯底的所述頂部表面上，所述嵌入式外延源極區(qū)和嵌入式外延漏極區(qū)具有與所 述第一晶格常數(shù)不同的第二晶格常數(shù)； 多條溝道納米線，所述多條溝道納米線具有與所述第一晶格常數(shù)不同的第三晶格常 數(shù)，所述多條溝道納米線耦合到所述嵌入式外延源極區(qū)和嵌入式外延漏極區(qū)，并且所述多 條溝道納米線包括最底部的溝道納米線； 柵極電介質(zhì)層，所述柵極電介質(zhì)層布置在每一條溝道納米線上且包圍每一條溝道納米 線；以及 柵極電極，所述柵極電極布置在所述柵極電介質(zhì)層上并圍繞每一條溝道納米線。
2. 根據(jù)權(quán)利要求1所述的器件，其中，所述多條溝道納米線以及所述嵌入式外延源極 區(qū)和嵌入式外延漏極區(qū)在平行于所述多條溝道納米線的長度的方向上受單軸晶格應(yīng)力，并 且在垂直于所述多條溝道納米線的所述長度的方向上受晶格弛豫。
3. 根據(jù)權(quán)利要求2所述的器件，其中，所述嵌入式外延源極區(qū)和嵌入式外延漏極區(qū)對 所述多條溝道納米線提供力。
4. 根據(jù)權(quán)利要求3所述的器件，其中，所述嵌入式外延源極區(qū)和嵌入式外延漏極區(qū)是 [111]-刻面的。
5. 根據(jù)權(quán)利要求1所述的器件，進一步包括底部柵極隔離物，所述底部柵極隔離物布 置在所述襯底的所述頂部表面上且在所述最底部的溝道納米線之下，其中，所述底部柵極 隔離物具有厚度足夠厚，以將所述襯底的所述頂部表面與通過所述柵極電極的容性耦合隔 離。
6. 根據(jù)權(quán)利要求1所述的器件，其中，所述第二晶格常數(shù)和所述第三晶格常數(shù)大于所 述第一晶格常數(shù)。
7. 根據(jù)權(quán)利要求1所述的器件，其中，所述襯底的所述頂部表面是SiGe，所述多條溝道 納米線是未摻雜的Ge，并且所述嵌入式外延源極區(qū)和嵌入式外延漏極區(qū)是Ge。
8. 根據(jù)權(quán)利要求5所述的器件，其中，所述底部柵極隔離物是氧化硅。
9. 一種形成半導(dǎo)體器件的方法，包括： 提供襯底，所述襯底具有頂部表面且具有形成于所述襯底的所述頂部表面上的鰭狀 物，所述頂部表面具有第一晶格常數(shù)，所述鰭狀物包括具有第二晶格常數(shù)的半導(dǎo)體材料與 具有第三晶格常數(shù)的犧牲材料的交替層，其中，所述第二晶格常數(shù)與所述第一晶格常數(shù)和 所述第三晶格常數(shù)不同； 在所述鰭狀物的溝道區(qū)上方形成犧牲柵極電極； 在所述犧牲柵極電極的相對側(cè)上形成一對側(cè)壁間隔物，其中，所述鰭狀物的犧牲部分 從每一個所述側(cè)壁間隔物延伸出去； 去除所述鰭狀物的所述犧牲部分，以暴露出所述襯底的源極區(qū)和漏極區(qū)； 在所述襯底的所述源極區(qū)和漏極區(qū)上形成嵌入式外延源極區(qū)和嵌入式外延漏極區(qū)，其 中，所述嵌入式外延源極區(qū)和嵌入式外延漏極區(qū)耦合到所述鰭狀物并具有與所述第一晶格 常數(shù)不同的第四晶格常數(shù)， 去除所述犧牲柵極電極，以暴露出所述鰭狀物的所述溝道區(qū)； 去除位于所述鰭狀物的所述溝道區(qū)中的半導(dǎo)體材料層之間的所述犧牲材料以形成多 條溝道納米線，所述多條溝道納米線包括最底部的溝道納米線； 將柵極電介質(zhì)層沉積為包圍每一條溝道納米線；并且 在所述柵極電介質(zhì)層上并圍繞每一條溝道納米線沉積柵極電極。
10. 根據(jù)權(quán)利要求9所述的方法，其中，所述鰭狀物具有一長度，并且其中，所述鰭狀物 在平行于所述鰭狀物的所述長度的方向上受單軸晶格應(yīng)力，并且在垂直于所述鰭狀物的所 述長度的方向上受晶格弛豫。
11. 根據(jù)權(quán)利要求9所述的方法，其中，所述嵌入式外延源極區(qū)和嵌入式外延漏極區(qū)在 平行于所述鰭狀物的長度的方向上受單軸晶格應(yīng)力，并且在垂直于所述鰭狀物的所述長度 的方向上受晶格弛豫。
12. 根據(jù)權(quán)利要求9所述的方法，其中，所述嵌入式外延源極區(qū)和嵌入式外延漏極區(qū)對 所述多條溝道納米線提供力，其中，所述多條溝道納米線在平行于所述鰭狀物的長度的方 向上受單軸晶格應(yīng)力，并且在垂直于所述鰭狀物的所述長度的方向上受晶格弛豫，并且其 中，所述力維持在所述多條溝道納米線中的單軸晶格應(yīng)力。
13. 根據(jù)權(quán)利要求9所述的方法，其中，去除所述鰭狀物的所述犧牲部分以暴露出所述 襯底的所述源極區(qū)和漏極區(qū)包括使得所述襯底的所述頂部表面凹陷以形成源極溝槽和漏 極溝槽，并且其中，所述嵌入式外延源極區(qū)和嵌入式外延漏極區(qū)形成于所述源極溝槽和漏 極溝槽中。
14. 根據(jù)權(quán)利要求9所述的方法，其中，所述嵌入式外延源極區(qū)和嵌入式外延漏極區(qū)通 過外延生長形成，并且是[111]-刻面的。
15. 根據(jù)權(quán)利要求9所述的方法，進一步包括在所述襯底的所述頂部表面上在所述最 底部的溝道納米線之下形成底部隔離物，其中，所述底部柵極隔離物形成為厚度足夠厚，以 將所述襯底的所述頂部表面與通過所述柵極電極的容性耦合隔離。
16. 根據(jù)權(quán)利要求9所述的方法，其中，所述第二晶格常數(shù)和所述第四晶格常數(shù)大于所 述第一晶格常數(shù)和所述第三晶格常數(shù)。
17. 根據(jù)權(quán)利要求9所述的方法，其中，所述半導(dǎo)體材料是載流子遷移率大于單晶硅的 單晶半導(dǎo)體材料。
18. 根據(jù)權(quán)利要求9所述的方法，其中，所述半導(dǎo)體材料是未摻雜的Ge，所述犧牲材料 是SiGe，所述多條溝道納米線是未摻雜的Ge，且所述嵌入式外延源極區(qū)和嵌入式外延漏極 區(qū)是Ge。
19. 根據(jù)權(quán)利要求15所述的方法，其中，所述底部柵極隔離物是氧化硅。
20. -種半導(dǎo)體器件，包括： 襯底，所述襯底具有頂部表面，所述頂部表面具有第一晶格常數(shù)； 多條溝道納米線，所述多條溝道納米線具有不同于所述第一晶格常數(shù)的第二晶格常 數(shù)，所述多條溝道納米線包括底部溝道納米線； 源極和漏極，所述源極和漏極布置在所述多條溝道納米線相對側(cè)上； 底部柵極隔離物，所述底部柵極隔離物布置在所述襯底的所述頂部表面上且在所述最 底部的溝道納米線之下； 柵極電介質(zhì)層，所述柵極電介質(zhì)層布置在每一條溝道納米線上和周圍；以及 柵極電極，所述柵極電極布置在所述柵極電介質(zhì)層上并圍繞每一條溝道納米線，所述 柵極電極布置在所述底部溝道納米線與所述底部柵極隔離物之間。
21. 根據(jù)權(quán)利要求20所述的半導(dǎo)體器件，其中，所述多條溝道納米線在平行于所述多 條溝道納米線的長度的方向上受單軸晶格應(yīng)力，并且在垂直于所述多條溝道納米線的所述 長度的方向上實質(zhì)上受晶格弛豫。
22. 根據(jù)權(quán)利要求20所述的半導(dǎo)體器件，其中，所述源極和漏極是嵌入式外延源極區(qū) 和嵌入式外延漏極區(qū)。
23. 根據(jù)權(quán)利要求22所述的半導(dǎo)體器件，其中，所述嵌入式外延源極區(qū)和嵌入式外延 漏極區(qū)布置在溝槽中。
24. 根據(jù)權(quán)利要求23所述的半導(dǎo)體器件，其中，所述嵌入式外延源極區(qū)和嵌入式外延 漏極區(qū)由同質(zhì)半導(dǎo)體材料形成，所述同質(zhì)半導(dǎo)體材料具有大于所述第一晶格常數(shù)的第三晶 格常數(shù)。
25. 根據(jù)權(quán)利要求21所述的半導(dǎo)體器件，其中，所述源極和漏極由不同半導(dǎo)體材料的 交替層形成。
26. -種形成半導(dǎo)體器件的方法，包括： 提供襯底，所述襯底具有頂部表面且具有形成于所述襯底的所述頂部表面上的鰭狀 物，所述頂部表面具有第一晶格常數(shù)，所述鰭狀物包括具有第二晶格常數(shù)的半導(dǎo)體材料與 具有第三晶格常數(shù)的犧牲材料的交替層，其中，所述第二晶格常數(shù)與所述第一晶格常數(shù)和 所述第三晶格常數(shù)不同； 在所述鰭狀物的溝道區(qū)上方形成犧牲柵極電極； 在所述犧牲柵極電極的相對側(cè)上形成一對側(cè)壁間隔物； 去除所述犧牲柵極電極，以暴露出所述鰭狀物的所述溝道區(qū)； 去除位于所述鰭狀物的所述溝道區(qū)中的半導(dǎo)體材料層之間的所述犧牲材料以形成多 條溝道納米線，所述多條溝道納米線包括最底部的溝道線； 在所述多條溝道納米線上方及周圍沉積電介質(zhì)材料； 蝕刻所述電介質(zhì)層以去除除了在所述最底部的溝道納米線之下在所述襯底的所述頂 部表面上以外的所述電介質(zhì)以形成底部柵極隔離物，其中，所述底部柵極隔離物不與所述 最底部的溝道納米線物理接觸； 將柵極電介質(zhì)層沉積為包圍每一條溝道納米線；并且 在所述柵極電介質(zhì)層上并圍繞每一條溝道納米線沉積柵極電極。
27. 根據(jù)權(quán)利要求26所述的方法，其中，所述鰭狀物具有一長度，并且其中，所述鰭狀 物在平行于所述鰭狀物的所述長度的方向上受單軸晶格應(yīng)力，并且在垂直于所述鰭狀物的 所述長度的方向上受晶格弛豫。
28. 根據(jù)權(quán)利要求26所述的方法，進一步包括在所述鰭狀物中在所述犧牲柵極電極的 相對側(cè)上形成源極區(qū)與漏極區(qū)。
29. 根據(jù)權(quán)利要求26所述的方法，其中，所述鰭狀物的犧牲部分從每一個所述側(cè)壁間 隔物延伸出去； 去除所述鰭狀物的所述犧牲部分，以暴露出所述襯底的源極區(qū)和漏極區(qū)；并且 在所述襯底的所述源極區(qū)和漏極區(qū)上形成嵌入式外延源極區(qū)和嵌入式外延漏極區(qū)，其 中，所述嵌入式外延源極區(qū)和嵌入式外延漏極區(qū)耦合到所述鰭狀物并具有不同于所述第一 晶格常數(shù)的第四晶格常數(shù)。
【文檔編號】H01L29/78GK104126228SQ201180076433
【公開日】2014年10月29日 申請日期:2011年12月23日 優(yōu)先權(quán)日:2011年12月23日
【發(fā)明者】W·拉赫馬迪, R·皮拉里塞泰, V·H·勒, J·T·卡瓦列羅斯, R·S·周, J·S·卡治安 申請人:英特爾公司