專利名稱：半導(dǎo)體結(jié)構(gòu)及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體結(jié)構(gòu)及其制造方法，特別是指一種提高崩潰防護(hù)電壓的半導(dǎo)體結(jié)構(gòu)及其制造方法。
背景技術(shù)：
請參考圖3,顯示現(xiàn)有技術(shù)防護(hù)環(huán)(guard ring)結(jié)構(gòu)在逆向偏壓下的等電位線模擬圖。防護(hù)環(huán)結(jié)構(gòu)一般耦接至接地電位或浮接，其目的在保護(hù)防護(hù)環(huán)結(jié)構(gòu)所圍繞的受保護(hù)元件(未示出)。詳言之，當(dāng)受保護(hù)元件操作時(shí)，在受保護(hù)元件外圍，若沒有防護(hù)環(huán)結(jié)構(gòu)，當(dāng)受保護(hù)元件外圍井區(qū)受逆向偏壓時(shí)，空乏區(qū)中的等電位線會在受保護(hù)元件外圍，形成密集的尖端，電場會超過受保護(hù)元件的物理結(jié)構(gòu)所能承受。因此，其崩潰防護(hù)電壓相對較低。如圖3所示，現(xiàn)有技術(shù)防護(hù)環(huán)結(jié)構(gòu)包含埋槽23與摻雜區(qū)25，用以緩和受保護(hù)元件外圍的等電位線，使得電場下降，受保護(hù)元件可承受的電壓增加，因而提高其崩潰防護(hù)電壓。然而，隨著元件應(yīng)用與面積微縮的需要，崩潰防護(hù)電壓越來越難以維持。有鑒于此，本發(fā)明即針對上述現(xiàn)有技術(shù)的不足，提出一種半導(dǎo)體結(jié)構(gòu)及其制造方法，在不增加元件面積與過多制程步驟的情況下，提高受保護(hù)元件的崩潰防護(hù)電壓，以增加保護(hù)元件的應(yīng)用范圍，并可整合于低壓元件的制程。

發(fā)明內(nèi)容
本發(fā)明目的在于克服現(xiàn)有技術(shù)的不足與缺陷，提出一種半導(dǎo)體結(jié)構(gòu)及其制造方法。為達(dá)上述目的，本發(fā)明提供了一種半導(dǎo)體結(jié)構(gòu)，形成于一第一導(dǎo)電型基板中，該第一導(dǎo)電型基板具有一上表面，該半導(dǎo)體結(jié)構(gòu)包含:受保護(hù)元件，形成于該第一導(dǎo)電型基板中；至少一第一環(huán)狀埋槽，形成于該上表面下方，由上視圖視之，該第一環(huán)狀埋槽圍繞該受保護(hù)元件，且該第一環(huán)狀埋槽自該上表面向下，具有第一深度；以及至少一環(huán)狀摻雜區(qū)，形成于該上表面下方，由上視圖視之，該環(huán)狀摻雜區(qū)圍繞該第一環(huán)狀埋槽，且該環(huán)狀摻雜區(qū)的導(dǎo)電型為第二導(dǎo)電型，且該環(huán)狀摻雜區(qū)自該上表面向下，具有第二深度；其中，該第二深度不小于該第一深度。為達(dá)上述目的，就另一觀點(diǎn)，本發(fā)明也提供了一種半導(dǎo)體結(jié)構(gòu)制造方法，包含:提供一第一導(dǎo)電型基板，其具有一上表面；形成一受保護(hù)元件于該第一導(dǎo)電型基板中；形成至少一第一環(huán)狀埋槽于該基板上表面下方，由上視圖視之，該第一環(huán)狀埋槽圍繞該受保護(hù)元件，且該第一環(huán)狀埋槽自該上表面向下，具有第一深度；以及形成至少一環(huán)狀摻雜區(qū)于該上表面下方，由上視圖視之，該摻雜區(qū)圍繞該第一環(huán)狀埋槽，且該環(huán)狀摻雜區(qū)的導(dǎo)電型為第二導(dǎo)電型，且該環(huán)狀摻雜區(qū)自該上表面向下，具有第二深度；其中，該第二深度不小于該第一深度。在一種較佳的實(shí)施例中，該受保護(hù)元件宜包含一高壓元件。
在上述實(shí)施例中，該半導(dǎo)體結(jié)構(gòu)宜更包含一第二導(dǎo)電型基板，位于該第一導(dǎo)電型基板下方，其中該高壓元件為一絕緣柵雙極性晶體管(insulate gate bipolartransistor, IGBT)，該第二導(dǎo)電型基板用以作為該IGBT的集極。在另一種較佳的實(shí)施例中，該環(huán)狀摻雜區(qū)宜包括:至少一第二環(huán)狀埋槽，形成于該上表面下方，由上視圖視之，該第二環(huán)狀埋槽圍繞該第一環(huán)狀埋槽；以及至少一包覆摻雜區(qū)，對應(yīng)于該第二環(huán)狀埋槽，形成于該第二環(huán)狀埋槽外圍該第一導(dǎo)電型基板中，于該上表面下方，包覆該第二環(huán)狀埋槽。在上述實(shí)施例中，該第二環(huán)狀埋槽與該第一環(huán)狀埋槽宜利用相同制程步驟形成，且該包覆摻雜區(qū)由離子植入技術(shù)以不同角度植入加速離子形成。下面通過具體實(shí)施例詳加說明，當(dāng)更容易了解本發(fā)明的目的、技術(shù)內(nèi)容、特點(diǎn)及其所達(dá)成的功效。


圖1A-1F顯示本發(fā)明的第一個(gè)實(shí)施例；圖2A-2C顯示本發(fā)明的第二個(gè)實(shí)施例；圖3、4、以及5，顯示三種不同深度dl與深度d2比例的半導(dǎo)體結(jié)構(gòu)(防護(hù)環(huán)結(jié)構(gòu))在逆向偏壓下的等電位線模擬圖；圖6顯示本發(fā)明半導(dǎo)體結(jié)構(gòu)中受保護(hù)元件更具體的實(shí)施例。圖中符號說明10，11 基板13，23 埋槽15，25，352 摻雜區(qū)17受保護(hù)元件19IGBT191 本體193 射極195 柵極197 集極111上表面131 溝槽132氧化層351 光阻dl，d2 深度
具體實(shí)施例方式本發(fā)明中的圖式均屬示意，主要意在表示制程步驟以及各層之間的上下次序關(guān)系，至于形狀、厚度與寬度則并未依照比例繪制。請參閱圖1A-1F,顯示本發(fā)明的第一個(gè)實(shí)施例。其中，圖1A-1E顯示本實(shí)施例的制造流程剖視示意圖；圖1F顯示本實(shí)施例半導(dǎo)體結(jié)構(gòu)的上視圖。如圖1A所示，首先提供基板11，其例如但不限于為在P型硅基板(未示出)上，所形成的N型磊晶層。接著，在基板11上表面111下方，形成至少一環(huán)狀溝槽131，如圖1B剖視圖所示。環(huán)狀溝槽131例如但不限于利用在同一基板中，形成淺溝槽絕緣(shallow trench isolation, STI)結(jié)構(gòu)中的部分相同制程步驟所形成。接著于基板11上表面111，形成氧化層132，如圖1C所示，如此，將會在環(huán)狀溝槽131內(nèi)部側(cè)壁與底部，形成絕緣層。其中，由基板11上表面111起算，環(huán)狀溝槽131的深度，為如圖所示的深度dl。接下來在由氧化層132所覆蓋的環(huán)狀溝槽131內(nèi)部，例如但不限于填入P型或N型的多晶硅材料，而形成如圖1D所示的環(huán)狀埋槽13。接著，例如由微影技術(shù)形成光阻為屏蔽，以定義待植入雜質(zhì)的區(qū)域(未示出)，并以離子植入技術(shù)，將P型雜質(zhì)，以加速離子的形式，植入定義的區(qū)域內(nèi)，形成至少一環(huán)狀摻雜區(qū)15，環(huán)狀摻雜區(qū)15位于基板11上表面111下方，如剖視1E所示。其中，由基板11上表面111起算，環(huán)狀摻雜區(qū)15的深度，為如圖所示的深度d2。須注意的是，深度d2不小于前述深度dl。圖1F顯示本實(shí)施例半導(dǎo)體結(jié)構(gòu)的上視圖。其中，多個(gè)環(huán)狀埋槽13圍繞受保護(hù)元件17，且多個(gè)環(huán)狀摻雜區(qū)15圍繞環(huán)狀埋槽13。其中，受保護(hù)元件17例如但不限于為高壓元件，且此高壓元件例如但不限于為絕緣柵雙極性晶體管(insulate gate bipolartransistor，IGBT)。需說明的是，圖1A-1E所示的剖視圖，例如為圖1F中，剖線AA’所切出的剖視圖。深度d2不小于深度dl為本發(fā)明重點(diǎn)，由剖視1E視之，較佳的實(shí)施方式為深度d2大于深度dl。此種安排方式的優(yōu)點(diǎn)為在元件規(guī)格上，可提高被保護(hù)元件17的崩潰防護(hù)電壓。圖2A-2C顯示本發(fā)明的第二個(gè)實(shí)施例。如圖2A所示，首先提供基板11，其例如但不限于為在P型硅基板(未示出)上，所形成的N型磊晶層。接著，在基板11上表面下方，形成至少一環(huán)狀溝槽131，環(huán)狀溝槽131例如但不限于利用在同一基板中，形成STI結(jié)構(gòu)中的部分相同制程步驟所形成。接著于基板11上表面，形成氧化層132，這會在環(huán)狀溝槽131內(nèi)部側(cè)壁與底部，形成絕緣層。其中，由基板11上表面起算，環(huán)狀溝槽131的深度，為如圖所示的深度dl。接著，由微影技術(shù)形成光阻351為屏蔽，以定義待植入雜質(zhì)的區(qū)域，并以離子植入技術(shù)，將P型雜質(zhì)，以加速離子的形式，植入定義的區(qū)域內(nèi)，形成至少一包覆摻雜區(qū)352，包覆摻雜區(qū)352位于基板11上表面下方，如剖視2B所示。其中，包覆摻雜區(qū)352的深度，由基板11上表面起算，為如圖2B所示的深度d2。須注意的是，深度d2不小于前述深度dl。接下來移除光阻351之后，在由氧化層132所覆蓋的環(huán)狀溝槽131內(nèi)部，例如但不限于填入P型或N型的多晶硅材料，而形成如圖2C所示的環(huán)狀埋槽13與環(huán)狀埋槽35。與第一個(gè)實(shí)施例不同的是，本實(shí)施例的包覆摻雜區(qū)352與第一個(gè)實(shí)施例的摻雜區(qū)15不同，一是本實(shí)施例的包覆摻雜區(qū)352在所定義區(qū)域內(nèi)的環(huán)狀溝槽131外圍，摻雜P型雜質(zhì)包覆選取的環(huán)狀溝槽131，這種作法的優(yōu)點(diǎn)在于，降低離子植入技術(shù)中，加速離子要貫穿較深基板深度的困難；而另一不同之處在，本實(shí)施例在以離子植入技術(shù)形成包覆摻雜區(qū)352時(shí)，需要以不同角度植入加速P型雜質(zhì)離子，如圖中虛線箭頭所示意，以達(dá)到所需要的雜質(zhì)分布。第一個(gè)實(shí)施例與第二個(gè)實(shí)施例，相較于現(xiàn)有技術(shù)，其等電壓輪廓線密度較小，代表在相同操作情形下，也就是元件導(dǎo)通或不導(dǎo)通時(shí)，本發(fā)明實(shí)施例的電場較小，因此可以承受更高的電壓，換言之，崩潰防護(hù)電壓較大。請參閱圖3、4、以及5，顯示三種不同深度dl與深度d2比例的半導(dǎo)體結(jié)構(gòu)(防護(hù)環(huán)結(jié)構(gòu))在逆向偏壓下的等電位線模擬圖。根據(jù)圖3、4、以及5所示，明顯看出當(dāng)深度dl大于(如圖3所示的現(xiàn)有技術(shù))、等于(如圖4所示的本發(fā)明實(shí)施例)、與小于(如圖5所示的本發(fā)明實(shí)施例)深度d2時(shí)，半導(dǎo)體結(jié)構(gòu)(防護(hù)環(huán)結(jié)構(gòu))在逆向偏壓下的等電位線模擬圖。根據(jù)模擬的結(jié)果，圖3、圖4、與圖5所顯示的半導(dǎo)體結(jié)構(gòu)所能承受的逆向偏壓，分別為408V、496V、與507V。由此觀之，利用本發(fā)明可以明顯增加元件的崩潰防護(hù)電壓。換言之，請同時(shí)參閱圖3、4、以及5，可以看出本發(fā)明的實(shí)施例，相較于現(xiàn)有技術(shù)，其等電壓輪廓線密度較小，代表在相同操作情形下，P型基板10電連接至負(fù)電壓，而N型基板11電連接至正電壓，以形成逆向偏壓時(shí)，本發(fā)明實(shí)施例的電場較小，因此可以承受更高的電壓，崩潰防護(hù)電壓較大。圖6顯示本發(fā)明半導(dǎo)體結(jié)構(gòu)中，受保護(hù)元件更具體的實(shí)施例，如圖所示，受保護(hù)元件例如但不限于包含一種高壓元件，N信道IGBT 19，包含P型本體191、射極193、柵極195、與集極197。其中，N型基板10電連接IGBT 19的集極197，于IGBT 19逆向偏壓操作時(shí)，也就是集極197電連接至負(fù)電壓，P型基板11電連接至正電壓時(shí)，利用本發(fā)明的半導(dǎo)體結(jié)構(gòu)，可以提高崩潰防護(hù)電壓。以上已針對較佳實(shí)施例來說明本發(fā)明，只是以上所述，僅為使本領(lǐng)域技術(shù)人員易于了解本發(fā)明的內(nèi)容，并非用來限定本發(fā)明的權(quán)利范圍。在本發(fā)明的相同精神下，本領(lǐng)域技術(shù)人員可以思及各種等效變化。例如，在不影響元件主要的特性下，可加入其它制程步驟或結(jié)構(gòu)，如深井區(qū)等；又如，微影技術(shù)并不限于光罩技術(shù)，亦可包含電子束微影技術(shù)；再如，第二實(shí)施例所示的環(huán)狀埋槽13與環(huán)狀埋槽35中的環(huán)狀溝槽131利用相同制程形成，為其中一種實(shí)施例，亦可以利用不同制程形成，只要可形成深度d2不小于深度dl的結(jié)果即可；又再如，與第一個(gè)實(shí)施例的說明相似，其它實(shí)施例，亦可以應(yīng)用于其它N型包覆摻雜區(qū)352或15，當(dāng)應(yīng)用于N型包覆摻雜區(qū)352或15時(shí)，只要將相關(guān)的P型與N型雜質(zhì)互換即可。本發(fā)明的保護(hù)范圍應(yīng)涵蓋上述及其它所有等效變化。
權(quán)利要求
1.一種半導(dǎo)體結(jié)構(gòu)，形成于一第一導(dǎo)電型基板中，該第一導(dǎo)電型基板具有一上表面，其特征在于，該半導(dǎo)體結(jié)構(gòu)包含: 受保護(hù)兀件，形成于該第一導(dǎo)電型基板中； 至少一第一環(huán)狀埋槽，形成于該上表面下方，由上視圖視之，該第一環(huán)狀埋槽圍繞該受保護(hù)元件，且該第一環(huán)狀埋槽自該上表面向下，具有第一深度；以及 至少一環(huán)狀摻雜區(qū)，形成于該上表面下方，由上視圖視之，該環(huán)狀摻雜區(qū)圍繞該第一環(huán)狀埋槽，且該環(huán)狀摻雜區(qū)的導(dǎo)電型為第二導(dǎo)電型，且該環(huán)狀摻雜區(qū)自該上表面向下，具有第二深度； 其中，該第二深度不小于該第一深度。
2.如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中，該受保護(hù)元件包含一高壓元件。
3.如權(quán)利要求2所述的半導(dǎo)體結(jié)構(gòu)，其中，還包含一第二導(dǎo)電型基板，位于該第一導(dǎo)電型基板下方，其中該高壓元件為一絕緣柵雙極性晶體管，該第二導(dǎo)電型基板電連接該絕緣柵雙極性晶體管的集極。
4.如權(quán)利 要求1所述的半導(dǎo)體結(jié)構(gòu)，其中，該環(huán)狀摻雜區(qū)包括: 至少一第二環(huán)狀埋槽，形成于該上表面下方，由上視圖視之，該第二環(huán)狀埋槽圍繞該第一環(huán)狀埋槽；以及 至少一包覆摻雜區(qū)，對應(yīng)于該第二環(huán)狀埋槽，形成于該第二環(huán)狀埋槽外圍該第一導(dǎo)電型基板中，于該上表面下方，包覆該第二環(huán)狀埋槽。
5.如權(quán)利要求4所述的半導(dǎo)體結(jié)構(gòu)，其中，該第二環(huán)狀埋槽與該第一環(huán)狀埋槽利用相同制程步驟形成，且該包覆摻雜區(qū)由離子植入技術(shù)以不同角度植入加速離子形成。
6.一種半導(dǎo)體結(jié)構(gòu)制造方法，其特征在于，包含: 提供一第一導(dǎo)電型基板，其具有一上表面； 形成一受保護(hù)兀件于該第一導(dǎo)電型基板中； 形成至少一第一環(huán)狀埋槽于該基板上表面下方，由上視圖視之，該第一環(huán)狀埋槽圍繞該受保護(hù)元件，且該第一環(huán)狀埋槽自該上表面向下，具有第一深度；以及 形成至少一環(huán)狀摻雜區(qū)于該上表面下方，由上視圖視之，該摻雜區(qū)圍繞該第一環(huán)狀埋槽，且該環(huán)狀摻雜區(qū)的導(dǎo)電型為第二導(dǎo)電型，且該環(huán)狀摻雜區(qū)自該上表面向下，具有第二深度； 其中，該第二深度不小于該第一深度。
7.如權(quán)利要求6所述的半導(dǎo)體結(jié)構(gòu)制造方法，其中，該受保護(hù)元件包含一高壓元件。
8.如權(quán)利要求7所述的半導(dǎo)體結(jié)構(gòu)制造方法，其中，還包含形成一第二導(dǎo)電型基板于該第一導(dǎo)電型基板下方，其中該高壓元件為一絕緣柵雙極性晶體管，該第二導(dǎo)電型基板電連接該絕緣柵雙極性晶體的集極。
9.如權(quán)利要求6所述的半導(dǎo)體結(jié)構(gòu)制造方法，其中，該形成至少一環(huán)狀摻雜區(qū)的步驟包括: 形成至少一第二環(huán)狀埋槽于該上表面下方，由上視圖視之，該第二環(huán)狀埋槽圍繞該第一環(huán)狀埋槽；以及 形成至少一包覆摻雜區(qū)，對應(yīng)于該第二環(huán)狀埋槽于該第二環(huán)狀埋槽外圍該第一導(dǎo)電型基板中，于該上表面下方，包覆該第二環(huán)狀埋槽。
10.如權(quán)利要求9所述的半導(dǎo)體結(jié)構(gòu)制造方法，其中，該第二環(huán)狀埋槽與該第一環(huán)狀埋槽利用相同制程步驟形成，且該包覆摻雜區(qū)由離子植入技術(shù)以不同角度植入加速離子形成 。
全文摘要
本發(fā)明提出一種半導(dǎo)體結(jié)構(gòu)及其制造方法，半導(dǎo)體結(jié)構(gòu)形成于第一導(dǎo)電型基板中，其具有基板上表面。半導(dǎo)體結(jié)構(gòu)包含受保護(hù)元件，形成于基板中；至少一環(huán)狀埋槽，形成于基板上表面下方，由上視圖視之，埋槽圍繞受保護(hù)元件，且埋槽具有第一深度；以及至少一環(huán)狀摻雜區(qū)，形成于基板上表面下方，由上視圖視之，摻雜區(qū)圍繞埋槽，且摻雜區(qū)具有第二導(dǎo)電型及第二深度；其中，第二深度不小于第一深度。
文檔編號H01L21/331GK103199101SQ20121000403
公開日2013年7月10日 申請日期2012年1月6日 優(yōu)先權(quán)日2012年1月6日
發(fā)明者黃宗義, 邱建維, 黃建豪 申請人:立锜科技股份有限公司