專利名稱：一種基于多級(jí)電流鏡的esd偵測(cè)箝位電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于集成電路靜電防護(hù)技術(shù)領(lǐng)域，具體涉及一種基于多級(jí)電流鏡的ESD偵測(cè)箝位電路。
背景技術(shù)：
自然界的靜電放電(ESD)現(xiàn)象對(duì)集成電路的可靠性構(gòu)成了嚴(yán)重的威脅。在工業(yè)界，集成電路產(chǎn)品的失效30%都是由于遭受靜電放電現(xiàn)象所引起的，而且越來(lái)越小的工藝尺寸，更薄的柵氧厚度都使得集成電路受到靜電放電破壞的幾率大大增加。因此，改善集成電路靜電放電防護(hù)的可靠性對(duì)提高產(chǎn)品的成品率具有不可忽視的作用。靜電放電現(xiàn)象的模式通常分為四種HBM(人體放電模式)，匪(機(jī)器放電模式)， CDM(組件充電放電模式)以及電場(chǎng)感應(yīng)模式(FIM)。而最常見也是工業(yè)界產(chǎn)品必須通過的兩種靜電放電模式是HBM和MM。當(dāng)發(fā)生靜電放電時(shí)，電荷通常從芯片的一只引腳流入而從另一只引腳流出，此時(shí)靜電電荷產(chǎn)生的電流通常高達(dá)幾個(gè)安培，在電荷輸入引腳產(chǎn)生的電壓高達(dá)幾伏甚至幾十伏。如果較大的ESD電流流入內(nèi)部芯片則會(huì)造成內(nèi)部芯片的損壞，同時(shí)，在輸入引腳產(chǎn)生的高壓也會(huì)造成內(nèi)部器件發(fā)生柵氧擊穿現(xiàn)象，從而導(dǎo)致電路失效。因此，為了防止內(nèi)部芯片遭受ESD損傷，對(duì)芯片的每個(gè)引腳都要進(jìn)行有效的ESD防護(hù)，對(duì)ESD 電流進(jìn)行泄放。通常來(lái)說，和ESD脈沖可施加I/O焊墊與電源軌條類似，ESD放電也可發(fā)生在各個(gè)電源軌條之間。一般對(duì)于頂部軌條至底部軌條的應(yīng)力而言，ESD電流通常經(jīng)一電源軌箝位器件(Power Clamp)從所述頂部軌條流至所述底部軌條。而對(duì)于底部軌條至頂部軌條的應(yīng)力而言，ESD電流則從所述底部軌條流至所述頂部軌條。一般而言，所述頂部軌條電極極性高于底部軌條。ESD放電通常為持續(xù)時(shí)間小于一微妙的短暫瞬態(tài)事件，而且通常ESD應(yīng)力脈沖的上升時(shí)間小于十幾納秒。當(dāng)在芯片的I/O焊墊上施加ESD脈沖時(shí)，ESD脈沖會(huì)因?yàn)榇嬖贓SD 保護(hù)器件而在電源軌條上產(chǎn)生類似快速上升的電位，故需要ESD偵測(cè)箝位電路能夠檢測(cè)到這些快速的能量并觸發(fā)導(dǎo)通，以分流所產(chǎn)生的ESD電流。通常情況下，偵測(cè)箝位電路中的箝位器件不對(duì)存在于電源軌條上的上升時(shí)間(大于1個(gè)毫秒)比ESD事件慢得多的正常上電事件作出響應(yīng)。倘若在正常上電期間，偵測(cè)箝位電路觸發(fā)其內(nèi)部的箝位器件導(dǎo)通，將會(huì)發(fā)生不可想象的毀滅性后果。一般來(lái)說，為了減少寄生總線電阻的影響，使ESD偵測(cè)箝位電路分布于I/O單元中。通過上述方式，能及時(shí)開啟并使得數(shù)個(gè)箝位器件參與到泄放ESD事件中去。較佳采用 N型場(chǎng)效應(yīng)管，襯底觸發(fā)可控硅(SCR)等作ESD的箝位器件。傳統(tǒng)的ESD偵測(cè)箝位電路如圖1所示，其由一 RC延時(shí)電路，一電源軌箝位器件和 2η-1 (η為正整數(shù))個(gè)級(jí)聯(lián)的反相器組成的，RC延時(shí)電路、反相器以及電源軌箝位器件均連接于兩條電源軌條間，RC延時(shí)電路的RC節(jié)點(diǎn)與第一級(jí)反相器相連，電源軌箝位器件與第 2η-1級(jí)反相器相連以接收ESD檢測(cè)信號(hào)。由于要鑒別在電源軌條上發(fā)生的是正常上電事件(上升時(shí)間大于1個(gè)毫秒)還是ESD應(yīng)力事件(上升時(shí)間小于十幾納秒)，所以常規(guī)選擇RC 時(shí)間常數(shù)為(0. 1 1. 0)微秒，所謂的RC時(shí)間常數(shù)即是電阻阻值乘以電容容值；比如，選擇阻值為40千歐姆的電阻，5皮法的電容，則RC時(shí)間常數(shù)為0. 2微秒。但在實(shí)際版圖實(shí)現(xiàn)中，ESD偵測(cè)箝位電路中的電阻電容版圖占了很大的面積。由于在芯片設(shè)計(jì)中，芯片面積是芯片成本的重要組成部分，所以，如何在保證偵測(cè)箝位電路正常偵測(cè)ESD的功能前提下，盡量減少電路的實(shí)際版圖面積成為了一個(gè)很重要的問題。

發(fā)明內(nèi)容
本發(fā)明提供了一種基于多級(jí)電流鏡的ESD偵測(cè)箝位電路，在保證正常ESD偵測(cè)的功能的前提下，能夠大大減少了 RC版圖的芯片占用面積，進(jìn)而降低相應(yīng)的芯片成本。一種基于多級(jí)電流鏡的ESD偵測(cè)箝位電路，包括RC延時(shí)電路；所述的RC延時(shí)電路包括一電阻和一電容；其中，電阻的一端接正電源，另一端與電容的一端相連；所述的電容的一端連接有第二電流鏡和第三電流鏡，另一端連接有第一電流鏡， 第二電流鏡分別與第一電流鏡和第三電流鏡相連。所述的第一電流鏡包括兩個(gè)NMOS管；其中第一 NMOS管的漏極與柵極和所述的電容的另一端相連，阱電極和源極接地；第二 NMOS管的漏極與所述的第二電流鏡相連，柵極與第一 NMOS管的柵極相連，阱電極和源極接地；所述的第二電流鏡包括兩個(gè)PMOS管；其中第一 PMOS管的漏極與柵極和所述的第一電流鏡相連，阱電極接正電源，源極與所述的電容的一端相連；第二 PMOS管的漏極與所述的第三電流鏡相連，柵極與第一 PMOS管的柵極相連，阱電極接正電源，源極與第一 PMOS管的源極相連；所述的第三電流鏡包括兩個(gè)NMOS管；其中第三NMOS管的漏極與柵極和所述的第二電流鏡相連，阱電極和源極接地；第四NMOS管的漏極與所述的電容的一端相連，柵極與第三NMOS管的柵極相連，阱電極和源極接地。優(yōu)選地，所述的第二 NMOS管、第二 PMOS管和第四NMOS管的寬長(zhǎng)比分別為第一 NMOS管、第一 PMOS管和第三NMOS管的寬長(zhǎng)比的10倍；能夠使RC延時(shí)電路的RC值降至理想的大小，大大減小RC版圖的芯片占用面積。本發(fā)明通過多級(jí)電流鏡原理將RC延時(shí)電路中RC節(jié)點(diǎn)處的位移電流放大，使得RC 的阻值和容值大大降低，大大減少了 RC版圖的芯片占用面積，進(jìn)而降低了相應(yīng)的芯片成本。


圖1為現(xiàn)有ESD偵測(cè)箝位電路的結(jié)構(gòu)示意圖。圖2為本發(fā)明ESD偵測(cè)箝位電路的結(jié)構(gòu)示意圖。圖3為反相器的結(jié)構(gòu)示意圖。圖4為本發(fā)明ESD偵測(cè)箝位電路的原理示意圖。
具體實(shí)施方式
為了更為具體地描述本發(fā)明，下面結(jié)合附圖及具體實(shí)施方式
對(duì)本發(fā)明的技術(shù)方案及其相關(guān)原理進(jìn)行詳細(xì)說明。如圖2所示，一種基于多級(jí)電流鏡的ESD偵測(cè)箝位電路，包括一 RC延時(shí)電路、一電源軌箝位器件(Power Clamp)、三個(gè)反相器和三個(gè)電流鏡；其中RC延時(shí)電路包括一電阻和一電容；其中電阻R的一端接正電源VDD，另一端與電容 C的一端以及第一反相器INV1的輸入端相連；第一反相器INV1W輸出端與第二反相器INV2的輸入端相連，電源端接正電源VDD， 地端接地VSS ；第二反相器INV2的輸出端與第三反相器INV3的輸入端相連，電源端接正電源VDD， 地端接地VSS ；第三反相器INV3的輸出端與電源軌箝位器件的控制端相連，電源端接正電源VDD， 地端接地VSS ；電容C的一端與第二電流鏡和第三電流鏡相連，另一端與第一電流鏡相連，第二電流鏡與第一電流鏡和第三電流鏡相連；第一電流鏡包括兩個(gè)NMOS管N1 隊(duì)，第二電流鏡包括兩個(gè)PMOS管P1 P2,第三電流鏡包括兩個(gè)NMOS管N3 N4 ；其中第一 NMOS管N1的漏極與柵極和電容C的另一端相連，阱電極和源極接地VSS ；第二 NMOS管隊(duì)的漏極與第一 PMOS管Pl的漏極和柵極相連，柵極與第一 NMOS管N1的柵極相連，阱電極和源極接地VSS;第一 ？| )5管？1的阱電極接正電源VDD，源極與電容C的一端相連；第二 ？1 5管己的漏極與第三NMOS管N3的漏極和柵極相連，柵極與第一 PMOS管P1的柵極相連，阱電極接正電源VDD，源極與第一 PMOS管P1的源極相連；第三NMOS管N3的阱電極和源極接地VSS ；第四NMOS管N4的漏極與電容C的一端相連，柵極與第三NMOS管N3的柵極相連，阱電極和源極接地VSS。本實(shí)施例中，反相器由一 NMOS管和一 PMOS管構(gòu)成，如圖3所示，其中P管和N管共柵后構(gòu)成反相器的輸入端，P管源極和阱電極接正電源VDD，N管的源極和阱電極接地VSS， P管的漏極和N管的漏極相連后構(gòu)成反相器的輸出端。本實(shí)施例中，電源軌箝位器件為一 NMOS管，其柵極與第三反相器INV3的輸出端相連，漏極接正電源VDD，源極接地VSS。本實(shí)施例中，第二 NMOS管、第二 PMOS管和第四NMOS管的寬長(zhǎng)比分別為第一 NMOS 管、第一 PMOS管和第三NMOS管的寬長(zhǎng)比的10倍。一般而言，在系統(tǒng)正常上電以及正常運(yùn)行期間，使電源軌箝位器件保持在關(guān)斷狀態(tài)至關(guān)重要。而在現(xiàn)在技術(shù)的應(yīng)用中，一般電源將以特定的斜率上升，上升時(shí)間為幾到幾十個(gè)毫秒的范圍內(nèi)；而ESD事件期間的脈沖上升時(shí)間為小于十幾納秒。故一般取RC時(shí)間常數(shù)為幾微妙。若系統(tǒng)初始未上電，并且所有內(nèi)部節(jié)點(diǎn)電壓均為零伏，當(dāng)正常上電事件發(fā)生，RC 延時(shí)電路的RC節(jié)點(diǎn)會(huì)隨著電源軌VDD電壓上升而上升，斜率與上電斜率基本一致，這是由于電源軌條的dV/dT較低，故該點(diǎn)位移電流微乎其微。如圖4所示，多級(jí)電流鏡因?yàn)閰⒖茧娏髟礊殡娙軨上的位移電流，所以不進(jìn)行電路放大工作；而且，因?yàn)镽C節(jié)點(diǎn)電位跟電源軌VDD電壓壓差幾乎為零，所以第一反相器INV1的輸入端與電源軌VDD電壓壓差也幾乎為零，故第一反相器INV1的PMOS管關(guān)斷，而當(dāng)?shù)谝环聪嗥鱅NV1的輸入端與電源軌VSS電壓壓差大于第一反相器INV1中NMOS管的開啟電壓時(shí)， 該NMOS管開啟導(dǎo)通，并且使第一反相器INV1的輸入端的電位保持為電源軌VSS低電位；而第二反相器INV2的輸出端電平為第一反相器INV1輸出端的反向，如第一反相器INV1輸出高電平，則第二反相器INV2輸出低電平。當(dāng)ESD事件到來(lái)時(shí)，由于電源軌條的dV/dT較高，會(huì)在電容C產(chǎn)生位移電流I1，而在很短的時(shí)間內(nèi)，由于電壓建立迅速，多級(jí)電流鏡的MOS管就能建立起正常的工作狀態(tài)。若第一 NMOS管N1寬長(zhǎng)比為WmnlO/LmnlO，第二匪OS管隊(duì)寬長(zhǎng)比為Wmnll/Lmnll， 第一 PMOS管P1寬長(zhǎng)比為Wmp20/Lmp20，第二 PMOS管P2寬長(zhǎng)比為Wmp21/Lmp21，第三NMOS 管N3寬長(zhǎng)比為Wmn30/Lmn30，第四匪OS管N4寬長(zhǎng)比為Wmn31/Lmn31。則根據(jù)電流鏡原理，I2= (ffmn 11 /Lmn 11)/ (ffmn 10/Lmn 10)11 ；類似的，I3 = (Wmp21/ Lmp21)/(Wmp20/Lmp20)I2，同樣的，I4= (Wmn31/Lmn31) / (Wmn30/Lmn30) I30 本實(shí)施方式中(Wmnll/Lmnll)/(Wmn10/Lmn10) = (Wmp21/Lmp21)/(Wmp20/Lmp20) = (Wmn31/Lmn31)/ (Wmn30/Lmn30) = 10，貝丨J I4 = IOOOI1,13 = IOOIijI2 = IOI1,15 = 12+13?？梢钥闯觯ㄟ^多級(jí)電流鏡的放大電流，使得原先RC節(jié)點(diǎn)處的位移電流(I = I4+I5= IlllI1)被放大至1111 倍?，F(xiàn)有技術(shù)的ESD偵測(cè)箝位電路為了保證RC時(shí)間常數(shù)為0. 2微秒，則需要使電阻R 阻值為40ΚΩ，電容C容值為5pF。而本實(shí)施方式因?yàn)榇嬖诙嗉?jí)電流鏡的電流倍增，假設(shè)電流倍增大約1000倍，則可以將電阻R阻值設(shè)為4ΚΩ，電容C容值為0. 05pF，但時(shí)間常數(shù)仍然為0.2微秒。故本實(shí)施方式在保持原先功能的情況下，使得電容電阻值大大降低，直接的優(yōu)點(diǎn)就是版圖面積大大減少。
權(quán)利要求
1.一種基于多級(jí)電流鏡的ESD偵測(cè)箝位電路，包括RC延時(shí)電路；所述的RC延時(shí)電路包括一電阻和一電容；其中，電阻的一端接正電源，另一端與電容的一端相連；其特征在于所述的電容的一端連接有第二電流鏡和第三電流鏡，另一端連接有第一電流鏡，第二電流鏡分別與第一電流鏡和第三電流鏡相連。
2.根據(jù)權(quán)利要求1所述的基于多級(jí)電流鏡的ESD偵測(cè)箝位電路，其特征在于所述的第一電流鏡包括兩個(gè)NMOS管；其中第一 NMOS管的漏極與柵極和所述的電容的另一端相連，阱電極和源極接地；第二 NMOS管的漏極與所述的第二電流鏡相連，柵極與第一 NMOS管的柵極相連，阱電極和源極接地；所述的第二電流鏡包括兩個(gè)PMOS管；其中第一 PMOS管的漏極與柵極和所述的第一電流鏡相連，阱電極接正電源，源極與所述的電容的一端相連；第二 PMOS管的漏極與所述的第三電流鏡相連，柵極與第一 PMOS管的柵極相連，阱電極接正電源，源極與第一 PMOS管的源極相連；所述的第三電流鏡包括兩個(gè)NMOS管；其中第三NMOS管的漏極與柵極和所述的第二電流鏡相連，阱電極和源極接地；第四NMOS管的漏極與所述的電容的一端相連，柵極與第三NMOS管的柵極相連，阱電極和源極接地。
3.根據(jù)權(quán)利要求2所述的基于多級(jí)電流鏡的ESD偵測(cè)箝位電路，其特征在于所述的第二 NMOS管、第二 PMOS管和第四NMOS管的寬長(zhǎng)比分別為第一 NMOS管、第一 PMOS管和第三NMOS管的寬長(zhǎng)比的10倍。
全文摘要
本發(fā)明公開了一種基于多級(jí)電流鏡的ESD偵測(cè)箝位電路，包括RC延時(shí)電路；RC延時(shí)電路中的電容的一端連接有第二電流鏡和第三電流鏡，另一端連接有第一電流鏡，第二電流鏡分別與第一電流鏡和第三電流鏡相連。本發(fā)明通過多級(jí)電流鏡原理將RC延時(shí)電路中RC節(jié)點(diǎn)處的位移電流放大，使得RC的阻值和容值大大降低，大大減少了RC版圖的芯片占用面積，進(jìn)而降低了相應(yīng)的芯片成本。
文檔編號(hào)H01L23/62GK102543963SQ20121002837
公開日2012年7月4日 申請(qǐng)日期2012年2月9日 優(yōu)先權(quán)日2012年2月9日
發(fā)明者吳健, 曾杰, 苗萌, 董樹榮, 鄭劍鋒, 隋文泉, 韓雁, 馬飛 申請(qǐng)人:浙江大學(xué)