專利名稱：具有較少等離子體損害的集成電路制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及ー種集成電路的エ藝，尤其涉及ー種具有較少等離子體損害的集成電路的エ藝。
背景技術(shù)：
為制造集成電路，單晶硅晶片經(jīng)過多個(gè)物理和化學(xué)處理，以定義集成電路的結(jié)構(gòu)。特別是，為定義次微米技術(shù)的電子元件，等離子體蝕刻技術(shù)廣泛的被使用，以蝕刻導(dǎo)電材料或介電材料的薄膜。圖1A-圖1C掲示已知的等離子體蝕刻技術(shù)，請(qǐng)參照?qǐng)D1A，部分的晶片100包括半導(dǎo)體材料的基底102和位于基底102頂部的結(jié)構(gòu)層104。結(jié)構(gòu)層104可例如是介電材料層、多晶硅層或金屬層，上述結(jié)構(gòu)層104將以等離子體蝕刻進(jìn)行圖案化。請(qǐng)參照?qǐng)D1B，一掩模層106形成在結(jié)構(gòu)層104上，以保護(hù)不要移除的部分。掩模層106包括例如光致抗蝕劑等已知的材料。請(qǐng)參照?qǐng)D1C，在進(jìn)行等離子體蝕刻后，得到一定義層108。請(qǐng)參照?qǐng)D2，在進(jìn)行等離子體蝕刻的過程中，等量的正離子和電子被導(dǎo)引朝向晶片100，然而，會(huì)有兩個(gè)機(jī)制對(duì)晶片100的特定區(qū)域造成等離子體202損害等離子體202均勻性不佳和高電場(chǎng)，造成較正電荷多的負(fù)電荷到達(dá)晶片100的特定區(qū)域，在其它區(qū)域則有相反的特征。腔室204中等離子體202的高電場(chǎng)會(huì)導(dǎo)致要進(jìn)行蝕刻的結(jié)構(gòu)層104上的正電荷206召回結(jié)構(gòu)層104下基底102(被基座208支撐)的電子，因此使元件的結(jié)構(gòu)層104被電流和電場(chǎng)通過。當(dāng)電子元件的薄氧化層被電流穿過，會(huì)對(duì)其造成損害，改變其特性，且會(huì)對(duì)元件的功能造成問題，或會(huì)對(duì)元件的可靠度造成影響。特別是，當(dāng)半導(dǎo)體尺寸變的更小，且柵極氧化物變的更薄，等離子體202損害會(huì)變的更嚴(yán)重
發(fā)明內(nèi)容
根據(jù)上述，本發(fā)明提供ー種具有較少等離子體損害的集成電路制作方法，包括提供一基底；形成ー結(jié)構(gòu)層于基底上；形成ー導(dǎo)電光致抗蝕劑層于結(jié)構(gòu)層上，其中導(dǎo)電光致抗蝕劑層于一光致抗蝕劑材料中摻雜導(dǎo)電高分子形成；及對(duì)結(jié)構(gòu)層進(jìn)行ー蝕刻エ藝。本發(fā)明提供ー種具有較少等離子體損害的集成電路制作方法，包括提供一基底；形成ー結(jié)構(gòu)層于基底上；及形成一光致抗蝕劑層于結(jié)構(gòu)層上；對(duì)結(jié)構(gòu)層進(jìn)行ー蝕刻エ藝，其中光致抗蝕劑層具導(dǎo)電性，以減少蝕刻エ藝中的等離子體損害。本發(fā)明以導(dǎo)電光致抗蝕劑層作為掩模，蝕刻一結(jié)構(gòu)層的方法具有許多優(yōu)點(diǎn)，例如第一，本發(fā)明導(dǎo)電光致抗蝕劑層可通過于一般的光致抗蝕劑層中摻雜導(dǎo)電高分子形成，其為簡(jiǎn)易的エ藝，且可與標(biāo)準(zhǔn)的集成電路エ藝整合。第二，導(dǎo)電光致抗蝕劑層的結(jié)構(gòu)與傳統(tǒng)光致抗蝕劑層的結(jié)構(gòu)相似，因此其可以等離子體灰化工藝移除。第三，本發(fā)明以導(dǎo)電光致抗蝕劑層作為掩模蝕刻ー結(jié)構(gòu)層的方法可減少蝕刻エ藝的損害。為讓本發(fā)明的特征能更明顯易懂，下文特舉實(shí)施例，并配合附圖，作詳細(xì)說明如下


圖1A-圖1C顯示公知等離子體蝕刻エ藝的剖面圖。圖2顯示一等離子體蝕刻エ藝室的示意圖。圖3A-圖3B顯示本發(fā)明ー實(shí)施例等離子體蝕刻エ藝的剖面圖。圖4顯示一等離子體蝕刻エ藝室的示意圖。圖5顯示本發(fā)明ー實(shí)施例形成導(dǎo)電光致抗蝕劑層的示意圖。
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上述附圖中的附圖標(biāo)記說明如下100 晶片；102 基底；104 結(jié)構(gòu)層；106 掩模層；108 定義層；202 等離子體；204 腔室；206 正電荷；208 基座；301 晶片；302 基底；304 結(jié)構(gòu)層；306 光致抗蝕劑掩模層；310 基座；312 腔室；314 線圈；406 光致抗蝕劑掩模層；408 導(dǎo)電高分子材料。
具體實(shí)施例方式以下詳細(xì)討論實(shí)施本發(fā)明的實(shí)施例?？梢岳斫獾氖牵瑢?shí)施例提供許多可應(yīng)用的發(fā)明概念，其可以較廣的變化實(shí)施。所討論的特定實(shí)施例僅用來掲示使用實(shí)施例的特定方法，而不用來限定掲示的范疇。以下內(nèi)文中的“ー實(shí)施例”是指與本發(fā)明至少ー實(shí)施例相關(guān)的特定圖樣、結(jié)構(gòu)或特征。因此，以下“在一實(shí)施例中”的敘述并不是指同一實(shí)施例。另外，在一或多個(gè)實(shí)施例中的特定圖樣、結(jié)構(gòu)或特征可以適當(dāng)?shù)姆绞浇Y(jié)合。值得注意的是，本說明書的附圖并未按照比例繪示，其僅用來掲示本發(fā)明。圖3A概要性的掲示一晶片301，包括單晶硅的基底302，且基底302上包括要進(jìn)行蝕刻的結(jié)構(gòu)層304。要進(jìn)行蝕刻的結(jié)構(gòu)層304包括氧化硅、氮化硅、硼磷硅玻璃(BPSG)、夕卜延或半導(dǎo)體エ藝中要進(jìn)行蝕刻的其它層。一光致抗蝕劑掩模層306形成在結(jié)構(gòu)層304的頂部。請(qǐng)參照?qǐng)D3B，元件進(jìn)行等離子體蝕刻，以定義結(jié)構(gòu)層304的幾何形狀，且后續(xù)移除光致抗蝕劑掩模層306。請(qǐng)參照?qǐng)D4，在蝕刻エ藝中，晶片301放置在一隔離的腔室312中，以線圈314產(chǎn)生等離子體，其中等離子體包括電子和正離子。光致抗蝕劑掩模層306具導(dǎo)電性，且其允許光致抗蝕劑掩模層306頂部的電子移動(dòng)，且可與到達(dá)結(jié)構(gòu)層304表面的正電荷再結(jié)合，以避免形成會(huì)對(duì)電子元件造成損害的寄生電流，因此其可避免等離子體損害。換句話說，光致抗蝕劑掩模層306可被極化成保護(hù)結(jié)構(gòu)層304及/或其下基底302 (以ー基座310支撐)的遮蔽層，防止結(jié)構(gòu)層及/或其下基底被等離子體的電場(chǎng)損害。在ー實(shí)施例中，導(dǎo)電的光致抗蝕劑掩模層306可以通過添加導(dǎo)電聚合物(conductive polymer)于光致抗蝕劑中形成，其中導(dǎo)電聚合物可以為反式聚こ炔(trans polyacetylene)、聚噻吩(Polythiophene)、聚異硫印化合物(Polyisothianaphthene)、聚苯胺(polyaniline)、聚對(duì)苯撐こ烯(Polyparaphenylene)、聚地苯撐こ烯基 poly-(para-phenylene vinylene)或聚咔唑(polycarbazole)。根據(jù)本發(fā)明圖5掲示的實(shí)施例，首先形成一由非導(dǎo)電材料(例如光致抗蝕劑材料)組成的光致抗蝕劑掩模層406。后續(xù)，在等離子體蝕刻步驟之前，將ー導(dǎo)電高分子材料408 (conductive polymer material)摻雜入光致抗蝕劑掩模層406,用作離子陷講，以減少蝕刻エ藝中的等離子體損害。在ー范例中，摻雜導(dǎo)電高分子材料是與進(jìn)行等離子體蝕刻同一腔室(chamber)進(jìn)行,其壓カ小于一大氣壓(例如為10 IOOOmTorr),氣體流量為10 400sccm。另外，在本發(fā)明另ー實(shí)施例中，摻雜導(dǎo)電高分子材料408可與進(jìn)行等離子體蝕刻于不同腔室進(jìn)行。
上述制作電子元件的エ藝特征已于以上敘述詳細(xì)說明，特別是本發(fā)明可通過允許蝕刻エ藝中分離電荷再結(jié)合，以減少或排除來自等離子體的損害。另外，本發(fā)明對(duì)于要蝕刻的結(jié)構(gòu)層304是用來定義集成電路構(gòu)件間的電連接層特別有利，例如金屬化層，然而，本發(fā)明亦可用于隔離層或半導(dǎo)體材料的區(qū)域，其中上述特征制作于基底302的頂部或?qū)儆诨?02本身。此外，結(jié)構(gòu)層304可以是柵極層或其下的柵
極氧化層。本發(fā)明以導(dǎo)電光致抗蝕劑層作為掩模，蝕刻一結(jié)構(gòu)層的方法具有許多優(yōu)點(diǎn)，例如第一，本發(fā)明導(dǎo)電光致抗蝕劑層可通過于一般的光致抗蝕劑層中摻雜導(dǎo)電高分子形成，其為簡(jiǎn)易的エ藝，且可與標(biāo)準(zhǔn)的集成電路エ藝整合。第二，導(dǎo)電光致抗蝕劑層的結(jié)構(gòu)與傳統(tǒng)光致抗蝕劑層的結(jié)構(gòu)相似，因此其可以等離子體灰化工藝移除。第三，本發(fā)明以導(dǎo)電光致抗蝕劑層作為掩模蝕刻ー結(jié)構(gòu)層的方法可減少蝕刻エ藝的損害。雖然本發(fā)明已以較佳實(shí)施例發(fā)明如上，然其并非用以限定本發(fā)明，任何所屬領(lǐng)域普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動(dòng)與潤(rùn)飾，因此本發(fā)明的保護(hù)范圍當(dāng)視所附的權(quán)利要求所界定的范圍為準(zhǔn)。
權(quán)利要求
1.一種具有較少等離子體損害的集成電路制作方法，其特征在于，包括提供一基底；形成一結(jié)構(gòu)層于該基底上；形成一導(dǎo)電光致抗蝕劑層于該結(jié)構(gòu)層上，該導(dǎo)電光致抗蝕劑層于一光致抗蝕劑材料中摻雜導(dǎo)電高分子形成；及對(duì)該結(jié)構(gòu)層進(jìn)行一蝕刻工藝。
2.根據(jù)權(quán)利要求1所述的具有較少等離子體損害的集成電路制作方法，其特征在于該導(dǎo)電高分子包括反式聚乙炔(trans polyacetylene)、聚噻吩(Polythiophene)、 聚異硫印化合物(Polyisothianaphthene)、聚苯胺(polyaniline)、聚對(duì)苯撐乙烯 (Polyparaphenylene)、聚地苯撐乙烯基 poly- (para-phenylene vinylene)或聚咔唑 (polycarbazole)。
3.根據(jù)權(quán)利要求1所述的具有較少等離子體損害的集成電路制作方法，其特征在于該光致抗蝕劑材料中摻雜導(dǎo)電高分子和該蝕刻工藝在同一工藝室中進(jìn)行。
4.根據(jù)權(quán)利要求1所述的具有較少等離子體損害的集成電路制作方法，其特征在于該光致抗蝕劑材料中摻雜導(dǎo)電高分子和該蝕刻工藝在不同工藝室中進(jìn)行。
5.根據(jù)權(quán)利要求1所述的具有較少等離子體損害的集成電路制作方法，其特征在于該蝕刻工藝的壓力為10 IOOOmTorr。
6.根據(jù)權(quán)利要求1所述的具有較少等離子體損害的集成電路制作方法，其特征在于該蝕刻工藝的氣體流量為10 400sccm。
7.根據(jù)權(quán)利要求1所述的具有較少等離子體損害的集成電路制作方法，特征在于該結(jié)構(gòu)層是金屬化層。
8.根據(jù)權(quán)利要求1所述的具有較少等離子體損害的集成電路制作方法，其特征在于該結(jié)構(gòu)層是隔離層。
9.根據(jù)權(quán)利要求1所述的具有較少等離子體損害的集成電路制作方法，其中該結(jié)構(gòu)層是柵極層。
10.一種具有較少等離子體損害的集成電路制作方法，其特征在于，包括提供一基底；形成一結(jié)構(gòu)層于該基底上；形成一光致抗蝕劑層于該結(jié)構(gòu)層上；及對(duì)該結(jié)構(gòu)層進(jìn)行一蝕刻工藝，該光致抗蝕劑層具導(dǎo)電性，以減少該蝕刻工藝中的等離子體損害。
11.根據(jù)權(quán)利要求10所述的具有較少等離子體損害的集成電路制作方法，其特征在于該具導(dǎo)電性的光致抗蝕劑層于一光致抗蝕劑材料中摻雜導(dǎo)電高分子形成。
12.根據(jù)權(quán)利要求11所述的具有較少等離子體損害的集成電路制作方法，其特征在于該導(dǎo)電高分子包括反式聚乙炔(trans polyacetylene)、聚噻吩(Polythiophene)、 聚異硫印化合物(Polyisothianaphthene)、聚苯胺(polyaniline)、聚對(duì)苯撐乙烯 (Polyparaphenylene)、聚地苯撐乙烯基 poly- (para-phenylene vinylene)或聚咔唑 (polycarbazole)。
13.根據(jù)權(quán)利要求12所述的具有較少等離子體損害的集成電路制作方法，其特征在于該光致抗蝕劑材料中摻雜導(dǎo)電高分子和該蝕刻工藝在不同工藝室中進(jìn)行。
14.根據(jù)權(quán)利要求12所述的具有較少等離子體損害的集成電路制作方法，其特征在于該光致抗蝕劑材料中摻雜導(dǎo)電高分子和該蝕刻工藝在同一工藝室中進(jìn)行。
15.根據(jù)權(quán)利要求10所述的具有較少等離子體損害的集成電路制作方法，其特征在于該蝕刻工藝的壓力為10 IOOOmTorr。
16.根據(jù)權(quán)利要求10所述的具有較少等離子體損害的集成電路制作方法，其特征在于該蝕刻工藝的氣體流量為10 400SCCm。
17.根據(jù)權(quán)利要求10所述的具有較少等離子體損害的集成電路制作方法，其特征在于該結(jié)構(gòu)層是金屬化層。
18.根據(jù)權(quán)利要求10所述的具有較少等離子體損害的集成電路制作方法，其特征在于該該結(jié)構(gòu)層是隔離層。
19.根據(jù)權(quán)利要求10所述的具有較少等離子體損害的集成電路制作方法，其特征在于該結(jié)構(gòu)層是柵極層。
全文摘要
本發(fā)明公開了一種具有較少等離子體損害的集成電路制作方法，包括提供一基底；形成一結(jié)構(gòu)層于基底上；及形成一光致抗蝕劑層于結(jié)構(gòu)層上；對(duì)結(jié)構(gòu)層進(jìn)行一蝕刻工藝，其中光致抗蝕劑層具導(dǎo)電性，以減少蝕刻工藝中的等離子體損害。
文檔編號(hào)H01L21/28GK103021836SQ20121003898
公開日2013年4月3日 申請(qǐng)日期2012年2月17日 優(yōu)先權(quán)日2011年9月22日
發(fā)明者章正欣, 陳逸男, 劉獻(xiàn)文 申請(qǐng)人:南亞科技股份有限公司