專利名稱：與cmos邏輯工藝兼容的非揮發(fā)性記憶體及其制備方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種非揮發(fā)性記憶體及其制備方法，尤其是一種與CMOS邏輯工藝兼容的非揮發(fā)性記憶體及其制備方法，屬于集成電路的技術(shù)領(lǐng)域。
背景技術(shù)：
對(duì)于片上系統(tǒng)(SoC)應(yīng)用，它是把許多功能塊集成到一個(gè)集成電路中。最常用的片上系統(tǒng)包括一個(gè)微處理器或微控制器、靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)模塊、非揮發(fā)性記憶體以及各種特殊功能的邏輯塊。然而，傳統(tǒng)的非揮發(fā)性記憶體中的進(jìn)程，這通常使用疊柵或分裂柵存儲(chǔ)單元，與傳統(tǒng)的邏輯工藝不兼容。
非揮發(fā)性記憶體(NVM)工藝和傳統(tǒng)的邏輯工藝是不一樣的。非揮發(fā)性記憶體 (NVM)工藝和傳統(tǒng)的邏輯工藝合在一起的話，將使工藝變成一個(gè)更為復(fù)雜和昂貴的組合；由于SoC應(yīng)用的非揮發(fā)記憶體典型的用法是在關(guān)系到整體的芯片尺寸小，因此這種做法是不可取的。發(fā)明內(nèi)容
本發(fā)明的目的是克服現(xiàn)有技術(shù)中存在的不足，提供一種與CMOS邏輯工藝兼容的非揮發(fā)性記憶體及其制備方法，其結(jié)構(gòu)緊湊，能與CMOS工藝兼容，降低芯片成本，安全可罪。
按照本發(fā)明提供的技術(shù)方案，所述與CMOS邏輯工藝兼容的非揮發(fā)性記憶體，包括半導(dǎo)體基板；所述半導(dǎo)體基板內(nèi)的上部設(shè)有若干記憶體細(xì)胞，所述記憶體細(xì)胞包括訪問晶體管、NMOS編程晶體管及NMOS控制電容；所述訪問晶體管、NMOS編程晶體管與NMOS控制電容間通過半導(dǎo)體基板內(nèi)的領(lǐng)域介質(zhì)區(qū)域相互隔離；所述記憶體細(xì)胞通過半導(dǎo)體基板內(nèi)的第二 N型區(qū)域及所述第二 N型區(qū)域上方的第三N型區(qū)域與半導(dǎo)體基板隔離；半導(dǎo)體基板的表面上淀積有柵介質(zhì)層，所述柵介質(zhì)層上設(shè)有浮柵電極，所述浮柵電極覆蓋并貫穿訪問晶體管、NMOS編程晶體管及NMOS控制電容上方對(duì)應(yīng)的柵介質(zhì)層，浮柵電極的兩側(cè)淀積有側(cè)面保護(hù)層，所述側(cè)面保護(hù)層覆蓋浮柵電極側(cè)壁。
所述訪問晶體管包括PMOS訪問晶體管或NMOS訪問晶體管。所述半導(dǎo)體基板為P 型導(dǎo)電類型基板，所述半導(dǎo)體基板的材料包括硅。
所述訪問晶體管為PMOS訪問晶體管時(shí)，所述PMOS訪問晶體管包括第一 N型區(qū)域， 所述第一 N型區(qū)域通過下方的第二 N型區(qū)域與半導(dǎo)體基板隔離，第一 N型區(qū)域的上部設(shè)有 PMOS訪問晶體管源極區(qū)及PMOS訪問晶體管漏極區(qū)，所述PMOS訪問晶體管源極區(qū)及PMOS訪問晶體管漏極區(qū)與領(lǐng)域介質(zhì)區(qū)域及柵介質(zhì)層相接觸，第一 N型區(qū)域通過柵介質(zhì)層與浮柵電極相隔離。
所述NMOS編程晶體管包括第三P型區(qū)域，所述第三P型區(qū)域通過外側(cè)的第三N型區(qū)域及下方的第二 N型區(qū)域與半導(dǎo)體基板隔離；第三P型區(qū)域的上部設(shè)有NMOS編程晶體管源極區(qū)及NMOS編程晶體管漏極區(qū)，所述NMOS編程晶體管源極區(qū)及NMOS編程晶體管漏極區(qū)均與對(duì)應(yīng)的領(lǐng)域介質(zhì)區(qū)域及柵介質(zhì)層相接觸，第三P型區(qū)域通過柵介質(zhì)層與浮柵電極相隔離 O
所述NMOS控制電容包括第二 P型區(qū)域，所述第二 P型區(qū)域通過外側(cè)的第三N型區(qū)域及下方的第二 N型區(qū)域與半導(dǎo)體基板隔離；第二 P型區(qū)域的上部設(shè)有NMOS控制電容源極區(qū)及NMOS控制電容漏極區(qū)，所述NMOS控制電容源極區(qū)、NMOS控制電容漏極區(qū)與對(duì)應(yīng)的領(lǐng)域介質(zhì)區(qū)域及柵介質(zhì)層相接觸，第二 P型區(qū)域通過柵介質(zhì)層與浮柵電極相隔離。
所述柵介質(zhì)層的材料包括二氧化硅。所述浮柵電極的包括導(dǎo)電多晶硅。所述側(cè)面保護(hù)層為氮化硅或二氧化硅。
一種與CMOS邏輯工藝兼容的非揮發(fā)性記憶體制備方法，所述非揮發(fā)性記憶體的制備方法包括如下步驟a、提供半導(dǎo)體基板，所述半導(dǎo)體基板包括第一主面及第二主面；b、在半導(dǎo)體基板的第一主面上淀積第一阻擋層，并選擇性地掩蔽和刻蝕所述第一阻擋層，在第一阻擋層上方自對(duì)準(zhǔn)注入N型雜質(zhì)離子，以在半導(dǎo)體基板內(nèi)得到第二 N型區(qū)域；C、去除上述半導(dǎo)體基板對(duì)應(yīng)第一主面上的第一阻擋層，并在第一主面上淀積第二阻擋層；d、選擇性地掩蔽和刻蝕第二阻擋層，并在第二阻擋層上方自對(duì)準(zhǔn)注入N型雜質(zhì)離子， 以在半導(dǎo)體基板內(nèi)形成第一 N型區(qū)域及第三N型區(qū)域，第一 N型區(qū)域及第三N型區(qū)域均位于第二N型區(qū)域的上方；e、去除上述半導(dǎo)體基板對(duì)應(yīng)第一主面上的第二阻擋層，并在第一主面上淀積第三阻擋層；f、選擇性地掩蔽和刻蝕第三阻擋層，并在第三阻擋層上方自對(duì)準(zhǔn)注入P型雜質(zhì)離子， 以在第二 N型區(qū)域上方形成第二 P型區(qū)域及第三P型區(qū)域，第二 P型區(qū)域與第三P型區(qū)域間通過第一N型區(qū)域隔離；g、去除第一主面上的第三阻擋層，并在半導(dǎo)體基板內(nèi)生長(zhǎng)得到領(lǐng)域介質(zhì)區(qū)域，所述領(lǐng)域介質(zhì)區(qū)域從第一主面向下延伸，并使得第三N型區(qū)域、第二 P型區(qū)域、第一 N型區(qū)域及第三P型區(qū)域的上部相互隔離；h、在上述半導(dǎo)體基板對(duì)應(yīng)的第一主面上淀積柵介質(zhì)層，所述柵介質(zhì)層覆蓋半導(dǎo)體基板的第一主面；i、在上述半導(dǎo)體基板的第一主面上淀積浮柵電極，所述浮柵電極覆蓋于柵介質(zhì)層上并貫穿第二 P型區(qū)域、第一 N型區(qū)域及第三P型區(qū)域上方對(duì)應(yīng)的柵介質(zhì)層上；j、在上述柵介質(zhì)層上淀積第四阻擋層，并選擇性地掩蔽和刻蝕第四阻擋層，去除第一 N 型區(qū)域上方對(duì)應(yīng)浮柵電極的第四阻擋層；k、在上述第四阻擋層上方自對(duì)準(zhǔn)注入P型雜質(zhì)離子，在第一 N型區(qū)域內(nèi)的上部得到第一 P型輕摻雜區(qū)域及第二 P型輕摻雜區(qū)域；1、去除上述第一主面上對(duì)應(yīng)的第四阻擋層，并在第一主面上淀積第五阻擋層，選擇性地掩蔽和刻蝕第五阻擋層，去除第二 P型區(qū)域、第三P型區(qū)域上方對(duì)應(yīng)的第五阻擋層；m、在上述第五阻擋層上方自對(duì)準(zhǔn)注入N型雜質(zhì)離子，在第二 P型區(qū)域、第三P型區(qū)域內(nèi)的上部分別得到第一 N型輕摻雜區(qū)域、第二 N型輕摻雜區(qū)域、第三N型輕摻雜區(qū)域及第四N 型輕摻雜區(qū)域；η、去除第一主面上的第五阻擋層，并在第一主面上淀積側(cè)面保護(hù)材料，在浮柵電極兩側(cè)形成側(cè)面保護(hù)層；
ο、在上述第一主面上淀積第六阻擋層，選擇性地掩蔽和刻蝕第六阻擋層，去除第一 N 型區(qū)域上方對(duì)應(yīng)的第六阻擋層；
P、在第六阻擋層上方自對(duì)準(zhǔn)注入P型雜質(zhì)離子，在第一 N型區(qū)域上方形成第一 P型重?fù)诫s區(qū)域及第二 P型重?fù)诫s區(qū)域；
q、去除第一主面上的第六阻擋層，并在第一主面上淀積第七阻擋層，選擇性地掩蔽和刻蝕第七阻擋層，以去除第二 P型區(qū)域、第三P型區(qū)域上方對(duì)應(yīng)的第七阻擋層；
r、在第七阻擋層上方自對(duì)準(zhǔn)注入N型雜質(zhì)離子，在第二 P型區(qū)域內(nèi)的上部形成第一 N 型重?fù)诫s區(qū)域及第二 N型重?fù)诫s區(qū)域；第三P型區(qū)域內(nèi)的上部形成第三N型重?fù)诫s區(qū)域及第四N型重?fù)诫s區(qū)域；
S、去除第一主面上的第七阻擋層，得到浮柵電極兩側(cè)相應(yīng)的側(cè)面保護(hù)層。所述第一阻擋層、第二阻擋層、第三阻擋層、第四阻擋層、第五阻擋層、第六阻擋層及第七阻擋層均為二氧化硅或氮化硅。所述領(lǐng)域介質(zhì)區(qū)域?yàn)槎趸?。本發(fā)明的優(yōu)點(diǎn)半導(dǎo)體基板內(nèi)設(shè)置至少一個(gè)記憶體細(xì)胞，記憶體細(xì)胞包括PMOS訪問晶體管、NMOS控制電容及NMOS編程晶體管，PMOS訪問晶體管、NMOS控制電容及NMOS編程晶體管通過領(lǐng)域介質(zhì)區(qū)域相互隔離；半導(dǎo)體基板的柵介質(zhì)層上設(shè)置浮柵電極，所述浮柵電極連接貫穿PMOS訪問晶體管、NMOS控制電容及NMOS編程晶體管；當(dāng)浮柵電極與NMOS編程晶體管內(nèi)的第三P型區(qū)域間電壓差為相應(yīng)值時(shí)，能夠向浮柵電極內(nèi)寫入數(shù)據(jù)或?qū)⒏烹姌O內(nèi)的數(shù)據(jù)擦除，通過檢測(cè)流過PMOS訪問晶體管的電流能知道浮柵電極所處的編程寫入狀態(tài)或擦除狀態(tài)，整個(gè)記憶體細(xì)胞的制備流程能與現(xiàn)有CMOS邏輯工藝相兼容，能夠降低加工成本，提高非揮發(fā)性記憶體與CMOS邏輯電路的適應(yīng)性，結(jié)構(gòu)緊湊，安全可靠。


圖1為本發(fā)明的結(jié)構(gòu)示意圖。圖纊圖14為本發(fā)明的具體實(shí)施工藝剖視圖，其中 圖2為本發(fā)明半導(dǎo)體基板的剖視圖。圖3為得到第二 N型區(qū)域后的剖視圖。圖4為得到第一 N型區(qū)域與第三N型區(qū)域后的剖視圖。圖5為得到第二 P型區(qū)域與第三P型區(qū)域后的剖視圖。圖6為得到領(lǐng)域介質(zhì)區(qū)域后的剖視圖。圖7為得到柵介質(zhì)層后的剖視圖。圖8為得到浮柵電極后的剖視圖。圖9為得到第一 P型輕摻雜區(qū)域及第二 P型輕摻雜區(qū)域后的剖視圖。圖10為得到第一 N型輕摻雜區(qū)域至第四輕摻雜區(qū)域后的剖視圖。圖11為得到側(cè)面保護(hù)層后的剖視圖。圖12為德奧第一 P型重?fù)诫s區(qū)域及第二 P型重?fù)诫s區(qū)域后的剖視圖。圖13為得到第一 N型重?fù)诫s區(qū)域至第四N型重?fù)诫s區(qū)域后的剖視圖。
圖14為得到本發(fā)明記憶體細(xì)胞的剖視圖。附圖標(biāo)記說明200-記憶體細(xì)胞、201-半導(dǎo)體基板、202-第一 N型區(qū)域、203-第二 N型區(qū)域、204-第三N型區(qū)域、205-第二 P型區(qū)域、206-NM0S控制電容源極區(qū)、207-第一 N型重?fù)诫s區(qū)域、208-第一 N型輕摻雜區(qū)域、209-NM0S控制電容漏極區(qū)、210-PM0S訪問晶體管、211-第二 N型輕摻雜區(qū)域、212-第二 N型重?fù)诫s區(qū)域、213-PM0S訪問晶體管源極區(qū)、 214-領(lǐng)域介質(zhì)區(qū)域、215-柵介質(zhì)層、216-浮柵電極、217-側(cè)面保護(hù)層、218-第一 P型輕摻雜區(qū)域、219-第一 P型重?fù)诫s區(qū)域、220-NM0S控制電容、221-PM0S訪問晶體管漏極區(qū)、222-第二 P型輕摻雜區(qū)域、223-第二 P型重?fù)诫s區(qū)域、2M-NM0S編程晶體管源極區(qū)、225-第三N型重?fù)诫s區(qū)域、226-第三N型輕摻雜區(qū)域、227-NM0S編程晶體管漏極區(qū)、228-第四N型輕摻雜區(qū)域、229-第四N型重?fù)诫s區(qū)域、230-NM0S編程晶體管、231-第三P型區(qū)域、232-第一主面、233-第二主面、234-第一阻擋層、235-第二阻擋層、236-第三阻擋層、237-第四阻擋層、 238-第五阻擋層、239-第六阻擋層及MO-第七阻擋層。
具體實(shí)施例方式下面結(jié)合具體附圖和實(shí)施例對(duì)本發(fā)明作進(jìn)一步說明。如圖1所示為了能夠使得非揮發(fā)性記憶體與CMOS邏輯工藝相兼容，所述非揮發(fā)性記憶體包括半導(dǎo)體基板201，所述半導(dǎo)體基板201為P導(dǎo)電類型的基板，半導(dǎo)體基板201 的材料為硅。半導(dǎo)體基板201內(nèi)的上部設(shè)有至少一個(gè)記憶體細(xì)胞200，所述記憶體細(xì)胞200 包括訪問晶體管、NMOS控制電容220及NMOS編程晶體管230，半導(dǎo)體基板201的表面上淀積覆蓋有柵介質(zhì)層215，所述柵介質(zhì)層215覆蓋對(duì)應(yīng)形成記憶體細(xì)胞200的表面，訪問晶體管、NMOS控制電容220及匪OS編程晶體管230間通過半導(dǎo)體基板201內(nèi)的領(lǐng)域介質(zhì)區(qū)域 214相互隔離。柵介質(zhì)層215上淀積有浮柵電極216，所述浮柵電極216覆蓋于柵介質(zhì)層 215上，并貫穿覆蓋訪問晶體管、NMOS控制電容220及NMOS編程晶體管230對(duì)應(yīng)的柵介質(zhì)層215，從而將訪問晶體管、NMOS控制電容220及NMOS編程晶體管230相互連接配合。浮柵電極216的兩側(cè)覆蓋有側(cè)面保護(hù)層217，所述側(cè)面保護(hù)層217覆蓋浮柵電極216對(duì)應(yīng)的外壁表面。所述訪問晶體管為PMOS訪問晶體管210或NMOS訪問晶體管，圖1中示出了訪問晶體管采用PMOS訪問晶體管210的結(jié)構(gòu)。所述PMOS訪問晶體管210、NMOS控制電容220 及NMOS編程晶體管230通過外側(cè)的第三N型區(qū)域204及下方的第二 N型區(qū)域203與半導(dǎo)體基板201內(nèi)的P導(dǎo)電類型區(qū)域隔離，半導(dǎo)體基板201內(nèi)的P導(dǎo)電區(qū)域形成第一 P型區(qū)域。 浮柵電極216的材料包括導(dǎo)電多晶硅，柵介質(zhì)層215為二氧化硅，側(cè)面保護(hù)層217為二氧化硅或氮化硅；領(lǐng)域介質(zhì)區(qū)域214為二氧化硅。所述PMOS訪問晶體管210包括第一 N型區(qū)域202，所述第一 N型區(qū)域202內(nèi)的上部設(shè)有對(duì)稱分布的PMOS訪問晶體管源極區(qū)213及PMOS訪問晶體管漏極區(qū)221，所述PMOS 訪問晶體管源極區(qū)213、PMOS訪問晶體管漏極區(qū)221與對(duì)應(yīng)的領(lǐng)域介質(zhì)區(qū)域214及上方的柵介質(zhì)層215相接觸。PMOS訪問晶體管源極區(qū)213包括第一 P型輕摻雜區(qū)域218及第一 P 型重?fù)诫s區(qū)域219，所述第一 P型重?fù)诫s區(qū)域219的摻雜濃度大于第一 P型輕摻雜區(qū)域218 的摻雜濃度。PMOS訪問晶體管漏極區(qū)221包括第二 P型輕摻雜區(qū)域222及第二 P型重?fù)诫s區(qū)域223，所述第二 P型重?fù)诫s區(qū)域223的摻雜濃度大于第二 P型輕摻雜區(qū)域222的摻雜濃度。第一 P型輕摻雜區(qū)域218與第二 P型輕摻雜區(qū)域222為同一制造層，第一 P型重?fù)诫s區(qū)域219與第二 P型重?fù)诫s區(qū)域223為同一制造層。第一 P型輕摻雜區(qū)域218與第一 P型重?fù)诫s區(qū)域219相接觸，并通過第一 P型重?fù)诫s區(qū)域219與領(lǐng)域介質(zhì)區(qū)域214相接觸， 第一 P型輕摻雜區(qū)域218在第一 N型區(qū)域202內(nèi)延伸的寬度與側(cè)面保護(hù)層217的厚度相一致；同時(shí)，第二 P型輕摻雜區(qū)域222的設(shè)置與第一 P型輕摻雜區(qū)域218的分布設(shè)置相同。NMOS控制電容220包括第二 P型區(qū)域205，所述第二 P型區(qū)域205內(nèi)的上部設(shè)有 NMOS控制電容源極區(qū)206及NMOS控制電容漏極區(qū)209 ；所述NMOS控制電容源極區(qū)206與 NMOS控制電容漏極區(qū)209對(duì)稱分布于第二 P型區(qū)域205內(nèi)。NMOS控制電容源極區(qū)206、NM0S 控制電容漏極區(qū)209與對(duì)應(yīng)領(lǐng)域介質(zhì)區(qū)域214及柵介質(zhì)層215相接觸。NMOS控制電容源極區(qū)206包括第一 N型輕摻雜區(qū)域208及第一 N型重?fù)诫s區(qū)域207，第一 N型輕摻雜區(qū)域208 通過第一 N型重?fù)诫s區(qū)域207與領(lǐng)域介質(zhì)區(qū)域214相接觸，第一 N型輕摻雜區(qū)域208在第二 P型區(qū)域205內(nèi)的延伸距離與側(cè)面保護(hù)層217的厚度相一致。NMOS控制電容漏極區(qū)209 包括第二 N型輕摻雜區(qū)域211及第二 N型重?fù)诫s區(qū)域212，所述第二 N型輕摻雜區(qū)域211通過第二 N型重?fù)诫s區(qū)域212與領(lǐng)域介質(zhì)區(qū)域214相接觸，第二 N型輕摻雜區(qū)域211與第一 N型輕摻雜區(qū)域208的分布設(shè)置相一致。浮柵電極216與柵介質(zhì)層215及柵介質(zhì)層215下方的第二 P型區(qū)域205間形成電容結(jié)構(gòu)，同時(shí)形成NMOS結(jié)構(gòu)。NMOS編程晶體管230包括第三P型區(qū)域231，所述第三P型區(qū)域231內(nèi)的上部設(shè)有NMOS編程晶體管源極區(qū)2 及NMOS編程晶體管漏極區(qū)227，所述NMOS編程晶體管源極區(qū)224與NMOS編程晶體管漏極區(qū)227對(duì)稱分布于第三P型區(qū)域231內(nèi)。NMOS編程晶體管源極區(qū)2 包括第三N型輕摻雜區(qū)域2 及第三N型重?fù)诫s區(qū)域225，第三N型重?fù)诫s區(qū)域225的摻雜濃度大于第三N型輕摻雜區(qū)域226的摻雜濃度，第三N型輕摻雜區(qū)域2 通過第三N型重?fù)诫s區(qū)域225與領(lǐng)域介質(zhì)區(qū)域214相接觸，第三N型輕摻雜區(qū)域2 在第三 P型區(qū)域231內(nèi)的延伸距離與側(cè)面保護(hù)層217的厚度相一致。NMOS編程晶體管漏極區(qū)227 包括第四N型輕摻雜區(qū)域2 及第四N型重?fù)诫s區(qū)域229，第四N型輕摻雜區(qū)域2 通過第四N型輕摻雜區(qū)域229與領(lǐng)域介質(zhì)區(qū)域214相接觸，第四N型輕摻雜區(qū)域228與第三N型輕摻雜區(qū)域226的分布設(shè)置相一致。第三N型輕摻雜區(qū)域226與第四N型輕摻雜區(qū)域228 為同一制造層，第三N型重?fù)诫s區(qū)域225與第四N型重?fù)诫s區(qū)域229為同一制造層。通過NMOS編程晶體管230能夠?qū)?duì)記憶體細(xì)胞200進(jìn)行寫入數(shù)據(jù)，或者將記憶體細(xì)胞200內(nèi)的數(shù)據(jù)擦除；通過PMOS訪問晶體管210能夠讀取記憶體細(xì)胞200內(nèi)的存儲(chǔ)數(shù)據(jù)狀態(tài)，通過NMOS控制電容220能夠?qū)㈦妷褐祩鞯礁烹姌O216上，實(shí)現(xiàn)浮柵電極216與 NMOS編程晶體管230間電壓值，根據(jù)相應(yīng)的電壓值能夠?qū)崿F(xiàn)數(shù)據(jù)寫入、擦除及讀取操作。如圖纊圖14所示上述結(jié)構(gòu)的非揮發(fā)性記憶體可以通過下述工藝步驟制備實(shí)現(xiàn)， 具體地
a、提供半導(dǎo)體基板201，所述半導(dǎo)體基板201包括第一主面232及第二主面233；如圖 2所示所述半導(dǎo)體基板201為P導(dǎo)電類型，與常規(guī)CMOS工藝制備要求相兼容一致，半導(dǎo)體基板201的材料可以選用常用的硅，第一主面232與第二主面233相對(duì)應(yīng)；
b、在半導(dǎo)體基板201的第一主面232上淀積第一阻擋層234，并選擇性地掩蔽和刻蝕所述第一阻擋層234，在第一阻擋層234上方自對(duì)準(zhǔn)注入N型雜質(zhì)離子，以在半導(dǎo)體基板201 內(nèi)得到第二 N型區(qū)域203 ；如圖3所示所述第一阻擋層234為二氧化硅或氮化硅；當(dāng)?shù)谝恢髅?32上淀積第一阻擋層234后，通過刻蝕中心區(qū)域的第一阻擋層234，當(dāng)自對(duì)準(zhǔn)注入N型雜質(zhì)離子后，能在半導(dǎo)體基板201內(nèi)得到第二 N型區(qū)域203 ；所述N型雜質(zhì)離子為半導(dǎo)體工藝中常用的雜質(zhì)離子， 通過控制N型雜質(zhì)離子注入的劑量及能量，能夠形成所需的第二 N型區(qū)域203 ；
c、去除上述半導(dǎo)體基板201對(duì)應(yīng)第一主面232上的第一阻擋層234，并在第一主面232 上淀積第二阻擋層235 ；當(dāng)需要進(jìn)行后續(xù)工藝時(shí)，需要先去除第二阻擋層234，同時(shí)淀積第二阻擋層235，第二阻擋層235覆蓋于第一主面232上；
d、選擇性地掩蔽和刻蝕第二阻擋層235，并在第二阻擋層235上方自對(duì)準(zhǔn)注入N型雜質(zhì)離子，以在半導(dǎo)體基板201內(nèi)形成第一 N型區(qū)域202及第三N型區(qū)域204，第一 N型區(qū)域 202及第三N型區(qū)域204均位于第二 N型區(qū)域203的上方；
如圖4所示選擇性地掩蔽和刻蝕第二阻擋層235后，將需要形成第一 N型區(qū)域202及第三N型區(qū)域204上方對(duì)應(yīng)的第二阻擋層235刻蝕掉，當(dāng)注入N型雜質(zhì)離子后，能形成第一 N型區(qū)域202及第三N型區(qū)域204，第三N型區(qū)域204與第一 N型區(qū)域202的外側(cè)；
e、去除上述半導(dǎo)體基板201對(duì)應(yīng)第一主面232上的第二阻擋層235，并在第一主面232 上淀積第三阻擋層236 ；為了能夠形成第二 P型區(qū)域205及第三P型區(qū)域231需要先將第二阻擋層235去除，再淀積第三阻擋層236，所述第三阻擋層236為二氧化硅或氮化硅；
f、選擇性地掩蔽和刻蝕第三阻擋層236，并在第三阻擋層236上方自對(duì)準(zhǔn)注入P型雜質(zhì)離子，以在第二 N型區(qū)域203上方形成第二 P型區(qū)域205及第三P型區(qū)域231，第二 P型區(qū)域205與第三P型區(qū)域231間通過第一 N型區(qū)域202隔離；如圖5所示刻蝕第三阻擋層 236時(shí)，將第二 P型區(qū)域205及第三P型區(qū)域231上方對(duì)應(yīng)的第三阻擋層236去除，當(dāng)自對(duì)準(zhǔn)注入P型雜質(zhì)離子后，能形成第二 P型區(qū)域205及第三P型區(qū)域231 ；
g、去除第一主面232上的第三阻擋層236，并在半導(dǎo)體基板201內(nèi)生長(zhǎng)得到領(lǐng)域介質(zhì)區(qū)域214，所述領(lǐng)域介質(zhì)區(qū)域214從第一主面232向下延伸，并使得第三N型區(qū)域204、第二 P 型區(qū)域205、第一 N型區(qū)域202及第三P型區(qū)域231的上部相互隔離；
如圖6所示領(lǐng)域介質(zhì)區(qū)域214為二氧化硅，可以通過常規(guī)的熱氧化生長(zhǎng)得到；
h、在上述半導(dǎo)體基板201對(duì)應(yīng)的第一主面232上淀積柵介質(zhì)層215，所述柵介質(zhì)層215 覆蓋半導(dǎo)體基板201的第一主面232 ；如圖7所示所述柵介質(zhì)層215為二氧化硅，柵介質(zhì)層215覆蓋于領(lǐng)域介質(zhì)區(qū)域214及半導(dǎo)體基板201對(duì)應(yīng)的表面；
i、在上述半導(dǎo)體基板201的第一主面232上淀積浮柵電極216，所述浮柵電極216覆蓋于柵介質(zhì)層215上并貫穿第二 P型區(qū)域205、第一 N型區(qū)域202及第三P型區(qū)域231上方對(duì)應(yīng)的柵介質(zhì)層215上；
如圖8所示圖中第二 P型區(qū)域205、第一 N型區(qū)域202及第三P型區(qū)域231上方對(duì)應(yīng)的浮柵電極216為同一制造層，且相互連接成一體；此處為了能夠顯示本發(fā)明的結(jié)構(gòu)，采用間隔剖視方法得到本發(fā)明的剖視圖；浮柵電極216在柵介質(zhì)層215上呈T字形；
j、在上述柵介質(zhì)層215上淀積第四阻擋層237，并選擇性地掩蔽和刻蝕第四阻擋層 237，去除第一 N型區(qū)域202上方對(duì)應(yīng)浮柵電極216的第四阻擋層237 ；
所述第四阻擋層237為二氧化硅或氮化硅，第四阻擋層237覆蓋于柵介質(zhì)層215及浮柵電極216上，為了能夠同時(shí)得到第一 P型輕摻雜區(qū)域218及第二 P型輕摻雜區(qū)域222，需要去除第一 N型區(qū)域202上方覆蓋于浮柵電極216上的第四阻擋層237 ；k、在上述第四阻擋層237上方自對(duì)準(zhǔn)注入P型雜質(zhì)離子，在第一 N型區(qū)域202內(nèi)的上部得到第一 P型輕摻雜區(qū)域218及第二 P型輕摻雜區(qū)域222 ；如圖9所示當(dāng)注入P型雜質(zhì)離子后，由于其余區(qū)域有第四阻擋層237，從而能在第一 N型區(qū)域202內(nèi)的上部形成第一 P 型輕摻雜區(qū)域218及第二 P型輕摻雜區(qū)域222 ；
1、去除上述第一主面232上對(duì)應(yīng)的第四阻擋層237，并在第一主面232上淀積第五阻擋層238，選擇性地掩蔽和刻蝕第五阻擋層238，去除第二 P型區(qū)域205、第三P型區(qū)域231上方對(duì)應(yīng)的第五阻擋層238 ；
m、在上述第五阻擋層238上方自對(duì)準(zhǔn)注入N型雜質(zhì)離子，在第二 P型區(qū)域205、第三P 型區(qū)域231內(nèi)的上部分別得到第一 N型輕摻雜區(qū)域208、第二 N型輕摻雜區(qū)域211、第三N 型輕摻雜區(qū)域2 及第四N型輕摻雜區(qū)域228 ；
如圖10所示第五阻擋層238為二氧化硅或氮化硅，當(dāng)自對(duì)準(zhǔn)注入N型雜質(zhì)離子后，在第五阻擋層238作用下，能夠在第二 P型區(qū)域205上部形成第一 N型輕摻雜區(qū)域208及第二 N型輕摻雜區(qū)域211，并在第三P型區(qū)域231內(nèi)的上部形成第三N型輕摻雜區(qū)域2 及第四N型輕摻雜區(qū)域228 ；
η、去除第一主面232上的第五阻擋層238，并在第一主面232上淀積側(cè)面保護(hù)材料，在浮柵電極216兩側(cè)形成側(cè)面保護(hù)層217 ；如圖11所示所述側(cè)面保護(hù)層217的材料為氧化硅或二氧化硅，通過側(cè)面保護(hù)層217能夠在形成所需的重?fù)诫s區(qū)域；
ο、在上述第一主面232上淀積第六阻擋層239，選擇性地掩蔽和刻蝕第六阻擋層239， 去除第一 N型區(qū)域202上方對(duì)應(yīng)的第六阻擋層239 ；
P、在第六阻擋層239上方自對(duì)準(zhǔn)注入P型雜質(zhì)離子，在第一 N型區(qū)域202上方形成第一 P型重?fù)诫s區(qū)域219及第二 P型重?fù)诫s區(qū)域223 ；
如圖12所示第六阻擋層239為二氧化硅或氮化硅，第六阻擋層239覆蓋于柵介質(zhì)層 215及浮柵電極216上，去除第一 N型區(qū)域202上方對(duì)應(yīng)的第六阻擋層239，并保留浮柵電極216兩側(cè)的側(cè)面保護(hù)層217，當(dāng)注入P型雜質(zhì)離子時(shí)，能夠?qū)⒌谝?N型區(qū)域202內(nèi)側(cè)面保護(hù)層217外層的第一 P型輕摻雜區(qū)域218及第二 P型輕摻雜區(qū)域222形成第一 P型重?fù)诫s區(qū)域219及第二 P型重?fù)诫s區(qū)域223 ；由于由側(cè)面保護(hù)層217的阻擋保護(hù)，側(cè)面保護(hù)層217 下方對(duì)應(yīng)的第一 P型輕摻雜區(qū)域218及第二 P型輕摻雜區(qū)域222能夠保留；
q、去除第一主面232上的第六阻擋層239，并在第一主面232上淀積第七阻擋層M0， 選擇性地掩蔽和刻蝕第七阻擋層對(duì)0，以去除第二 P型區(qū)域205、第三P型區(qū)域231上方對(duì)應(yīng)的第七阻擋層MO ；
r、在第七阻擋層240上方自對(duì)準(zhǔn)注入N型雜質(zhì)離子，在第二 P型區(qū)域205內(nèi)的上部形成第一 N型重?fù)诫s區(qū)域207及第二 N型重?fù)诫s區(qū)域212 ；第三P型區(qū)域231內(nèi)的上部形成第三N型重?fù)诫s區(qū)域225及第四N型重?fù)诫s區(qū)域229 ；
如圖13所示第七阻擋層240為二氧化硅或氮化硅，當(dāng)去除第二 P型區(qū)域205、第三P 型區(qū)域231上方對(duì)應(yīng)的第七阻擋層240后，再注入N型雜質(zhì)離子時(shí)，能在第二 P型區(qū)域205 內(nèi)的上部形成第一 N型重?fù)诫s區(qū)域207及第二 N型重?fù)诫s區(qū)域212 ；第三P型區(qū)域231內(nèi)的上部形成第三N型重?fù)诫s區(qū)域225及第四N型重?fù)诫s區(qū)域229 ；；
S、去除第一主面232上的第七阻擋層M0，得到浮柵電極216兩側(cè)相應(yīng)的側(cè)面保護(hù)層 217 ；如圖14所示去除第七阻擋層M0，同時(shí)保留浮柵電極216兩側(cè)的側(cè)面保護(hù)層217，能夠在半導(dǎo)體基板201的上部形成所需的單個(gè)記憶體細(xì)胞200。當(dāng)半導(dǎo)體基板201上形成多個(gè)記憶體細(xì)胞200時(shí)，相連記憶體細(xì)胞200通過領(lǐng)域介質(zhì)區(qū)域214相隔離。上述方法步驟針對(duì)訪問晶體管為PMOS訪問晶體管210的情況，當(dāng)訪問晶體管為 NMOS訪問晶體管時(shí)，將PMOS訪問晶體管210內(nèi)的導(dǎo)電類型互換即可，同時(shí)，在相應(yīng)的制備流程中進(jìn)行調(diào)節(jié)，所述調(diào)節(jié)的操作及步驟屬于常規(guī)的工藝，本發(fā)明實(shí)施中不再進(jìn)一步描述。如圖1和圖14所示對(duì)于單個(gè)記憶體細(xì)胞200來說，其可以實(shí)現(xiàn)單個(gè)二進(jìn)制數(shù)據(jù)的寫入、讀取及擦除。下面通過對(duì)單個(gè)記憶體細(xì)胞200寫入、讀取及擦除過程來說明本發(fā)明非揮發(fā)記憶體的工作機(jī)理。當(dāng)需要寫入輸入據(jù)時(shí)，將半導(dǎo)體基板201對(duì)應(yīng)P型導(dǎo)電區(qū)域始終置0電位，第一 N型區(qū)域202、第二 N型區(qū)域203及第三N型區(qū)域204均置位0電位，第二 P型區(qū)域205也置位0電位，第三P型區(qū)域231的電壓為-5V，NMOS編程晶體管230的NMOS 編程晶體管源極區(qū)2 及NMOS編程晶體管漏極區(qū)227的電壓均置位_5V，NMOS控制電容 220的匪OS控制電容源極區(qū)206及匪OS控制電容漏極區(qū)209均置位5V ；由于NMOS控制電容220的傳遞作用，能夠?qū)?V的電壓值傳遞到浮柵電極216上，浮柵電極216上產(chǎn)生4 5V 的電壓值，此時(shí)浮柵電極216與第三P型區(qū)域231間的電壓值為iTlOV，就會(huì)達(dá)到場(chǎng)發(fā)射特性也稱為FN (R)Wler-Nordheim)隧道效應(yīng)所需的電場(chǎng)，電子就會(huì)通過柵介質(zhì)層215到達(dá)浮柵電極216內(nèi)，實(shí)現(xiàn)數(shù)據(jù)的寫入。由于浮柵電極216下方通過柵介質(zhì)層215隔絕，側(cè)面通過側(cè)面保護(hù)層217進(jìn)行隔絕，因此電子能在浮柵電極216內(nèi)能長(zhǎng)時(shí)間保留。當(dāng)需要擦除記憶體細(xì)胞200內(nèi)的數(shù)據(jù)時(shí)，將半導(dǎo)體基板201內(nèi)P型區(qū)域電位置零， 第一 N型區(qū)域202、第二 N型區(qū)域203及第三N型區(qū)域204的電壓均置位5V電壓，第二 P 型區(qū)域205的電壓置位-5V，NMOS控制電容源極區(qū)206、NMOS控制電容漏極區(qū)209的電壓均置位-5V，第三P型區(qū)域231的電壓置位5V，NM0S編程晶體管源極區(qū)2M及NMOS編程晶體管漏極區(qū)227均置位5V電壓，在NMOS控制電容220作用下，能使得浮柵電極216內(nèi)產(chǎn)生-4V -5V的電壓，此時(shí)浮柵電極216與第三P型區(qū)域231間的電壓值為_9 -10V，就會(huì)達(dá)到場(chǎng)發(fā)射特性也稱為FN (Fowler-Nordheim)隧道效應(yīng)所需的電場(chǎng)，電子會(huì)通過柵介質(zhì)層 215進(jìn)入第三P型區(qū)域231內(nèi)，從而實(shí)現(xiàn)將浮柵電極216內(nèi)數(shù)據(jù)擦除。當(dāng)需要讀取記憶體細(xì)胞200內(nèi)的數(shù)據(jù)時(shí)，將半導(dǎo)體基板201的電壓置位零電位，第一 N型區(qū)域202、第二 N型區(qū)域203及第三N型區(qū)域204的電壓均置位0. 5V電壓，第二 P型區(qū)域205置位-IV，NMOS控制電容源極區(qū)206及NMOS控制電容漏極區(qū)209均置位-IV，PMOS 訪問晶體管源極區(qū)213的電壓置位Ov及PMOS訪問晶體管漏極區(qū)221置位0. 5V，第三P型區(qū)域231置位Ov電壓，NMOS編程晶體管源極區(qū)2M及NMOS編程晶體管漏極區(qū)227均置位 OV電壓。加載上述電壓值后，當(dāng)記憶體細(xì)胞200內(nèi)在寫入數(shù)據(jù)的狀態(tài)下，浮柵電極216內(nèi)有大量電子，當(dāng)記憶體細(xì)胞200內(nèi)數(shù)據(jù)被擦除的狀態(tài)下，電子從浮柵電極216內(nèi)流出，浮柵電極216是正離子的狀態(tài)；當(dāng)浮柵電極216內(nèi)有電子時(shí)，通過PMOS訪問晶體管源極區(qū)213的電流較大，當(dāng)浮柵電極216是正離子的狀態(tài)，通過PMOS訪問晶體管源極區(qū)213的電流較小， 從而根據(jù)相應(yīng)電流的大小，能夠知道記憶體細(xì)胞200是寫入數(shù)據(jù)狀態(tài)還是處于數(shù)據(jù)擦除狀態(tài)。本發(fā)明半導(dǎo)體基板201內(nèi)設(shè)置至少一個(gè)記憶體細(xì)胞200，記憶體細(xì)胞200包括 PMOS訪問晶體管210、NMOS控制電容220及NMOS編程晶體管230，PMOS訪問晶體管210、 NMOS控制電容220及NMOS編程晶體管230通過領(lǐng)域介質(zhì)區(qū)域214相互隔離；半導(dǎo)體基板201的柵介質(zhì)層215上設(shè)置浮柵電極216，所述浮柵電極216連接貫穿PMOS訪問晶體管210、 NMOS控制電容220及NMOS編程晶體管230 ；當(dāng)浮柵電極216與NMOS編程晶體管230內(nèi)的第三P型區(qū)域231間電壓差為相應(yīng)值時(shí)，能夠向浮柵電極216內(nèi)寫入數(shù)據(jù)或?qū)⒏烹姌O216 內(nèi)的數(shù)據(jù)擦除，通過檢測(cè)流過PMOS訪問晶體管210的電流能知道浮柵電極216所處的編程寫入狀態(tài)或擦除狀態(tài)，整個(gè)記憶體細(xì)胞200的制備流程能與現(xiàn)有CMOS邏輯工藝相兼容，能夠降低加工成本，提高非揮發(fā)記憶體與CMOS邏輯電路的適應(yīng)性，結(jié)構(gòu)緊湊，安全可靠。
權(quán)利要求
1.一種與CMOS邏輯工藝兼容的非揮發(fā)性記憶體，包括半導(dǎo)體基板(201);其特征是所述半導(dǎo)體基板(201)內(nèi)的上部設(shè)有若干記憶體細(xì)胞(200 )，所述記憶體細(xì)胞(200 )包括訪問晶體管、NMOS編程晶體管(230)及NMOS控制電容(220)；所述訪問晶體管、NMOS編程晶體管(230)與NMOS控制電容(220)間通過半導(dǎo)體基板(201)內(nèi)的領(lǐng)域介質(zhì)區(qū)域(214)相互隔離；所述記憶體細(xì)胞(200)通過半導(dǎo)體基板(201)內(nèi)的第二 N型區(qū)域(203)及所述第二 N型區(qū)域(203)上方的第三N型區(qū)域(204)與半導(dǎo)體基板(201)隔離；半導(dǎo)體基板(201)的表面上淀積有柵介質(zhì)層(215)，所述柵介質(zhì)層(215)上設(shè)有浮柵電極(216)，所述浮柵電極(216) 覆蓋并貫穿訪問晶體管、NMOS編程晶體管(230)及NMOS控制電容(220)上方對(duì)應(yīng)的柵介質(zhì)層(215)，浮柵電極(216)的兩側(cè)淀積有側(cè)面保護(hù)層(217)，所述側(cè)面保護(hù)層(217)覆蓋浮柵電極(216)側(cè)壁。
2.根據(jù)權(quán)利要求1所述的與CMOS邏輯工藝兼容的非揮發(fā)性記憶體，其特征是所述訪問晶體管包括PMOS訪問晶體管或NMOS訪問晶體管。
3.根據(jù)權(quán)利要求1所述的與CMOS邏輯工藝兼容的非揮發(fā)性記憶體，其特征是所述半導(dǎo)體基板(201)為P型導(dǎo)電類型基板，所述半導(dǎo)體基板(201)的材料包括硅。
4.根據(jù)權(quán)利要求2所述的與CMOS邏輯工藝兼容的非揮發(fā)性記憶體，其特征是所述訪問晶體管為PMOS訪問晶體管(210)時(shí)，所述PMOS訪問晶體管(210)包括第一 N型區(qū)域 (202)，所述第一 N型區(qū)域(202)通過下方的第二 N型區(qū)域(203)與半導(dǎo)體基板(201)隔離， 第一 N型區(qū)域(202)的上部設(shè)有PMOS訪問晶體管源極區(qū)(213)及PMOS訪問晶體管漏極區(qū) (221)，所述PMOS訪問晶體管源極區(qū)(213)及PMOS訪問晶體管漏極區(qū)(221)與領(lǐng)域介質(zhì)區(qū)域(214)及柵介質(zhì)層(215)相接觸，第一 N型區(qū)域(202)通過柵介質(zhì)層(215)與浮柵電極 (216)相隔離。
5.根據(jù)權(quán)利要求1所述的與CMOS邏輯工藝兼容的非揮發(fā)性記憶體，其特征是所述 NMOS編程晶體管(230)包括第三P型區(qū)域(231)，所述第三P型區(qū)域(231)通過外側(cè)的第三 N型區(qū)域(204)及下方的第二 N型區(qū)域(203)與半導(dǎo)體基板(201)隔離；第三P型區(qū)域(231) 的上部設(shè)有NMOS編程晶體管源極區(qū)(224)及NMOS編程晶體管漏極區(qū)(227)，所述NMOS編程晶體管源極區(qū)(2M)及NMOS編程晶體管漏極區(qū)(227)均與對(duì)應(yīng)的領(lǐng)域介質(zhì)區(qū)域(214)及柵介質(zhì)層(215)相接觸，第三P型區(qū)域(231)通過柵介質(zhì)層(215)與浮柵電極(216)相隔離。
6.根據(jù)權(quán)利要求1所述的與CMOS邏輯工藝兼容的非揮發(fā)性記憶體，其特征是所述 NMOS控制電容(220)包括第二 P型區(qū)域(205)，所述第二 P型區(qū)域(205)通過外側(cè)的第三N 型區(qū)域(204)及下方的第二 N型區(qū)域(203)與半導(dǎo)體基板(201)隔離；第二 P型區(qū)域(205) 的上部設(shè)有NMOS控制電容源極區(qū)(206)及NMOS控制電容漏極區(qū)(209)，所述NMOS控制電容源極區(qū)(206),NMOS控制電容漏極區(qū)(209)與對(duì)應(yīng)的領(lǐng)域介質(zhì)區(qū)域(214)及柵介質(zhì)層(215) 相接觸，第二 P型區(qū)域(205)通過柵介質(zhì)層(215)與浮柵電極(216)相隔離。
7.根據(jù)權(quán)利要求1所述的與CMOS邏輯工藝兼容的非揮發(fā)性記憶體，其特征是所述柵介質(zhì)層(215)的材料包括二氧化硅。
8.根據(jù)權(quán)利要求1所述的與CMOS邏輯工藝兼容的非揮發(fā)性記憶體，其特征是所述浮柵電極(216)的包括導(dǎo)電多晶硅。
9.根據(jù)權(quán)利要求1所述的與CMOS邏輯工藝兼容的非揮發(fā)性記憶體，其特征是所述側(cè)面保護(hù)層(217)為氮化硅或二氧化硅。
10. 一種與CMOS邏輯工藝兼容的非揮發(fā)性記憶體制備方法，其特征是，所述非揮發(fā)性記憶體的制備方法包括如下步驟(a)、提供半導(dǎo)體基板(201)，所述半導(dǎo)體基板(201)包括第一主面(232)及第二主面 (233)；(b)、在半導(dǎo)體基板(201)的第一主面(232)上淀積第一阻擋層(234)，并選擇性地掩蔽和刻蝕所述第一阻擋層(234)，在第一阻擋層(234)上方自對(duì)準(zhǔn)注入N型雜質(zhì)離子，以在半導(dǎo)體基板(201)內(nèi)得到第二 N型區(qū)域(203)；(C)、去除上述半導(dǎo)體基板(201)對(duì)應(yīng)第一主面(232)上的第一阻擋層(234)，并在第一主面(232)上淀積第二阻擋層(2；35)；(d)、選擇性地掩蔽和刻蝕第二阻擋層(235)，并在第二阻擋層(235)上方自對(duì)準(zhǔn)注入N 型雜質(zhì)離子，以在半導(dǎo)體基板(201)內(nèi)形成第一 N型區(qū)域(202)及第三N型區(qū)域(204)，第一 N型區(qū)域(202)及第三N型區(qū)域(204)均位于第二 N型區(qū)域(203)的上方；(e)、去除上述半導(dǎo)體基板(201)對(duì)應(yīng)第一主面(232)上的第二阻擋層(235)，并在第一主面(232 )上淀積第三阻擋層(236 )；(f )、選擇性地掩蔽和刻蝕第三阻擋層(236 )，并在第三阻擋層(236 )上方自對(duì)準(zhǔn)注入P 型雜質(zhì)離子，以在第二 N型區(qū)域(203)上方形成第二 P型區(qū)域(205)及第三P型區(qū)域(231)， 第二 P型區(qū)域(205)與第三P型區(qū)域(231)間通過第一 N型區(qū)域(202)隔離；(g)、去除第一主面(232)上的第三阻擋層(236)，并在半導(dǎo)體基板(201)內(nèi)生長(zhǎng)得到領(lǐng)域介質(zhì)區(qū)域(214)，所述領(lǐng)域介質(zhì)區(qū)域(214)從第一主面(232)向下延伸，并使得第三N型區(qū)域(204)、第二 P型區(qū)域(205)、第一 N型區(qū)域(202)及第三P型區(qū)域(231)的上部相互隔 1 ；(h)、在上述半導(dǎo)體基板(201)對(duì)應(yīng)的第一主面(232)上淀積柵介質(zhì)層(215)，所述柵介質(zhì)層(215)覆蓋半導(dǎo)體基板(201)的第一主面(232)；(i)、在上述半導(dǎo)體基板(201)的第一主面(232)上淀積浮柵電極(216)，所述浮柵電極 (216)覆蓋于柵介質(zhì)層(215)上并貫穿第二 P型區(qū)域(205)、第一 N型區(qū)域(202)及第三P 型區(qū)域(231)上方對(duì)應(yīng)的柵介質(zhì)層(215)上；(j)、在上述柵介質(zhì)層(215)上淀積第四阻擋層(237)，并選擇性地掩蔽和刻蝕第四阻擋層(237)，去除第一 N型區(qū)域(202)上方對(duì)應(yīng)浮柵電極(216)的第四阻擋層(237)；(k)、在上述第四阻擋層(237)上方自對(duì)準(zhǔn)注入P型雜質(zhì)離子，在第一 N型區(qū)域(202)內(nèi)的上部得到第一 P型輕摻雜區(qū)域(218)及第二 P型輕摻雜區(qū)域(222)；(1)、去除上述第一主面(232)上對(duì)應(yīng)的第四阻擋層(237)，并在第一主面(232)上淀積第五阻擋層(238)，選擇性地掩蔽和刻蝕第五阻擋層(238)，去除第二 P型區(qū)域(205)、第三 P型區(qū)域(231)上方對(duì)應(yīng)的第五阻擋層(238)；(m)、在上述第五阻擋層(238)上方自對(duì)準(zhǔn)注入N型雜質(zhì)離子，在第二 P型區(qū)域(205)、 第三P型區(qū)域(231)內(nèi)的上部分別得到第一 N型輕摻雜區(qū)域(208)、第二 N型輕摻雜區(qū)域 (211)、第三N型輕摻雜區(qū)域(2 )及第四N型輕摻雜區(qū)域(2 )；(η)、去除第一主面(232)上的第五阻擋層(238)，并在第一主面(232)上淀積側(cè)面保護(hù)材料，在浮柵電極(216)兩側(cè)形成側(cè)面保護(hù)層(217);(0)、在上述第一主面(232)上淀積第六阻擋層(239)，選擇性地掩蔽和刻蝕第六阻擋層(239)，去除第一 N型區(qū)域(202)上方對(duì)應(yīng)的第六阻擋層(239)；(P)、在第六阻擋層(239)上方自對(duì)準(zhǔn)注入P型雜質(zhì)離子，在第一 N型區(qū)域(202)上方形成第一 P型重?fù)诫s區(qū)域(219)及第二 P型重?fù)诫s區(qū)域(223)；(q)、去除第一主面(232)上的第六阻擋層(239)，并在第一主面(232)上淀積第七阻擋層(240)，選擇性地掩蔽和刻蝕第七阻擋層(240)，以去除第二 P型區(qū)域(205)、第三P型區(qū)域(231)上方對(duì)應(yīng)的第七阻擋層(240)；(r)、在第七阻擋層(240)上方自對(duì)準(zhǔn)注入N型雜質(zhì)離子，在第二 P型區(qū)域(205)內(nèi)的上部形成第一 N型重?fù)诫s區(qū)域(207)及第二 N型重?fù)诫s區(qū)域(212);第三P型區(qū)域(231)內(nèi)的上部形成第三N型重?fù)诫s區(qū)域(225)及第四N型重?fù)诫s區(qū)域(2 )；(S)、去除第一主面(232)上的第七阻擋層(240)，得到浮柵電極(216)兩側(cè)相應(yīng)的側(cè)面保護(hù)層(217)。
11.根據(jù)權(quán)利要求10所述的與CMOS邏輯工藝兼容的非揮發(fā)性記憶體制備方法，其特征是所述第一阻擋層(234)、第二阻擋層(235)、第三阻擋層(236)、第四阻擋層(237)、第五阻擋層(238)、第六阻擋層(239)及第七阻擋層(240)均為二氧化硅或氮化硅。
12.根據(jù)權(quán)利要求10所述的與CMOS邏輯工藝兼容的非揮發(fā)性記憶體制備方法，其特征是所述領(lǐng)域介質(zhì)區(qū)域(214)為二氧化硅。
全文摘要
本發(fā)明涉及一種與CMOS邏輯工藝兼容的非揮發(fā)性記憶體及其制備方法，其包括半導(dǎo)體基板；半導(dǎo)體基板內(nèi)的上部設(shè)有若干記憶體細(xì)胞，記憶體細(xì)胞包括訪問晶體管、NMOS編程晶體管及NMOS控制電容；訪問晶體管、NMOS編程晶體管與NMOS控制電容間通過半導(dǎo)體基板內(nèi)的領(lǐng)域介質(zhì)區(qū)域相互隔離；記憶體細(xì)胞通過半導(dǎo)體基板內(nèi)的第二N型區(qū)域及所述第二N型區(qū)域上方的第三N型區(qū)域與半導(dǎo)體基板隔離；半導(dǎo)體基板的表面上淀積有柵介質(zhì)層，柵介質(zhì)層上設(shè)有浮柵電極，浮柵電極覆蓋并貫穿訪問晶體管、NMOS編程晶體管及NMOS控制電容上方對(duì)應(yīng)的柵介質(zhì)層，浮柵電極的兩側(cè)淀積有側(cè)面保護(hù)層，側(cè)面保護(hù)層覆蓋浮柵電極側(cè)壁。本發(fā)明結(jié)構(gòu)緊湊，能與CMOS工藝兼容，降低芯片成本，安全可靠。
文檔編號(hào)H01L21/8247GK102544074SQ201210039558
公開日2012年7月4日 申請(qǐng)日期2012年2月21日 優(yōu)先權(quán)日2012年2月21日
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