專利名稱：源極和漏極凹槽的氮鈍化的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域，更具體地，涉及源極和漏極凹槽的氮鈍化。
背景技術(shù)：
半導(dǎo)體集成電路(IC)產(chǎn)業(yè)經(jīng)歷了快速增長。在IC的發(fā)展歷程中，通常增加了功能密度(即，每芯片面積上互連器件的數(shù)量)，而降低了幾何尺寸(即，采用制造工藝可以做出的最小元件(或線))。這種按比例縮小工藝通常通過提高生產(chǎn)效率并降低相關(guān)成本來提供益處。這樣的按比例縮小也增加了加工和制造IC的復(fù)雜性，并且為了實(shí)現(xiàn)這些進(jìn)步，需要IC制造方面的相似進(jìn)展。例如，當(dāng)半導(dǎo)體器件如金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)通過各種技術(shù)節(jié)點(diǎn)按比例縮小時，采用外延Gpi)半導(dǎo)體材料已實(shí)現(xiàn)應(yīng)變的源極/漏極部件(例如，應(yīng)激源區(qū))從而增強(qiáng)載流子遷移率并改進(jìn)器件性能。形成具有應(yīng)激源區(qū)的MOSFET通常應(yīng)用外延生長硅(Si)以形成用于n型器件的凸起的源極和漏極部件，以及應(yīng)用外延生長硅鍺(SiGe)以形成用于p型器件的凸起的源極和漏極部件。已實(shí)施在這些源極和漏極部件的形狀、結(jié)構(gòu)、和材料方面的各種技術(shù)以嘗試并進(jìn)一步改進(jìn)晶體管器件性能。盡管現(xiàn)有方法大體上適于實(shí)現(xiàn)它們的預(yù)期目的，但在所有方面尚不是完全令人滿意的。

發(fā)明內(nèi)容
為了解決現(xiàn)有技術(shù)中所存在的問題，根據(jù)本發(fā)明的一個方面，提供了一種方法，包括提供襯底；在所述襯底上方形成柵極結(jié)構(gòu)；

去除部分所述襯底以在所述襯底中形成第一凹槽和第二凹槽，以使所述柵極結(jié)構(gòu)介于所述第一凹槽和所述第二凹槽之間；在所述襯底中形成氮鈍化層，以使所述第一凹槽和所述第二凹槽被所述襯底的氮鈍化表面限定；以及在所述第一凹槽和所述第二凹槽的氮鈍化表面的上方形成摻雜的源極和漏極部件，所述摻雜的源極和漏極部件填充所述第一凹槽和所述第二凹槽。在一實(shí)施例中，所述在所述半導(dǎo)體襯底中形成所述氮鈍化層的步驟包括實(shí)施去耦等離子體氮化工藝。在一實(shí)施例中，所述實(shí)施所述去耦等離子體氮化工藝的步驟包括將氮摻雜劑注入到所述襯底至小于或者等于約1,000 A的深度。 在一實(shí)施例中，所述在所述襯底中形成所述氮鈍化層的步驟包括在不實(shí)施退火工藝的情況下將氮摻雜劑注入到所述襯底。在一實(shí)施例中，所述提供所述襯底的步驟包括提供硅襯底；以及所述形成所述氮鈍化層的步驟包括優(yōu)化所述氮鈍化層的硅與氮的比率，以使在形成所述摻雜的源極和漏極部件時所述氮鈍化層阻止摻雜劑向外擴(kuò)散。
在一實(shí)施例中，所述在所述氮鈍化表面上方形成所述摻雜的源極和漏極部件的步驟包括在所述氮鈍化表面上方外延生長半導(dǎo)體材料；以及摻雜所述半導(dǎo)體材料。在一實(shí)施例中，所述在所述氮鈍化表面的上方外延生長所述半導(dǎo)體材料的步驟包括外延生長硅鍺。在一實(shí)施例中，所述摻雜所述半導(dǎo)體材料的步驟包括用硼摻雜所述硅鍺。在一實(shí)施例中，所述摻雜所述半導(dǎo)體材料的步驟包括以下之一在外延生長所述半導(dǎo)體材料時摻雜所述半導(dǎo)體材料；或者，在外延生長所述半導(dǎo)體材料之后摻雜所述半導(dǎo)體材料。根據(jù)本發(fā)明的另一方面，還提供了一種方法，所述方法包括在襯底上方形成柵極結(jié)構(gòu)；在所述襯底中形成鄰近所述柵極結(jié)構(gòu)的凹槽，其中所述凹槽被所述襯底的表面限定;實(shí)施去耦等離子體氮化工藝，從而沿著限定所述凹槽的所述襯底的表面形成鈍化層；以及在形成所述鈍化層之后，在所述凹槽中形成摻雜的、外延半導(dǎo)體部件。在一實(shí)施例中，所述實(shí)施所述去耦等離子體氮化工藝的步驟包括使用含氮?dú)怏w，所述含氮?dú)怏w包括N2。在一實(shí)施例中，所述實(shí)施所述去耦等離子體氮化工藝的步驟包括在約20°C至約25 0C的溫度下實(shí)施所述去耦等離子體氮化工藝。在一實(shí)施例中，所述在所述凹槽中形成所述摻雜的外延半導(dǎo)體部件的步驟包括形成摻雜有硼的外延硅鍺部件。在一實(shí)施例中，所述形成所述鈍化層的步驟包括優(yōu)化所述鈍化層的氮濃度，以使在形成摻雜有硼的外延硅鍺部件期間所述鈍化層阻止硼擴(kuò)散至所述襯底中。根據(jù)本發(fā)明的又一方面，還提供了一種方法，所述方法包括在襯底上方形成柵極結(jié)構(gòu)；在所述襯底中蝕刻源極凹槽和漏極凹槽，以使所述柵極結(jié)構(gòu)介于所述源極凹槽和所述漏極凹槽之間；在不實(shí)施退火工藝的情況下，沿著限定所述源極凹槽和所述漏極凹槽的所述襯底的表面形成氮阻擋層；以及在所述源極凹槽和所述漏極凹槽中形成摻雜的源極和漏極部件，所述摻雜的源極和漏極部件被設(shè)置在所述氮阻擋層上。在一實(shí)施例中，所述沿著限定所述源極凹槽和所述漏極凹槽的所述襯底的表面形成所述氮阻擋層并且不實(shí)施退火工藝的步驟包括實(shí)施去耦等離子體氮化工藝。在一實(shí)施例中，所述沿著限定所述源極凹槽和所述漏極凹槽的所述襯底的表面形成所述氮阻擋層的步驟包括在整個所述氮阻擋層中形成基本上一致的氮摻雜濃度。在一實(shí)施例中，所述在所述源極凹槽和所述漏極凹槽中形成所述摻雜的源極和漏極部件的步驟包括在所述源極凹槽和所述漏極凹槽中外延生長硅鍺；以及用硼摻雜所述硅錯。在本發(fā)明的又一方面，還提供了一種集成電路器件，所述集成電路器件包括襯底；以及柵極結(jié)構(gòu)，被設(shè)置在所述襯底上方，其中所述柵極結(jié)構(gòu)介于所述襯底的源極區(qū)和漏極區(qū)之間，所述源極區(qū)和所述漏極區(qū)每一個都包括設(shè)置在所述襯底中的氮鈍化層；以及設(shè)置在所述氮鈍化層上的摻雜的外延半導(dǎo)體部件。在一實(shí)施例中，所述摻雜的外延半導(dǎo)體器件包括摻雜有硼的硅鍺。


當(dāng)結(jié)合附圖進(jìn)行閱讀時，根據(jù)下面的詳細(xì)描述可以更好地理解本發(fā)明。應(yīng)該強(qiáng)調(diào)的是，根據(jù)工業(yè)中的標(biāo)準(zhǔn)實(shí)踐，各種部件沒有按比例繪制并且僅僅用于說明的目的。實(shí)際上，為了清楚討論起見，各種部件的尺寸可以被任意增大或縮小。圖1是根據(jù)本發(fā)明的各個方面用于制造集成電路器件的方法的流程圖；以及，圖2至圖5是根據(jù)圖1的方法在各個制造階段期間的集成電路器件的實(shí)施例的各個圖解式剖面圖。
具體實(shí)施例方式為實(shí)施本發(fā)明的不同部件，以下公開的內(nèi)容提供了許多不同的實(shí)施例或?qū)嵗?。下面描述元件和布置的具體實(shí)例以簡化本發(fā)明。當(dāng)然這些僅僅是實(shí)例并不旨在限定。例如，下面描述的第一部件形成在第二部件的上方或者第二部件上可以包括第一部件和第二部件以直接接觸的方式形成的實(shí)施例，并且也可以包括額外的部件可以形成在第一部件和第二部件之間，使得第一部件和第二部件可以不直接接觸的實(shí)施例。此外，本發(fā)明可以在各個實(shí)例中重復(fù)參考數(shù)字和/或字母。該重復(fù)是為了簡明和清楚的目的，而且其本身沒有規(guī)定所討論的各個實(shí)施例和/或結(jié)構(gòu)之間的關(guān)系。圖1是根據(jù)本發(fā)明各個方面的用于制造集成電路器件的方法100的實(shí)施例的流程圖。方法100開始于框110，在框110中，在襯底上方形成柵極結(jié)構(gòu)。在框120中，通過例如蝕刻工藝去除部分襯底以形成第一凹槽和第二凹槽，以使柵極結(jié)構(gòu)介于第一凹槽和第二凹槽之間。在框130中，在襯底中形成氮鈍化層，以使第一凹槽和第二凹槽被襯底的氮鈍化表面限定。在一個實(shí)例中，通過去耦等離子體氮化工藝形成氮鈍化層。在框140中，在第一凹槽和第二凹槽的氮鈍化表面上方形成摻雜的源極和漏極部件，并且所述摻雜的源極和漏極部件填充第一凹槽和第二凹槽。氮鈍化的表面可以防止摻雜的源極和漏極部件中的摻雜劑向外擴(kuò)散至襯底中。方法100可以繼續(xù)完成集成電路器件的制造。在方法100之前、期間和之后可以提供額外的步驟，并且對于所述方法的其他實(shí)施例，所述步驟中的一些步驟可以被替換或者取消。下面的討論示出了可根據(jù)圖1的方法100制造的集成電路器件的各個實(shí)施例。圖2至圖5是根據(jù)圖1的方法100在各個制造階段期間的集成電路器件200的實(shí)施例的各個圖解式剖面圖。出于清楚的目的簡化了圖2至圖5以便更好地理解本發(fā)明的發(fā)明概念。在所述的實(shí)施例中，如下面進(jìn)一步所討論的，集成電路器件200包括晶體管器件，具體來說是P-溝道金屬氧化物半導(dǎo)體場效應(yīng)晶體管(PFET)?？蛇x地，集成電路器件200可以是n-溝道金屬氧化物半導(dǎo)體場效應(yīng)晶體管(NFET)，在該情況中，在此描述的摻雜結(jié)構(gòu)和材料應(yīng)結(jié)合NFET —起理解(例如，與為NFET器件提供合適溝道的具有相反導(dǎo)電性的摻雜結(jié)構(gòu)和材料一起理解)。集成電路器件200可以進(jìn)一步包括存儲器單元和/或邏輯電路；無源元件如電阻器、電容器、電感器、和/或熔絲；有源元件，如金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)、互補(bǔ)金屬氧化物半導(dǎo)體晶體管(CMOS)、高電壓晶體管、和/或高頻率晶體管；其他合適的元件；或者其組合。在集成電路器件200中可以增加其他部件，并且對于集成電路器件200的其他實(shí)施例，下面所述的一些部件可以被替換或者去除。在圖2中，提供了襯底210。在所述的實(shí)施例中，襯底210是包括硅的半導(dǎo)體襯底。襯底可以是P型或n型襯底?？蛇x地或者另外地，襯底210包括另一元素半導(dǎo)體，如鍺；化合物半導(dǎo)體，包括碳化硅、砷化鎵、磷化鎵、磷化銦、砷化銦、和/或銻化銦；合金半導(dǎo)體，包括 SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和 / 或 GaInAsP ;或者其組合。在又一個可選實(shí)施例中，襯底210是絕緣體上的半導(dǎo)體(SOI)。在其他可選實(shí)施例中，襯底210可以包括摻雜的外延層、梯度半導(dǎo)體層、和/或覆在另一不同類型的半導(dǎo)體層上面的半導(dǎo)體層，例如硅鍺層上的硅層。襯底210可以包括各種摻雜區(qū)，這取決于集成電路器件200 (例如p型阱或n型阱)的設(shè)計要求。摻雜區(qū)可以使用以下?lián)诫s劑摻雜P型摻雜劑，如硼或BF2 ；n型摻雜劑，如磷或砷；或其組合。摻雜區(qū)可以以P-阱結(jié)構(gòu)、N-阱結(jié)構(gòu)、雙阱結(jié)構(gòu)直接形成在襯底210上，或者使用突起的結(jié)構(gòu)直接形成在襯底210上。集成電路器件200包括配置為用于具體器件的器件區(qū)212。在所述實(shí)施例中，器件區(qū)212被配置為用于PFET器件。因此，器件區(qū)212可以包括配置為用于PFET器件的摻雜區(qū)。器件區(qū)212可以被稱為PFET器件區(qū)。 在襯底210中形成隔離部件216以隔離襯底210的各個區(qū)。例如，隔離部件216將器件區(qū)212與其他器件區(qū)(如配置成用于NFET器件的器件區(qū))隔離開以及與其他器件(未示出)隔離開。隔離部件216采用隔離技術(shù)如硅的局部氧化(LOCOS)和/或淺溝槽隔離(STI)來限定并電隔離各個區(qū)。隔離部件216包括氧化硅、氮化硅、氮氧化硅、其他合適的材料、或其組合。通過任何合適的工藝形成隔離部件216。作為一個實(shí)例，形成STI包括光刻工藝；在襯底中蝕刻溝槽(例如，通過采用干法蝕刻、濕法蝕刻、或者其組合)；以及用一種或多種介電材料填充溝槽(例如，通過采用化學(xué)汽相沉積工藝)。例如，經(jīng)填充的溝槽可以具有多層結(jié)構(gòu)，如填充有氮化硅或氧化硅的熱氧化物襯層。在另一實(shí)例中，可以采用以下工藝順序制造STI結(jié)構(gòu)，如生長焊盤氧化物(pad oxide)，在焊盤氧化物上方形成低壓化學(xué)汽相沉積(LPCVD)氮化物層，使用光刻膠和掩膜在焊盤氧化物和氮化物層中圖案化STI開口，在STI開口中的襯底中蝕刻溝槽，可選地生長熱氧化物溝槽襯層來改進(jìn)溝槽界面，用氧化物填充溝槽，采用化學(xué)機(jī)械拋光(CMP)加工以回蝕刻及平坦化，以及采用氮化物剝離工藝去除氮化物層。在PFET器件區(qū)212中的襯底210上方設(shè)置柵極結(jié)構(gòu)220。在所述的實(shí)施例中，柵極結(jié)構(gòu)220包括柵極介電層222、柵極層224 (被稱為柵電極)、和硬掩膜層226。柵極介電層222、柵極層224、和硬掩膜層226形成柵疊層的柵極結(jié)構(gòu)220。根據(jù)PFET器件的設(shè)計要求，柵疊層220可以包括其他層。通過沉積工藝、光刻圖案化工藝、蝕刻工藝、或其組合形成柵極結(jié)構(gòu)220(例如，柵疊層的各層)。沉積工藝包括化學(xué)汽相沉積(CVD)、物理汽相沉積(PVD)、原子層沉積(ALD)、高密度等離子體CVD (HDPCVD)、金屬有機(jī)CVD (MOCVD)、遠(yuǎn)程等離子體CVD (RPCVD)、等離子體增強(qiáng)CVD (PECVD)、電鍍、其他合適的沉積方法、或其組合。光刻圖案化工藝包括光刻膠涂布(如旋轉(zhuǎn)涂布)、軟烘焙、掩膜對準(zhǔn)、暴露、暴露后烘焙、光刻膠顯影、沖洗、干燥(如硬烘焙)、其他合適的工藝、或其組合?？蛇x地，實(shí)施光刻暴露工藝或者通過其他適當(dāng)方法如無掩膜的光刻法、電子束書寫、或離子束書寫替換光刻暴露工藝。蝕刻工藝包括干法蝕刻、濕法蝕刻、其他蝕刻方法、或其組合。在襯底210上方形成柵極介電層222，柵極介電層222包括介電材料如氧化硅、氮氧化硅、氮化硅，高k介電材料，其他合適的介電材料；或其組合。示例性高k介電材料包括HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, Ta2O5, Ti02、A1203、ZrO2, Y2O3> L203、其他合適的材料、或者其組合。柵極介電層222可以包括多層結(jié)構(gòu)。例如，柵極介電層222可以包括界面層以及在界面層上形成的高k介電材料層。示例性界面層可以是通過熱處理工藝或ALD工藝形成的生長的氧化硅層。在柵極介電層222上方形成柵極層224。在所述實(shí)施例中，柵極層224是多晶體硅(多晶硅)層。為達(dá)到適當(dāng)?shù)膶?dǎo)電性可以摻雜多晶硅層?？蛇x地，如果要形成偽柵極并在隨后的柵極替換工藝中替換該偽柵極，則可以不必?fù)诫s多晶硅?？蛇x地，柵極層224包括具有適當(dāng)功函數(shù)的導(dǎo)電層，因此，柵極層224也可以被稱為功函數(shù)層。功函數(shù)層包括任何合適的材料，以使該層可以被調(diào)整成具有適當(dāng)?shù)墓瘮?shù)以實(shí)現(xiàn)增強(qiáng)關(guān)聯(lián)器件的性能。例如，如果期望用于PFET器件的p型功函數(shù)金屬(p-金屬)，如在所述實(shí)施例中，則導(dǎo)電層可以包括TiN或TaN。另一方面，如果期望用于NFET器件的n型功函數(shù)金屬(n_金屬)，則導(dǎo)電層可以包括Ta、TiAl、TiAlN或TaCN。功函數(shù)層可以包括摻雜的導(dǎo)電氧化物材料。柵極層224可以包括其他導(dǎo)電材料如鋁、銅、鎢、金屬合金、金屬硅化物、其他合適的材料、或其組合。例如，當(dāng)柵極層224包括功函數(shù)層時，可以在功函數(shù)層上方形成另一導(dǎo)電層。在柵極層224上方形成硬掩膜層226。硬掩膜層226包括氧化硅、氮化硅、氮氧化娃、碳化娃、其他合適的介電材料、或其組合。硬掩膜層226可以具有多層結(jié)構(gòu)。

對于柵極結(jié)構(gòu)220可以形成間隔件襯層228和間隔件230。在所述實(shí)施例中，間隔件襯層228包括氧化物材料如氧化硅，以及間隔件230包括氮化物材料如氮化硅?？蛇x地，間隔件230包括另一合適的介電材料如氧化硅、氮氧化硅、或其組合。間隔件襯層228也可以包括另一合適的介電材料。通過合適的工藝形成間隔件襯層228和間隔件230。例如，間隔件襯層228和間隔件230通過以下方式形成通過在集成電路器件200上方均厚(blanket)沉積第一介電層(氧化娃層)以及在第一介電層上方均厚沉積第二介電層(氮化硅層)，然后各向異性地蝕刻以去除介電層從而形成圖2中所示出的間隔件襯層228和間隔件230。間隔件襯層228和間隔件230被設(shè)置為鄰近柵極結(jié)構(gòu)220的柵疊層(柵極介電層222、柵極層224、和硬掩膜層226)的側(cè)壁。在所述實(shí)施例中，間隔件230是偏移(也被稱為偽)間隔件，其將在后續(xù)的加工期間被去除?？蛇x地，間隔件230可以是主間隔件(mainspacer)并形成PFET器件的柵極結(jié)構(gòu)的一部分。在圖3中，在PFET器件區(qū)212中的PFET器件的源極區(qū)和漏極區(qū)中形成凹槽240。在所述實(shí)施例中，柵極結(jié)構(gòu)220介于PFET器件的源極區(qū)和漏極區(qū)之間，并且在源極區(qū)和漏極區(qū)之間限定溝道區(qū)。凹槽240延伸進(jìn)入襯底210 —深度。在一種實(shí)例中，凹槽240延伸進(jìn)入襯底210約60nm至約65nm的深度。在所述實(shí)施例中，蝕刻工藝去除部分襯底210以在襯底210上形成凹槽240。蝕刻工藝包括干法蝕刻工藝、濕法蝕刻工藝、或其組合。干法和濕法蝕刻工藝具有能夠調(diào)整達(dá)到凹槽240的期望輪廓的蝕刻參數(shù)，如所用的蝕刻劑、蝕刻溫度、蝕刻溶液濃度、蝕刻壓力、電源功率、RF偏置電壓、RF偏置功率、蝕刻劑流速、和其他合適的參數(shù)。在實(shí)例中，干法蝕刻工藝是等離子體蝕刻工藝，該等離子體蝕刻工藝使用含氟蝕刻劑、含氯蝕刻劑、含溴蝕刻劑、或者其他合適的蝕刻劑。在實(shí)例中，濕法蝕刻工藝使用濕法蝕刻溶液，該濕法蝕刻溶液包括NH4OH、HF(氫氟酸)、TMAH(四甲基氫氧化銨)、其他合適的濕法蝕刻溶液、或其組合。在蝕刻工藝之后，可以實(shí)施預(yù)清洗工藝，以用HF溶液或其他合適的溶液清洗凹槽240。在圖4中，實(shí)施去耦等離子體氮化工藝250以沿著限定凹槽240的襯底210的表面形成鈍化層252。去耦等離子體氮化工藝250使用電感耦合以生成含氮等離子體并將氮引入襯底210中，尤其是沿著限定凹槽240的襯底210的表面，以形成鈍化層252。因此，凹槽240被襯底210的氮鈍化表面限定。可以調(diào)整去耦等離子體氮化工藝250的各種參數(shù)如含氮?dú)怏w、氣體流速、溫度、時間、電源功率、偏置電壓、脈沖射頻、和其他合適的參數(shù)以達(dá)到鈍化層252的期望氮劑量和期望氮摻雜劑分布。在一種實(shí)例中，去耦等離子體氮化工藝250在約室溫(例如，約20°C至約25°C )下將襯底210暴露于流速為約280sccm至約320sccm的含氮?dú)怏w如N2,持續(xù)約90秒至約100秒。在實(shí)例中，襯底210暴露于含氮?dú)怏w約30秒。在實(shí)例中，含氮?dú)怏w的流速為約300sccm。如下面進(jìn)一步所述的，鈍化層252 (以及因此限定凹槽240的襯底210的氮鈍化表面)提供沿著凹槽240的阻擋層，該阻擋層阻止可在后續(xù)摻雜工藝期間使用的摻雜劑如硼摻雜劑向外擴(kuò)散。鈍化層252從限定凹槽240的襯底210的表面向襯底210中延伸一深度。在所述實(shí)施例中，該深度小于或者等于約1,000人。鈍化層252進(jìn)而具有氮劑量和氮摻雜分布。在一種實(shí)例中，鈍化層252包括約I X 1017atoms/cm3至約I X 102°atoms/cm3的氮摻雜濃度。可以使用其他氮摻雜濃度來優(yōu)化鈍化層252中氮與硅的比率。在所述實(shí)施例中，在整個鈍化層252中氮摻雜濃度是一致的，并因此，當(dāng)觀察從限定凹槽240的襯底210的表面到襯底210中的所述深度時，鈍化層252的氮摻雜劑分布是一致的。可選地，氮摻雜劑分布可以是梯度的，其中隨著從限定凹槽240的襯底210的表面到襯底210中的所述深度增加，氮的濃度也隨之增加。去耦等離子體氮化工藝250替代通常用于沿著限定凹槽240的襯底210的表面形成碳注入物的碳注入工藝。 盡管通過碳注入工藝形成的碳注入物有效地阻止了摻雜劑的向外擴(kuò)散，但是需要退火工藝來激活碳注入物。這種退火不期望地增加了規(guī)定的用于制造集成電路器件200的熱預(yù)算。通過用如本文所述的去耦等離子體氮化工藝250替代碳注入工藝，在無需實(shí)施額外的退火工藝的情況下獲得了用于阻止后續(xù)加工期間摻雜劑向外擴(kuò)散的阻擋物。也因此消除了采用碳注入工藝引起的熱預(yù)算問題。通過實(shí)施去耦等離子體氮化工藝250，還降低了制造時間，因?yàn)榭梢匀コ嘶鸩襟E。在圖5中，半導(dǎo)體材料被形成在凹槽240中以在PMOS器件區(qū)212形成應(yīng)變結(jié)構(gòu)。半導(dǎo)體材料形成在凹槽240中的源極和漏極部件260。源極和漏極部件260可以可選地被稱為凸起的源極和漏極區(qū)。在所述實(shí)施例中，實(shí)施外延(epitaxy or epitaxial (epi))工藝以在凹槽240中沉積半導(dǎo)體材料。外延工藝可以包括選擇性外延生長(SEG)工藝、CVD沉積技術(shù)(例如，汽相外延(VPE)和/或超高真空CVD (UHV-CVD))、分子束外延、其他合適的外延工藝、或者其組合。外延工藝可以使用氣體和/或液體前體，其可以與襯底210的組分相互反應(yīng)。沉積的半導(dǎo)體材料向PFET器件的溝道區(qū)提供壓力或應(yīng)力，以增強(qiáng)器件的載流子遷移率和增強(qiáng)器件性能。在所述的實(shí)施例中，通過外延工藝在襯底210的凹槽240中沉積硅鍺(SiGe)以形成SiGe源極和漏極部件260。而且，在所述實(shí)施例中，源極和漏極部件260摻雜有合適的摻雜劑。例如，SiGe源極和漏極部件摻雜有硼(B)以形成SiGe = B源極和漏極部件。源極和漏極部件260可以摻雜有其他合適的摻雜劑，如碳(C)或銻(Sb)。可選地，源極和漏極部件260是摻雜有銻的硅(Si)源極和漏極部件(S1:Sb源極和漏極部件)。在又一個可選實(shí)施例中，源極和漏極部件260是摻雜有碳(C)的硅(Si)源極和漏極部件(S1:C源極和漏極部件)。可以是在外延工藝期間現(xiàn)場摻雜源極和漏極部件260，或者現(xiàn)場不摻雜然后在后續(xù)工藝中摻雜源極和漏極部件260?？梢酝ㄟ^離子注入工藝、等離子體浸沒離子注A (PIII)工藝、氣體和/或固體源擴(kuò)散工藝、其他合適的工藝、或其組合實(shí)現(xiàn)摻雜。源極和漏極部件260可以進(jìn)一步暴露于退火工藝，如快速熱退火工藝。如上面所注意到的，在源極和漏極部件260和襯底210之間設(shè)置的鈍化層252提供了沿著凹槽240的阻擋層，所述阻擋層阻止摻雜劑如硼摻雜劑的向外擴(kuò)散。因此，在源極和漏極部件260的摻雜期間，鈍化層252阻止摻雜劑如硼向外擴(kuò)散至襯底210中，尤其是阻止向外擴(kuò)散至集成電路器件200的溝道區(qū)內(nèi)(注意溝道區(qū)被限定在PFET器件區(qū)212中的源極和漏極區(qū)之間，尤其是在柵極結(jié)構(gòu)220下方以及在源極和漏極部件260之間)。鈍化層252包括優(yōu)化用于阻止摻雜劑向外擴(kuò)散的氮與硅的比率，同時提供用于形成外延生長源極和漏極部件260的合適的襯底表面。優(yōu)化氮與硅的比率可以依據(jù)用于形成源極和漏極部件260的工藝控制得如何。集成電路器件200可以繼續(xù)加工以完成制造，如下面所簡要討論的。例如，對于柵極結(jié)構(gòu)220可以形成間隔件。在實(shí)例中，在形成源極和漏極部件260之后去除間隔件230 (其在所述實(shí)施例中充當(dāng)偏移或偽間隔件)，并且隨后可以形成用于柵極結(jié)構(gòu)220的間隔件?？梢酝ㄟ^n型摻雜劑如磷或砷或者p型摻雜劑如硼的離子注入形成輕摻雜的源極/漏極(LDD)區(qū)和/或重?fù)诫s的源極/漏極(HDD)區(qū)。LDD和/或HDD區(qū)可以比所述實(shí)施例中更早地形成。另外，例如在凸起的源極/漏極部件上形成硅化物部件，以減少接觸阻力?？梢酝ㄟ^包括沉積金屬層、退火金屬層使得金屬層能夠與硅反應(yīng)形成硅化物、然后去除未反應(yīng)的金屬層的工藝在源極和漏極部件上形成硅化物部件。在襯底上形成層間介電(ILD)層，并且進(jìn)一步對襯底應(yīng)用化學(xué)機(jī)械拋光(CMP)工藝來平坦化襯底?？梢栽谛纬蒊LD層之前在柵極結(jié)構(gòu)220的頂部上形成接觸蝕刻停止層(CESL)。在一種實(shí)例中，成品器件的柵極層224保留多晶硅。在另一種實(shí)例中，多晶硅被去除，在后柵極或柵極替換工藝中用金屬替換。在后柵極工藝中，對ILD層實(shí)施的CMP工藝?yán)^續(xù)暴露出柵極結(jié)構(gòu)的硬掩膜層，并且實(shí)施蝕刻工藝來去除硬掩膜層和多晶硅，從而形成溝槽。然后用適當(dāng)?shù)墓瘮?shù)金屬(例如P型功函數(shù)金屬或n型功函數(shù)金屬)填充溝槽。進(jìn)一步地，包括金屬層和金屬層間電介質(zhì)(MD)的多層互連(MLI)形成在襯底210上方以電連接集成電路器件200的各種部件或結(jié)構(gòu)。多層互連包括縱向互連件如常規(guī)通孔或接觸件，以及橫向互連件如金屬線。各種互連 部件可以應(yīng)用各種導(dǎo)電材料，包括銅、鎢和硅化物。在一個實(shí)例中，使用鑲嵌工藝來形成銅多層互連結(jié)構(gòu)。集成電路器件200作為一個實(shí)例。集成電路器件200可以用于各種應(yīng)用如數(shù)字電路、成像傳感器器件、異質(zhì)半導(dǎo)體器件、動態(tài)隨機(jī)存取存儲器(DRAM)單元、單電子晶體管(SET)和/或其他微電子器件(在本文中合起來被稱為微電子器件)。而且，本發(fā)明的各方面也適用于和/或很容易適應(yīng)于其他類型晶體管，包括單柵極晶體管、雙柵極晶體管和其它多柵極晶體管，并可以使用在許多不同的應(yīng)用中，包括傳感器單元、存儲器單元、邏輯單元和其它的單元。
本發(fā)明提供實(shí)現(xiàn)了許多不同的實(shí)施例。不同的實(shí)施例可以具有不同的優(yōu)點(diǎn)，但是沒有特定的優(yōu)點(diǎn)是任何實(shí)施例所必需的。在一種實(shí)例中，一種方法包括提供襯底；在襯底上方形成柵極結(jié)構(gòu)；去除部分襯底以在襯底中形成第一凹槽和第二凹槽，以使柵極結(jié)構(gòu)介于第一凹槽和第二凹槽之間；在襯底中形成氮鈍化層，以使第一凹槽和第二凹槽被所述襯底的氮鈍化表面限定；以及在第一凹槽和第二凹槽的氮鈍化表面的上方形成摻雜的源極和漏極部件，該摻雜的源極和漏極部件填充第一凹槽和第二凹槽。形成氮鈍化層的步驟可以包括實(shí)施去耦等離子體氮化工藝，這可以包括將氮注入到襯底至小于或等于約1,000 A的深度。形成氮鈍化層的步驟可以包括在不實(shí)施退火工藝的情況下將氮摻雜劑注入到襯底。在實(shí)例中，襯底是硅襯底，并且形成氮鈍化層的步驟包括優(yōu)化氮鈍化層的硅與氮的比率，以使在形成摻雜的源極和漏極部件時氮鈍化層阻止摻雜劑向外擴(kuò)散。在氮鈍化表面上方形成摻雜的源極和漏極部件的步驟可以包括在氮鈍化表面的上方外延生長半導(dǎo)體材料以及摻雜半導(dǎo)體材料。外延生長半導(dǎo)體材料可以是硅鍺，并且該硅鍺可以摻雜有硼?？梢栽谕庋由L半導(dǎo)體材料的同時或者外延生長半導(dǎo)體材料之后實(shí)施摻雜半導(dǎo)體材料。在另一實(shí)例中，一種方法包括在襯底上方形成柵極結(jié)構(gòu)；在襯底中形成鄰近柵極結(jié)構(gòu)的凹槽，其中該凹槽被襯底的表面限定；實(shí)施去耦等離子體氮化工藝，從而沿著限定凹槽的襯底的表面形成鈍化層；以及在形成鈍化層之后，在凹槽中形成摻雜的、外延半導(dǎo)體部件。去耦等離子體氮化工藝包括使用含氮?dú)怏w，包括N2?？梢栽谑覝叵氯缂s20°C至約25°C的溫度下實(shí)施去耦等離子體氮化工藝。摻雜的外延半導(dǎo)體部件可以包括摻雜有硼的外延硅鍺部件。形成鈍化層的步驟可以包括優(yōu)化鈍化層的氮濃度，以使在形成摻雜有硼的外延硅鍺部件期間鈍化層阻止硼擴(kuò)散至襯底中。在又一個實(shí)例中，一種方法包括在襯底上方形成柵極結(jié)構(gòu)；在襯底中蝕刻源極凹槽和漏極凹槽，以使柵極結(jié)構(gòu)介于源極凹槽和漏極凹槽之間；在不實(shí)施退火工藝的情況下，沿著限定源極凹槽和漏極凹槽的襯底的表面形成氮阻擋層；以及在源極凹槽和漏極凹槽中形成摻雜的源極和漏極部件，該摻雜的源極和漏極部件被設(shè)置在氮阻擋層上。在不實(shí)施退火工藝的情況下沿著限定源極凹槽和漏極凹槽的襯底的表面形成氮阻擋層可以包括實(shí)施去耦等離子體氮化工藝。在整個氮阻擋層中可以具有基本上一致的氮摻雜濃度。形成摻雜的源極和漏極部件的步驟可以 包括在源極凹槽和漏極凹槽中外延生長硅鍺；以及用硼摻雜硅鍺。在外延生長硅鍺的同時或者在外延生長硅鍺之后可以用硼摻雜硅鍺。在又一個實(shí)施例中，一種集成電路器件包括襯底；以及設(shè)置在襯底上方的柵極結(jié)構(gòu)，其中，該柵極結(jié)構(gòu)介于襯底的源極區(qū)和漏極區(qū)之間。源極區(qū)和漏極區(qū)包括設(shè)置襯底中的氮鈍化層；以及設(shè)置在氮鈍化層上的摻雜的外延半導(dǎo)體部件。在一個實(shí)例中，該摻雜的外延半導(dǎo)體部件包括摻雜有硼的硅鍺。上面論述了若干實(shí)施例的部件，使得本領(lǐng)域技術(shù)人員可以更好地理解本發(fā)明的各個方面。本領(lǐng)域技術(shù)人員應(yīng)該理解，可以很容易地使用本發(fā)明作為基礎(chǔ)來設(shè)計或更改其他用于達(dá)到與本文所介紹實(shí)施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)點(diǎn)的工藝和結(jié)構(gòu)。本領(lǐng)域技術(shù)人員也應(yīng)該意識到，這種等效結(jié)構(gòu)并不背離本發(fā)明的精神和范圍，并且在不背離本發(fā)明的精神和范圍的情況下，可以在其中進(jìn)行多種變化、替換以及改變。
權(quán)利要求
1.一種方法，包括 提供襯底； 在所述襯底上方形成柵極結(jié)構(gòu)； 去除部分所述襯底以在所述襯底中形成第一凹槽和第二凹槽，以使所述柵極結(jié)構(gòu)介于所述第一凹槽和所述第二凹槽之間； 在所述襯底中形成氮鈍化層，以使所述第一凹槽和所述第二凹槽被所述襯底的氮鈍化表面限定；以及 在所述第一凹槽和所述第二凹槽的氮鈍化表面的上方形成摻雜的源極和漏極部件，所述摻雜的源極和漏極部件填充所述第一凹槽和所述第二凹槽。
2.根據(jù)權(quán)利要求1所述的方法，其中，所述在所述半導(dǎo)體襯底中形成所述氮鈍化層的步驟包括實(shí)施去耦等離子體氮化工藝。
3.根據(jù)權(quán)利要求2所述的方法，其中，所述實(shí)施所述去耦等離子體氮化工藝的步驟包括將氮摻雜劑注入到所述襯底至小于或者等于約I,OOO A的深度。
4.根據(jù)權(quán)利要求1所述的方法，其中，所述在所述襯底中形成所述氮鈍化層的步驟包括在不實(shí)施退火工藝的情況下將氮摻雜劑注入到所述襯底。
5.一種方法，包括 在襯底上方形成柵極結(jié)構(gòu)； 在所述襯底中形成鄰近所述柵極結(jié)構(gòu)的凹槽，其中所述凹槽被所述襯底的表面限定； 實(shí)施去耦等離子體氮化工藝，從而沿著限定所述凹槽的所述襯底的表面形成鈍化層；以及 在形成所述鈍化層之后，在所述凹槽中形成摻雜的、外延半導(dǎo)體部件。
6.根據(jù)權(quán)利要求5所述的方法，其中，所述實(shí)施所述去耦等離子體氮化工藝的步驟包括使用含氮?dú)怏w，所述含氮?dú)怏w包括N2。
7.一種方法，包括 在襯底上方形成柵極結(jié)構(gòu)； 在所述襯底中蝕刻源極凹槽和漏極凹槽，以使所述柵極結(jié)構(gòu)介于所述源極凹槽和所述漏極凹槽之間； 在不實(shí)施退火工藝的情況下，沿著限定所述源極凹槽和所述漏極凹槽的所述襯底的表面形成氮阻擋層；以及 在所述源極凹槽和所述漏極凹槽中形成摻雜的源極和漏極部件，所述摻雜的源極和漏極部件被設(shè)置在所述氮阻擋層上。
8.根據(jù)權(quán)利要求7所述的方法，其中，所述沿著限定所述源極凹槽和所述漏極凹槽的所述襯底的表面形成所述氮阻擋層并且不實(shí)施退火工藝的步驟包括實(shí)施去耦等離子體氮化工藝。
9.一種集成電路器件，包括 襯底；以及 柵極結(jié)構(gòu)，被設(shè)置在所述襯底上方，其中所述柵極結(jié)構(gòu)介于所述襯底的源極區(qū)和漏極區(qū)之間，所述源極區(qū)和所述漏極區(qū)每一個都包括 設(shè)置在所述襯底中的氮鈍化層；以及設(shè)置在所述氮鈍化層上的摻雜的外延半導(dǎo)體部件。
10.根據(jù)權(quán)利要求9所述的集成電路器件，其中，所述摻雜的外延半導(dǎo)體器件包括摻雜有硼的硅鍺。
全文摘要
本發(fā)明公開了一種集成電路器件和用于制造該集成電路器件的方法。在一種實(shí)施例中，該方法包括提供襯底；在襯底上方形成柵極結(jié)構(gòu)；去除部分襯底以在襯底中形成第一凹槽和第二凹槽，以使柵極結(jié)構(gòu)介于第一凹槽和第二凹槽之間；在襯底中形成氮鈍化層，以使第一凹槽和第二凹槽被所述襯底的氮鈍化表面限定；以及在第一凹槽和第二凹槽的氮鈍化表面的上方形成摻雜的源極和漏極部件，該摻雜的源極和漏極部件填充第一凹槽和第二凹槽。本發(fā)明還提供了一種源極和漏極凹槽的氮鈍化。
文檔編號H01L21/336GK103035527SQ20121004086
公開日2013年4月10日 申請日期2012年2月21日 優(yōu)先權(quán)日2011年10月6日
發(fā)明者柯家洋, 黃靖謙, 邱盈翰, 王琳松 申請人:臺灣積體電路制造股份有限公司