專(zhuān)利名稱(chēng)：具有穩(wěn)壓電路的半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體集成電路，更具體地，涉及一種具有需要更小的電路面積并將靜電放電的穩(wěn)壓電路的半導(dǎo)體集成電路。
背景技術(shù)：
被設(shè)計(jì)用于低于5V的電源的半導(dǎo)體集成電路可能因?yàn)殪o電的引入和產(chǎn)生而被損壞或破壞。為了防止靜電引入半導(dǎo)體集成電路，半導(dǎo)體集成電路可以具有靜電保護(hù)電路。例如，靜電保護(hù)電路可以在焊盤(pán)與電源端子之間放置反向二極管以將靜電放電。這種反向二極管是通過(guò)實(shí)施MOS晶體管結(jié)構(gòu)而形成的。然而，為了防止受到靜電損壞，MOS晶體管型的反向二極管在尺寸上要大。大的反向二極管尺寸阻礙了半導(dǎo)體集成度的增加。

發(fā)明內(nèi)容
在以下的公開(kāi)中說(shuō)明一種能夠減少電路面積并對(duì)靜電放電的半導(dǎo)體集成電路。在本發(fā)明的一個(gè)不例性實(shí)施例中，一種半導(dǎo)體集成電路包括；第一電壓供應(yīng)單兀；第二電壓供應(yīng)單元，所述第二電壓供應(yīng)單元被配置為供應(yīng)具有與所述第一電壓供應(yīng)單元不同電平的電壓；以及穩(wěn)壓?jiǎn)卧?，所述穩(wěn)壓?jiǎn)卧B接在所述第一電壓供應(yīng)單元與所述第二電壓供應(yīng)單元之間，包括至少一個(gè)放電通道，所述至少一個(gè)放電通道包括鉗位部，所述鉗位部被配置為暫時(shí)降低從所述第一電壓供應(yīng)單元或所述第二電壓供應(yīng)單元引入的電壓的電平；以及放電部，所述放電部被配置為將經(jīng)過(guò)所述鉗位部的電壓放電至所述第二電壓供應(yīng)單元或所述第一電壓供應(yīng)單元。在本發(fā)明的另一個(gè)示例性實(shí)施例中，一種半導(dǎo)體集成電路包括第一放電通道，所述第一放電通道連接在電源電壓供應(yīng)單元與焊盤(pán)之間，且所述第一放電通道包括與所述焊盤(pán)連接的第一鉗位部以及連接在所述第一鉗位部與所述電源電壓供應(yīng)單元之間的第一放電部；以及第二放電通道，所述第二放電通道連接在所述焊盤(pán)與接地電壓供應(yīng)單元之間，且所述第二放電通道包括與所述焊盤(pán)連接的第二鉗位部以及連接在所述第二鉗位部與所述接地電壓供應(yīng)單元之間的第二放電部。


結(jié)合附圖描述本發(fā)明的特征、方面和實(shí)施例，在附圖中圖I是說(shuō)明本發(fā)明的一個(gè)方面的框圖2A是說(shuō)明根據(jù)本發(fā)明的一個(gè)實(shí)施例的具有穩(wěn)壓電路的半導(dǎo)體集成電路的電路圖；圖2B是圖2A的等效電路圖；圖2C是說(shuō)明圖2B的結(jié)電容器的半導(dǎo)體集成電路的局部截面圖；圖3A是根據(jù)本發(fā)明的另一個(gè)實(shí)施例的具有穩(wěn)壓電路的半導(dǎo)體集成電路的電路圖；圖3B是圖3A的等效電路圖；圖3C和圖3D是說(shuō)明包括圖3A所示的鉗位部的MOS晶體管的平面圖；·
圖4A是根據(jù)本發(fā)明的另一個(gè)實(shí)施例的具有穩(wěn)壓電路的半導(dǎo)體集成電路的電路圖；圖4B是說(shuō)明包括圖4A所示的鉗位部的MOS晶體管的平面圖；圖5是根據(jù)本發(fā)明的另一個(gè)實(shí)施例的具有穩(wěn)壓電路的半導(dǎo)體集成電路的電路圖；圖6A是根據(jù)本發(fā)明的另一個(gè)實(shí)施例的具有穩(wěn)壓電路的半導(dǎo)體集成電路的電路圖；圖6B是圖6A的等效電路圖；圖7A是說(shuō)明根據(jù)本發(fā)明的另一個(gè)實(shí)施例的具有穩(wěn)壓電路的半導(dǎo)體集成電路的電路圖；圖7B是圖7A的等效電路圖；圖8A是說(shuō)明根據(jù)本發(fā)明的另一個(gè)實(shí)施例的具有穩(wěn)壓電路的半導(dǎo)體集成電路的電路圖；以及圖8B是圖8A的等效電路圖。
具體實(shí)施例方式以下將結(jié)合附圖通過(guò)示例性實(shí)施例來(lái)說(shuō)明根據(jù)本發(fā)明的具有穩(wěn)壓電路的半導(dǎo)體集成電路。參見(jiàn)圖I，半導(dǎo)體集成電路100包括第一電壓供應(yīng)單元120、第二電壓供應(yīng)單元150和穩(wěn)壓?jiǎn)卧?00。第一電壓供應(yīng)單元120和第二電壓供應(yīng)單元150可以供應(yīng)不同的電壓電平。例如，第一電壓供應(yīng)單元120和第二電壓供應(yīng)單元150可以作為諸如電源電壓供應(yīng)單元VDD、接地電壓供應(yīng)單元VSS、以及焊盤(pán)來(lái)工作，所述焊盤(pán)是被提供有外部信號(hào)的端子。選擇第一電壓供應(yīng)單元120和第二電壓供應(yīng)單元150來(lái)執(zhí)行不同的功能。穩(wěn)壓?jiǎn)卧?00連接在第一電壓供應(yīng)單元120與第二電壓供應(yīng)單元150之間。穩(wěn)壓?jiǎn)卧?00可以包括鉗位部250a和放電部250b。鉗位部250a和放電部250b在穩(wěn)壓?jiǎn)卧?00中的相對(duì)位置可以根據(jù)第一電壓供應(yīng)單元120和第二電壓供應(yīng)單元150的電壓電平而定。參見(jiàn)圖1，鉗位部250a和放電部250b的連接節(jié)點(diǎn)定義為“A”。鉗位部250a可以設(shè)置在A的與較高電平的電源單元連接的一側(cè)，放電部250b可以設(shè)置在A的與較低電平的電源單元連接的一側(cè)。例如，所述較高電平的電源為第一電壓供應(yīng)單元120，而所述較低電平的電源為第二電壓供應(yīng)單元150。
例如，當(dāng)尖峰電壓(peak voltage)諸如從第一電壓供應(yīng)單元120引入的靜電輸入到鉗位部250a時(shí),鉗位部250a可以起到暫時(shí)向下緩沖(down_buffer)所述尖峰電壓的作用。換言之，鉗位部250a暫時(shí)放電，并將所述尖峰電壓鉗位。鉗位部250a可以包括正向二極管，例如連接成正向二極管的NMOS或PMOS晶體管。然而，本發(fā)明并不局限在NMOS或PMOS晶體管，也可以使用多晶硅電阻器或金屬電阻器。放電部250b可以連接在連接節(jié)點(diǎn)A與第二電壓供應(yīng)單元150之間，并起到將緩沖的尖峰電壓放電的作用。放電部250b可以包括反向二極管，例如連接成反向二極管的NMOS或PMOS晶體管。附圖標(biāo)記Cj代表形成在反向二極管的結(jié)區(qū)中的寄生結(jié)電容器。放電部250b將首先被鉗位部250a鉗位了的尖峰電壓放電。放電部250b可以利用小的電路面積消除靜電。在本發(fā)明中未使用具有大的電路面積的MOS晶體管將整個(gè)尖峰電壓放電。而是，在本發(fā)明中，鉗位部250a主要是降低尖峰電壓的電壓電平。由于較低電平的電壓和電荷被輸入到放電部250b，因此在不需使用大的電路面積的情況下也可以容易地將靜電放電。
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下面描述本發(fā)明的半導(dǎo)體集成電路可以如何操作。雖然本發(fā)明不受以下描述的限制，但以下的描述將假設(shè)第一電壓供應(yīng)單元120的電壓電平高于第二電壓供應(yīng)單元150的電壓電平。當(dāng)從第一電源單元120輸入諸如靜電的較高電平的電壓到鉗位部250a時(shí)，鉗位部可以將輸入的電壓鉗位。然后，被鉗位的電壓經(jīng)由放電部250b放電。參見(jiàn)圖2A和圖2C，半導(dǎo)體集成電路IOOa可以包括穩(wěn)壓?jiǎn)卧?10，穩(wěn)壓?jiǎn)卧?10包括兩個(gè)放電通道pathl和path2。穩(wěn)壓?jiǎn)卧?10形成在電源電壓供應(yīng)單元121 (VDD)與接地電壓供應(yīng)單元151 (VSS)之間。穩(wěn)壓?jiǎn)卧?10可以包括第一放電通道pathl和第二放電通道path2。第一放電通道pathl被配置為將從電源電壓供應(yīng)單元121輸入的尖峰電壓放電，而第二放電通道path2被配置為將從接地電壓供應(yīng)單元151輸入的尖峰電壓放電。第一放電通道pathl可以包括起鉗位部250a作用的第一 NMOS晶體管NI以及起放電部250b作用的第一 PMOS晶體管Pl。第一 NMOS晶體管NI可以連接成正向二極管以起實(shí)際的電阻器的作用。更具體地，第一 NMOS晶體管NI包括與電源電壓供應(yīng)單元121連接的漏極、與漏極連接的柵極、以及與第一 PMOS晶體管Pl連接的源極。相反地，第一 PMOS晶體管Pl可以連接成反向二極管用以放電。更具體地，第一 PMOS晶體管Pl包括與第一 NMOS晶體管NI的源極連接的源極、與源極連接的柵極、以及與接地電壓供應(yīng)單元151連接的漏極。第二放電通道path2可以包括起放電部250b作用的第二 NMOS晶體管N2以及起鉗位部250a作用的第二 PMOS晶體管P2。在第二 NMOS晶體管N2中，柵極和源極彼此連接以形成反向二極管。相反地，在第二 PMOS晶體管P2中，柵極和漏極彼此連接以形成正向二極管。參見(jiàn)圖2B，第一放電通道pathl具有正向二極管FDl和反向二極管RDl連接在電源電壓供應(yīng)單元VDD與接地電壓供應(yīng)單元VSS之間的等效電路。在第一放電通道pathl中，如果從電源電壓供應(yīng)單元VDD輸入的電壓出現(xiàn)尖峰(peak)，則在正向二極管FDl上發(fā)生電壓降。因此，如附圖標(biāo)記Xl所示，尖峰電壓部分一即對(duì)應(yīng)于電壓的尖峰的一部分一被鉗位。然后，被鉗位的電壓傳送至放電部250b，然后被放電。參見(jiàn)圖2C，當(dāng)施加可容許的電壓時(shí)，結(jié)電容器Cj中的耗盡區(qū)D逐漸減少且結(jié)電容量增加。如果輸入達(dá)到數(shù)百至數(shù)千伏的尖峰電壓諸如靜電時(shí)，結(jié)電容器Cj可能被損壞。然而，在本實(shí)施例中，由于向放電部25b提供的是尖峰電壓已被鉗位了的電壓，因此耗盡區(qū)D減少且結(jié)電容量增加。第二放電通道path2具有反向二極管RD2與正向二極管FD2連接在電源電壓供應(yīng)單元VDD與接地電壓供應(yīng)單元VSS之間的這一類(lèi)型的等效電路。如果從接地電壓供應(yīng)單元VSS輸入的電壓出現(xiàn)尖峰，則第二放電通道path2充當(dāng)對(duì)尖峰電壓放電的通道。第二放電通道path2的工作原理與第一放電通道pathl的工作原理相同。參見(jiàn)圖3A，根據(jù)本實(shí)施例的半導(dǎo)體集成電路IOOb可以包括穩(wěn)壓?jiǎn)卧?20，穩(wěn)壓?jiǎn)卧?20具有第一放電通道pathl和第二放電通道path2。穩(wěn)壓?jiǎn)卧?20形成在焊盤(pán)125與接地電壓供應(yīng)單元151之間。焊盤(pán)125可以是接收數(shù)據(jù)或信號(hào)的焊盤(pán)?！?br> 如圖3A和圖3B所示，第一放電通道path I和第二放電通道path2充當(dāng)用于將來(lái)自焊盤(pán)125的尖峰電壓或尖峰信號(hào)放電的通道。第一放電通道pathl和第二放電通道path2可以被配置為將電壓朝接地電壓供應(yīng)單元151放電。因此，第一放電通道pathl和第二放電通道path2可以具有基本上相同的配置。第一放電通道pathl和第二放電通道path2可以包括鉗位部250a和放電部250b。鉗位部250a可以包括起正向二極管作用的第一 NMOS晶體管NI和第二 NMOS晶體管N2。第一 NMOS晶體管NI和第二 NMOS晶體管N2連接在焊盤(pán)125與放電部250b之間。放電部250b可以包括第一 PMOS晶體管Pl和第二 PMOS晶體管P2。第一 PMOS晶體管Pl和第二 PMOS晶體管P2連接在鉗位部250a與接地電壓供應(yīng)單元151之間。為了改善緩沖效率，構(gòu)成鉗位部250a的第一 NMOS晶體管NI和第二 NMOS晶體管N2的寬度可以不同。例如，第一 NMOS晶體管NI的寬度Wl可以大于第二 NMOS晶體管N2的寬度W2。當(dāng)NMOS晶體管的寬度增加時(shí)，NMOS晶體管中的泄漏電流增加。因此，由于隨著泄漏電流的增加而發(fā)生加速的放電，故可以通過(guò)增加第一 NMOS晶體管和第二 NMOS晶體管的寬度來(lái)實(shí)現(xiàn)高鉗位?？梢酝ㄟ^(guò)直接增加有源區(qū)的寬度Wl的方法(參見(jiàn)圖3C)、或形成梳狀的柵電極GATEl的方法(參見(jiàn)圖3D)，來(lái)實(shí)現(xiàn)增加MOS晶體管的寬度。通過(guò)形成梳狀的柵電極，保持有源區(qū)的寬度W不變，但是增加了有效寬度。在圖3D中，柵GATE代表常規(guī)MOS晶體管的柵結(jié)構(gòu)。參見(jiàn)圖4A，也可以通過(guò)選擇性降低第一 NMOS晶體管NI和第二 NMOS晶體管N2的溝道長(zhǎng)度LI和L2來(lái)增加鉗位部250a的泄漏電流。例如，參見(jiàn)圖4B，可以通過(guò)將第二 NMOS晶體管N2的溝道長(zhǎng)度L2設(shè)計(jì)成比第一NMOS晶體管NI的溝道長(zhǎng)度LI短來(lái)增加泄漏電流。參見(jiàn)圖5，在高電壓或尖峰電壓施加到焊盤(pán)125的情況下，PMOS晶體管Pl和P2可以作為鉗位部250a使用。半導(dǎo)體集成電路IOOc可以包括處在接地電壓供應(yīng)單元151與焊盤(pán)125之間的穩(wěn)壓?jiǎn)卧?20a，穩(wěn)壓?jiǎn)卧?20a具有第一放電通道pathl和第二放電通道path2，第一放電通道pathl和第二放電通道path2具有相同的結(jié)構(gòu)。第一放電通道pathl和第二放電通道path2可以包括連接在接地電壓供應(yīng)單元151與焊盤(pán)125之間的放電部250b和鉗位部250a。放電部250b可以包括NMOS晶體管NI和N2，NMOS晶體管NI和N2連接在接地電壓供應(yīng)單元151與相應(yīng)的放電通道的鉗位部250a之間。NMOS晶體管NI和N2可以被配置成柵極和漏極彼此連接的反向二極管。鉗位部250a可以包括PMOS晶體管Pl和P2，PMOS晶體管Pl和P2連接在相應(yīng)的放電路通道的放電部250b與焊盤(pán)125之間。PMOS晶體管可以被配置成具有彼此連接以形成正向二極管配置的柵極和源極。如上所述，鉗位部250a中的PMOS晶體管Pl和P2可以在寬度Wl和W2以及溝道長(zhǎng)度LI和L2上作修改以增加泄漏電流，從而增加緩沖效率和鉗位效率。
參見(jiàn)圖6A和圖6B，電源電壓供應(yīng)單元121與接地電壓供應(yīng)單元151之間的第一放電通道pathl和第二放電通道path2的鉗位部250a的配置是圖2A所示的配置的修改例。例如，在半導(dǎo)體集成電路IOOd中，第一放電通道pathl和第二放電通道path2的鉗位部250a可以包括串聯(lián)連接的一對(duì)正向二極管FDl和FD2 (或FD3和FD4)。第一放電通道pathl的正向二極管FDl和FD2可以包括NMOS晶體管Nll和N12。在NMOS晶體管Nll和N12中柵極和漏極(與VDD連接的結(jié)端子)彼此連接。第二放電通道path2的正向二極管FD3和FD4可以包括PMOS晶體管P21和P22。在PMOS晶體管Pll與P22中柵極和漏極(與VSS連接的結(jié)端子)彼此連接。通過(guò)使用串聯(lián)連接的正向二極管FDl和FD2 (或FD3和FD4)來(lái)配置鉗位部250a，可以增加正向二極管上的電壓降。此外，雖然本實(shí)施例描述了鉗位部250a中的一對(duì)正向二極管FDl和FD2 (或FD3和FDR)，但連接多于兩個(gè)的正向二極管也落入本發(fā)明實(shí)施例的范圍內(nèi)。圖7A和7B示出圖2A所示的實(shí)施例的另一變型。參見(jiàn)圖7A和圖7B，半導(dǎo)體集成電路IOOe包括第一放電通道pathl和第二放電通道path2,第一放電通道pathl和第二放電通道path2每個(gè)都在穩(wěn)壓?jiǎn)卧?30中具有鉗位部250a。每個(gè)鉗位部250a可以包括正向二極管FDl或FD2以及電阻器Rl或R2。電阻器Rl和R2與正向二極管FDl或FD2并聯(lián)連接。因此，可以進(jìn)一步增加鉗位部250a的電壓降落效率。參見(jiàn)圖8A和圖8B，半導(dǎo)體集成電路IOOf可以包括電源電壓供應(yīng)單元121、焊盤(pán)125、接地電壓供應(yīng)單元151、以及并入的穩(wěn)壓?jiǎn)卧?40。并入的穩(wěn)壓?jiǎn)卧?40可以包括第一放電部242與第二放電部245。第一放電部242可以將焊盤(pán)125與電源電壓供應(yīng)單元121之間產(chǎn)生的靜電放電。第一放電部242可以包括連接在電源電壓供應(yīng)單元121與焊盤(pán)125之間的第一放電部分250b_l和第一鉗位部分250a_l。第一放電部分250b_l可以包括NMOS晶體管，所述NMOS晶體管的柵極與源極彼此連接以形成反向二極管。第一鉗位部分250a_l可以包括PMOS晶體管，所述PMOS晶體管的柵極與漏極彼此連接以形成正向二極管。第二放電部245用于將焊盤(pán)125與接地電壓供應(yīng)單元151之間產(chǎn)生的靜電放電。第二放電部245可以包括連接在焊盤(pán)125與接地電壓供應(yīng)單元151之間的第二鉗位部分250a_2和第二放電部分205b_2。第二鉗位部分250a_2可以是柵極與漏極彼此連接的NMOS晶體管。第二放電部分250b_2可以是柵極與源極彼此連接的PMOS晶體管。當(dāng)靜電從焊盤(pán)125引入時(shí)，根據(jù)靜電的類(lèi)型，首先通過(guò)在朝向電源電壓供應(yīng)單元121或接地電壓供應(yīng)單元151的方向上設(shè)置的第一鉗位部分250a_l或第二鉗位部分250a_2來(lái)產(chǎn)生電壓降。然后，通過(guò)第一放電部分250b_l或第二放電部分250b_2實(shí)現(xiàn)最終的放電。根據(jù)本發(fā)明，穩(wěn)壓電路在靜電可能泄漏的電壓源之間具有鉗位部和反向二極管，所述鉗位部包括正向二極管，正向二極管被配置為首先對(duì)靜電進(jìn)行鉗位和緩沖，反向二極管被配置為將緩沖和鉗位了的靜電放電。當(dāng)諸如靜電的尖峰電壓由鉗位部鉗位至特定電平時(shí)，被穩(wěn)定的鉗位電壓被提供給放電部。因此，可以不用包括放電部的額外電路面積來(lái)消除靜電。因此，可以減少靜電保護(hù)電路的面積，半導(dǎo)體電路可以具有聞集成度。雖然以上已經(jīng)描述了某些實(shí)施例，但本領(lǐng)域的技術(shù)人員會(huì)理解這些描述的實(shí)施例·僅是示例性的。因此，本文所述的具有穩(wěn)壓電路的半導(dǎo)體集成電路不應(yīng)當(dāng)限于描述的實(shí)施例。確切地說(shuō)，本文所述的具有穩(wěn)壓電路的半導(dǎo)體集成電路應(yīng)當(dāng)僅根據(jù)所附權(quán)利要求書(shū)并結(jié)合以上說(shuō)明書(shū)和附圖來(lái)限定。
權(quán)利要求
1.一種半導(dǎo)體集成電路，包括 第一電壓供應(yīng)單兀； 第二電壓供應(yīng)單元，所述第二電壓供應(yīng)單元被配置為供應(yīng)電平與所述第一電壓供應(yīng)單元的電平不同的電壓；以及 穩(wěn)壓?jiǎn)卧龇€(wěn)壓?jiǎn)卧B接在所述第一電壓供應(yīng)單元與所述第二電壓供應(yīng)單元之間，且包括至少一個(gè)放電通道，所述至少一個(gè)放電通道包括鉗位部和放電部，所述鉗位部被配置為暫時(shí)降低從所述第一電壓供應(yīng)單元或所述第二電壓供應(yīng)單元引入的電壓的電平，所述放電部被配置為將經(jīng)過(guò)所述鉗位部的電壓放電至所述第二電壓供應(yīng)單元或所述第一電壓供應(yīng)單元。
2.如權(quán)利要求I所述的半導(dǎo)體集成電路，其中，所述第一電壓供應(yīng)單元為電源電壓供應(yīng)單元,所述第二電壓供應(yīng)單元為接地電壓供應(yīng)單元。
3.如權(quán)利要求2所述的半導(dǎo)體集成電路，其中，所述穩(wěn)壓?jiǎn)卧? 第一放電通道，所述第一放電通道被配置為將從所述電源電壓供應(yīng)單元引入的靜電放電至所述接地電壓供應(yīng)單元；以及 第二放電通道，所述第二放電通道被配置為將從所述接地電壓供應(yīng)單元引入的靜電放電至所述電源電壓供應(yīng)單元。
4.如權(quán)利要求3所述的半導(dǎo)體集成電路，其中，所述第一放電通道包括 第一鉗位部，所述第一鉗位部與所述電源電壓供應(yīng)單元連接；以及 第一放電部，所述第一放電部連接在所述第一鉗位部與所述接地電壓供應(yīng)單元之間。
5.如權(quán)利要求4所述的半導(dǎo)體集成電路，其中，所述第二放電通道包括 第二放電部，所述第二放電部與所述電源電壓供應(yīng)單元連接；以及 第二鉗位部，所述第二鉗位部連接在所述第二放電部與所述接地電壓供應(yīng)單元之間。
6.如權(quán)利要求I所述的半導(dǎo)體集成電路， 其中，所述鉗位部包括正向二極管；并且 其中，所述正向二極管基于MOS晶體管結(jié)構(gòu)形成。
7.如權(quán)利要求6所述的半導(dǎo)體集成電路，其中，構(gòu)成所述鉗位部的多個(gè)正向二極管串聯(lián)連接。
8.如權(quán)利要求6所述的半導(dǎo)體集成電路，其中，所述鉗位部還包括電阻器，所述電阻器與所述正向二極管并聯(lián)連接。
9.如權(quán)利要求I所述的半導(dǎo)體集成電路，其中，所述第一電壓供應(yīng)單元為焊盤(pán)，所述第二電壓供應(yīng)單元為接地電壓供應(yīng)單元。
10.如權(quán)利要求9所述的半導(dǎo)體集成電路，其中，所述穩(wěn)壓?jiǎn)卧ǖ谝环烹娡ǖ篮偷诙烹娡ǖ?，所述第一放電通道和所述第二放電通道被配置為將?lái)自所述焊盤(pán)的靜電放電至所述接地電壓供應(yīng)單元。
11.如權(quán)利要求10所述的半導(dǎo)體集成電路， 其中，所述第一放電通道包括第一鉗位部和第一放電部，所述第一鉗位部與所述焊盤(pán)連接，所述第一放電部連接在所述第一鉗位部與所述接地電壓供應(yīng)單元之間；并且 其中，所述第二放電通道包括第二鉗位部和第二放電部，所述第二鉗位部與所述焊盤(pán)連接，所述第二放電部連接在所述第二鉗位部與所述接地電壓供應(yīng)單元之間。
12.如權(quán)利要求11所述的半導(dǎo)體集成電路，其中，所述第一鉗位部和所述第二鉗位部包括連接成正向二極管型的MOS晶體管。
13.如權(quán)利要求12所述的半導(dǎo)體集成電路，其中，構(gòu)成所述第一鉗位部的MOS晶體管比構(gòu)成所述第二鉗位部的MOS晶體管具有更大的泄漏電流。
14.如權(quán)利要求12所述的半導(dǎo)體集成電路，其中，構(gòu)成所述第一鉗位部的MOS晶體管的寬度大于構(gòu)成所述第二鉗位部的MOS晶體管的寬度。
15.如權(quán)利要求12所述的半導(dǎo)體集成電路，其中，構(gòu)成所述第一鉗位部的MOS晶體管的溝道長(zhǎng)度比構(gòu)成所述第二鉗位部的MOS晶體管的溝道長(zhǎng)度短。
16.—種半導(dǎo)體集成電路,包括 第一放電通道，所述第一放電通道連接在電源電壓供應(yīng)單元與焊盤(pán)之間，且包括第一鉗位部和第一放電部，所述第一鉗位部與所述焊盤(pán)連接，所述第一放電部連接在所述第一鉗位部與所述電源電壓供應(yīng)單元之間；以及 第二放電通道，所述第二放電通道連接在所述焊盤(pán)與接地電壓供應(yīng)單元之間，且包括第二鉗位部和第二放電部，所述第二鉗位部與所述焊盤(pán)連接，所述第二放電部連接在所述第二鉗位部與所述接地電壓供應(yīng)單元之間。
17.如權(quán)利要求16所述的半導(dǎo)體集成電路，其中，所述第一鉗位部和所述第二鉗位部中的每個(gè)都包括正向二極管。
18.如權(quán)利要求16所述的半導(dǎo)體集成電路， 其中，所述第一鉗位部包括連接成正向二極管型的PMOS晶體管；并且 其中，所述第二鉗位部包括連接成正向二極管型的NMOS晶體管。
19.如權(quán)利要求16所述的半導(dǎo)體集成電路，其中，所述第一放電部和所述第二放電部中的每個(gè)都包括反向二極管。
20.如權(quán)利要求18所述的半導(dǎo)體集成電路， 其中，所述第一放電部包括連接成反向二極管型的NMOS晶體管；并且 其中，所述第二放電部包括連接成反向二極管型的PMOS晶體管。
21.—種半導(dǎo)體集成電路，包括 第一放電通道，所述第一放電通道連接在第一電壓供應(yīng)單元與第二電壓供應(yīng)單元之間，且包括正向二極管和反向二極管，所述正向二極管與所述第一電壓供應(yīng)單元連接，所述反向二極管連接在所述正向二極管與所述第二電壓供應(yīng)單元之間；以及 第二放電通道，所述第二放電通道連接在所述第二電壓供應(yīng)單元與所述第一電壓供應(yīng)單元之間，且包括第二正向二極管和第二反向二極管，所述第二正向二極管與所述第二電壓供應(yīng)單元連接，所述第二反向二極管連接在所述第二正向二極管與所述第一電壓供應(yīng)單元之間。
22.如權(quán)利要求21所述的半導(dǎo)體集成電路，其中，所述第一電壓供應(yīng)單元供應(yīng)比所述第二電壓供應(yīng)單元高的電壓電平。
全文摘要
本發(fā)明提供一種半導(dǎo)體集成電路，包括第一電壓供應(yīng)單元；第二電壓供應(yīng)單元，所述第二電壓供應(yīng)單元被配置為供應(yīng)電平不同于所述第一電壓供應(yīng)單元的電平的電壓；以及穩(wěn)壓?jiǎn)卧?，所述穩(wěn)壓?jiǎn)卧B接在所述第一電壓供應(yīng)單元與所述第二電壓供應(yīng)單元之間，且包括至少一個(gè)放電通道，所述至少一個(gè)放電通道包括鉗位部和放電部，所述鉗位部被配置為暫時(shí)降低從所述第一電壓供應(yīng)單元或所述第二電壓供應(yīng)單元引入的電壓的電平，所述放電部被配置為將經(jīng)過(guò)所述鉗位部的電壓放電至所述第二電壓供應(yīng)單元或所述第一電壓供應(yīng)單元。
文檔編號(hào)H01L27/02GK102956633SQ20121004198
公開(kāi)日2013年3月6日 申請(qǐng)日期2012年2月23日 優(yōu)先權(quán)日2011年8月18日
發(fā)明者金宗洙 申請(qǐng)人:海力士半導(dǎo)體有限公司