專利名稱：Sram存儲(chǔ)器及其形成方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體制作領(lǐng)域，尤其涉及一種SRAM存儲(chǔ)器及其形成方法。
背景技術(shù)：
靜態(tài)隨機(jī)存儲(chǔ)器(SRAM)作為揮發(fā)性存儲(chǔ)器中的一員，具有高速度、低功耗與標(biāo)準(zhǔn)工藝相兼容等優(yōu)點(diǎn)，廣泛應(yīng)用于PC、個(gè)人通信、消費(fèi)電子產(chǎn)品(智能卡、數(shù)碼相機(jī)、多媒體播放器)等領(lǐng)域。圖1為現(xiàn)有6T結(jié)構(gòu)的SRAM存儲(chǔ)器的存儲(chǔ)單元的電路結(jié)構(gòu)示意圖，所述存儲(chǔ)單元包括第一 PMOS晶體管P1、第二 PMOS晶體管P2、第一 NMOS晶體管Ni、第二 NMOS晶體管 N2、第三NMOS晶體管N3以及第四NMOS晶體管N4，第一 PMOS晶體管P1、第二 PMOS晶體管 P2、第一 NMOS晶體管Ni、第二 NMOS晶體管N2形成雙穩(wěn)態(tài)電路，所述第一 PMOS晶體管Pl和第二 PMOS晶體管P2為上拉晶體管，第一 NMOS晶體管m和第二 NMOS晶體管N2為下拉晶體管，第三NMOS晶體管N3和第四NMOS晶體管N4為傳輸晶體管，第一 PMOS晶體管Pl的柵極、第一 NMOS晶體管m的柵極、第二 PMOS晶體管P2的漏極、第二 NMOS晶體管N2的漏極、 第四NMOS晶體管N4的源極電連接，形成第一存儲(chǔ)節(jié)點(diǎn)11 ；第二 PMOS晶體管P2的柵極、第二 NMOS晶體管N2的柵極、第一 PMOS晶體管Pl的漏極、第一 NMOS晶體管m的漏極、第三 NMOS晶體管N3的源極電連接，形成第二存儲(chǔ)節(jié)點(diǎn)12。第三NMOS晶體管N3和第四NMOS晶體管N4的柵極與字線札電連接；第三NMOS 晶體管N3的漏極與第一位線BL電連接，第四NMOS晶體管N4的漏極與第二位線(互補(bǔ)位線)BLB電連接；第一 PMOS晶體管Pl的源極和第二 PMOS晶體管P2的源極與電源線Vdd電連接；第一 NMOS晶體管m的源極和第二 NMOS晶體管N2的源極與地線Vss電連接。6T結(jié)構(gòu)的SRAM存儲(chǔ)器的存儲(chǔ)單元的工作原理是當(dāng)字線WL施加高電平時(shí)，傳輸晶體管第三NMOS晶體管N3、第四NMOS晶體管N4導(dǎo)通，由第一 PMOS晶體管Pl、第一 NMOS晶體管附和第二 PMOS晶體管P2、第二 NMOS晶體管N2組成的雙穩(wěn)態(tài)電路可從第一位線BL、 第二位線BLB輸出或輸入信號(hào)，實(shí)現(xiàn)對(duì)SRAM存儲(chǔ)器的第一存儲(chǔ)節(jié)點(diǎn)11和第二存儲(chǔ)節(jié)點(diǎn)12 讀取或?qū)懭氩僮鳌，F(xiàn)有在制造SRAM存儲(chǔ)器的過程中，采用應(yīng)變工程以改變存儲(chǔ)單元中晶體管的性能，通常在NMOS晶體管表面形成拉應(yīng)力層，在PMOS晶體管表面形成壓應(yīng)力層，以提高載流子的遷移率。現(xiàn)有的SRAM存儲(chǔ)器結(jié)構(gòu)雖然存儲(chǔ)單元中晶體管的性能得到提高，但是SRAM存儲(chǔ)器的讀寫穩(wěn)定性仍有待提高。更多關(guān)于SRAM存儲(chǔ)器的介紹請(qǐng)參考公開號(hào)為US2007/0M1411A1的美國(guó)專利。

發(fā)明內(nèi)容
本發(fā)明解決的問題是提供一種SRAM存儲(chǔ)器及其形成方法，提高SRAM存儲(chǔ)器的讀寫穩(wěn)定性。
為解決上述問題，本發(fā)明實(shí)施例提供了一種SRAM存儲(chǔ)器，包括基底，位于基底上呈行列排布的多個(gè)存儲(chǔ)單元，每個(gè)存儲(chǔ)單元包括至少一個(gè)NMOS 晶體管和一個(gè)PMOS晶體管；位于所述NMOS晶體管和PMOS晶體管以及基底表面的拉應(yīng)力層?？蛇x的，所述拉應(yīng)力層為選自氧化硅、氮化硅、或氮氧化硅的一種或幾種的組合?？蛇x的，所述拉應(yīng)力層的厚度范圍為50埃 2000埃?？蛇x的，所述拉應(yīng)力層的應(yīng)力為0. 5Gpa 1. 5Gpa?？蛇x的，所述SRAM存儲(chǔ)器還包括位于所述拉應(yīng)力層上的介質(zhì)層，位于介質(zhì)層上的互連層，所述互連層包括字線、位線、電源線和地線，字線、位線、電源線和地線通過介質(zhì)層中的插塞與相應(yīng)的晶體管電連接。可選的，所述每個(gè)存儲(chǔ)單元中NMOS晶體管和PMOS晶體管的個(gè)數(shù)為4個(gè)、6個(gè)或8 個(gè)?？蛇x的，所述每個(gè)存儲(chǔ)單元中NMOS晶體管和PMOS晶體管的個(gè)數(shù)為6個(gè)，包括第一 PMOS晶體管、第二 PMOS晶體管、第一 NMOS晶體管、第二 NMOS晶體管、第三NMOS晶體管以及第四NMOS晶體管，第一 PMOS晶體管、第二 PMOS晶體管、第一 NMOS晶體管、第二 NMOS 晶體管形成雙穩(wěn)態(tài)電路，第三NMOS晶體管和第四NMOS晶體管為傳輸晶體管；所述字線與第三NMOS晶體管和第四NMOS晶體管的柵極電連接；所述位線包括第一位線和第二位線，第一位線和第二位線分別與第三NMOS晶體管的源極、第四NMOS晶體管的源極電連接；第一 PMOS晶體管的源極和第二 PMOS晶體管的源極與電源線電連接；第一 NMOS晶體管的漏極和第二 NMOS晶體管的漏極與地線電連接；第一 PMOS晶體管的柵極、第一 NMOS晶體管的柵極、第二 PMOS晶體管的漏極、第二 NMOS晶體管的源極、第四NMOS晶體管的漏極電連接；第二PMOS晶體管的柵極、第二NMOS晶體管的柵極、第一 PMOS晶體管的漏極、第一 NMOS晶體管的源極、第三NMOS晶體管的漏極電連接。本發(fā)明實(shí)施例還提供了一種SRAM存儲(chǔ)器的形成方法，包括步驟提供基底，所述基底上形成有行列排布的多個(gè)存儲(chǔ)單元，每個(gè)存儲(chǔ)單元包括至少一個(gè)NMOS晶體管和一個(gè)PMOS晶體管；形成覆蓋所述NMOS晶體管和PMOS晶體管以及基底表面的拉應(yīng)力層?？蛇x的，所述拉應(yīng)力層為選自氧化硅、氮化硅、或氮氧化硅的一種或幾種的組合。可選的，所述拉應(yīng)力層的厚度范圍為50埃 2000埃?？蛇x的，所述拉應(yīng)力層的應(yīng)力為0. 5Gpa 1. 5Gpa?？蛇x的，所述拉應(yīng)力層的形成方法為化學(xué)氣相沉積工藝?？蛇x的，還包括步驟，在所述拉應(yīng)力層上形成介質(zhì)層，在介質(zhì)層上形成互連層，所述互連層包括字線、位線、電源線和地線，字線、位線、電源線和地線通過介質(zhì)層中的插塞與相應(yīng)的晶體管電連接?？蛇x的，所述每個(gè)存儲(chǔ)單元中NMOS晶體管和PMOS晶體管的個(gè)數(shù)為4個(gè)、6個(gè)或8 個(gè)?？蛇x的，所述每個(gè)存儲(chǔ)單元中NMOS晶體管和PMOS晶體管的個(gè)數(shù)為6個(gè)，包括第一 PMOS晶體管、第二 PMOS晶體管、第一 NMOS晶體管、第二 NMOS晶體管、第三NMOS晶體管以及第四NMOS晶體管，第一 PMOS晶體管、第二 PMOS晶體管、第一 NMOS晶體管、第二 NMOS 晶體管形成雙穩(wěn)態(tài)電路，第三NMOS晶體管和第四NMOS晶體管為傳輸晶體管；所述字線與第三NMOS晶體管和第四NMOS晶體管的柵極電連接；所述位線包括第一位線和第二位線，第一位線和第二位線分別與第三NMOS晶體管的漏極、第四NMOS晶體管的漏極電連接；第一 PMOS晶體管的源極和第二 PMOS晶體管的源極與電源線電連接；第一 NMOS晶體管的源極和第二 NMOS晶體管的源極與地線電連接；第一 PMOS晶體管的柵極、第一 NMOS晶體管的柵極、第二 PMOS晶體管的漏極、第二 NMOS晶體管的漏極、第四NMOS晶體管的源極電連接；第二PMOS晶體管的柵極、第二NMOS晶體管的柵極、第一 PMOS晶體管的漏極、第一 NMOS晶體管的漏極、第三NMOS晶體管的源極電連接。與現(xiàn)有技術(shù)相比，本發(fā)明技術(shù)方案具有以下優(yōu)點(diǎn)在SRAM存儲(chǔ)器的存儲(chǔ)單元的NMOS晶體管和PMOS晶體管的表面形成一層拉應(yīng)力層，拉應(yīng)力層會(huì)提高NMOS晶體管(SRAM存儲(chǔ)器的存儲(chǔ)單元的下拉NMOS晶體管和/或傳輸 NMOS晶體管)溝道區(qū)載流子的遷移率，提高NMOS晶體管飽和源漏電流值，同時(shí)拉應(yīng)力層會(huì)抑制NMOS晶體管(SRAM存儲(chǔ)器的存儲(chǔ)單元的上拉PMOS晶體管)溝道區(qū)載流子的遷移率， 降低NMOS晶體管飽和源漏電流值，在對(duì)SRAM存儲(chǔ)器的存儲(chǔ)單元進(jìn)行讀取操作時(shí)，由于拉應(yīng)力層的存在，在保持SRAM存儲(chǔ)器讀取裕度不變(讀取裕度為下拉NMOS晶體管的飽和源漏電流值與傳輸NMOS晶體管的飽和源漏電流值之間的比值)的情況下，會(huì)增加SRAM存儲(chǔ)器的寫入裕度(寫入裕度為傳輸NMOS晶體管的飽和源漏電流值與上拉PMOS晶體管的飽和源漏電流值之間的比值)，提高了 SRAM存儲(chǔ)器讀寫的穩(wěn)定性。本發(fā)明SRAM存儲(chǔ)器的形成方法只需形成一層拉應(yīng)力層，相對(duì)于現(xiàn)有技術(shù)要分兩步形成應(yīng)力層(拉應(yīng)力層和壓應(yīng)力層)，簡(jiǎn)化了工藝步驟，降低了工藝的復(fù)雜度。


圖1為現(xiàn)有SRAM存儲(chǔ)器的存儲(chǔ)單元的電路結(jié)構(gòu)示意圖；圖2為本發(fā)明實(shí)施例SRAM存儲(chǔ)器的形成方法的流程示意圖；圖3 圖5為本發(fā)明實(shí)施例SRAM存儲(chǔ)器的形成過程的剖面結(jié)構(gòu)示意圖。
具體實(shí)施例方式SRAM存儲(chǔ)器的讀寫穩(wěn)定性是通過讀取裕度和寫入裕度這兩個(gè)參數(shù)來衡量，一般來說讀取裕度和寫入裕度這兩個(gè)參數(shù)的值越高，SRAM存儲(chǔ)器的讀寫穩(wěn)定性越好，其中寫入裕度為傳輸NMOS晶體管的飽和源漏電流值與上拉PMOS晶體管的飽和源漏電流值之間的比值；讀取裕度為下拉NMOS晶體管的飽和源漏電流值與傳輸NMOS晶體管的飽和源漏電流值之間的比值。發(fā)明人在現(xiàn)有制造SRAM存儲(chǔ)器的過程中發(fā)現(xiàn)，現(xiàn)有的SRAM存儲(chǔ)器在NMOS晶體管表面形成拉應(yīng)力層，在PMOS晶體管表面形成壓應(yīng)力層，雖然可以提高NMOS晶體管和PMOS 晶體管中載流子的遷移率，但是寫入裕度和讀取裕度的改善十分有限，并且形成拉應(yīng)力層和壓應(yīng)力層要分步驟形成，制作工藝相對(duì)復(fù)雜。為此發(fā)明人提出一種SRAM存儲(chǔ)器及其形成方法，相比于現(xiàn)有技術(shù)NMOS晶體管表面形成拉應(yīng)力層，在PMOS晶體管表面形成壓應(yīng)力層，只需在所有的晶體管表面形成一層拉應(yīng)力層，提高了 SRAM存儲(chǔ)器的寫入裕度，并且制作工藝相對(duì)簡(jiǎn)單。為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更加明顯易懂，下面結(jié)合附圖對(duì)本發(fā)明的具體實(shí)施方式
做詳細(xì)的說明。在詳述本發(fā)明實(shí)施例時(shí)，為便于說明，示意圖會(huì)不依一般比例作局部放大，而且所述示意圖只是示例，其在此不應(yīng)限制本發(fā)明的保護(hù)范圍。此外，在實(shí)際制作中應(yīng)包含長(zhǎng)度、寬度及深度的三維空間尺寸。參考圖2，圖2為本發(fā)明實(shí)施例SRAM存儲(chǔ)器的形成方法的流程示意圖，包括步驟S201，提供基底，所述基底上形成有行列排布的多個(gè)存儲(chǔ)單元，每個(gè)存儲(chǔ)單元包括至少一個(gè)NMOS晶體管和一個(gè)PMOS晶體管；步驟S202，形成覆蓋所述NMOS晶體管和PMOS晶體管以及基底表面的拉應(yīng)力層；步驟S203，在所述拉應(yīng)力層上形成介質(zhì)層，在介質(zhì)層上形成互連層，所述互連層包括字線、位線、電源線和地線，字線、位線、電源線和地線通過介質(zhì)層中的插塞與相應(yīng)的晶體管電連接。圖3 圖5為本發(fā)明實(shí)施例SRAM存儲(chǔ)器的形成過程的剖面結(jié)構(gòu)示意圖。參考圖3，提供基底300，所述基底300上形成有行列排布的多個(gè)存儲(chǔ)單元，每個(gè)存儲(chǔ)單元包括至少一個(gè)NMOS晶體管和一個(gè)PMOS晶體管。所述SRAM存儲(chǔ)器的每個(gè)存儲(chǔ)單元中NMOS晶體管和PMOS晶體管的個(gè)數(shù)可以為4 個(gè)、6個(gè)或8個(gè)。本發(fā)明實(shí)施例中所述SRAM存儲(chǔ)器的每個(gè)存儲(chǔ)單元中NMOS晶體管和PMOS晶體管的個(gè)數(shù)為6個(gè)，包括第一 PMOS晶體管、第二 PMOS晶體管、第一 NMOS晶體管、第二 NMOS晶體管、第三NMOS晶體管以及第四NMOS晶體管，第一PMOS晶體管、第二 PMOS晶體管、第一 NMOS 晶體管、第二 NMOS晶體管形成雙穩(wěn)態(tài)電路，第一 PMOS晶體管和第二 PMOS晶體管為上拉晶體管，第一 NMOS晶體管和第二 NMOS晶體管為下拉晶體管，第三NMOS晶體管和第四NMOS晶體管為傳輸晶體管，6個(gè)晶體管結(jié)構(gòu)的SRAM存儲(chǔ)器的具體電路圖請(qǐng)參考圖1。為了更清楚和簡(jiǎn)便的闡述本發(fā)明的意圖，圖3中僅示出了 SRAM存儲(chǔ)器的一個(gè)存儲(chǔ)單元30中一個(gè)NMOS 晶體管21和一個(gè)PMOS晶體管22，所述NMOS晶體管21為SRAM存儲(chǔ)器的存儲(chǔ)單元的下拉 NMOS晶體管和/或傳輸NMOS晶體管，所述PMOS晶體管22為SRAM存儲(chǔ)器的存儲(chǔ)單元的上拉PMOS晶體管。需要說明的是圖3中的存儲(chǔ)單元30的結(jié)構(gòu)僅為示例，而不應(yīng)限制本發(fā)明的保護(hù)范圍。本發(fā)明實(shí)施例中所述SRAM存儲(chǔ)器的存儲(chǔ)單元的行列排布方式以及每個(gè)存儲(chǔ)單元中晶體管的排布方式可采用現(xiàn)有的任意排布方式，在此不再贅述。所述基底300的材料可以為單晶硅(Si)、單晶鍺(Ge)、或硅鍺(GeSi)、碳化硅 (SiC)；也可以是絕緣體上硅(SOI)，絕緣體上鍺(GOI)；或者還可以為其它的材料，例如砷化鎵等III-V族化合物。所述基底300上形成有NMOS晶體管21和PMOS晶體管22，所述NMOS晶體管21包括位于基底300上的柵極301和位于柵極301兩側(cè)基底300內(nèi)的源/漏區(qū)(圖中未標(biāo)示)； 所述PMOS晶體管22包括位于基底300上的柵極302和位于柵極302兩側(cè)基底300內(nèi)的源/漏區(qū)(圖中未標(biāo)示)。所述基底300內(nèi)還形成有淺溝道隔離結(jié)構(gòu)303，用于隔離相鄰的晶體管。參考圖4，形成覆蓋所述NMOS晶體管21和PMOS晶體管22以及基底300表面的拉應(yīng)力層304。所述拉應(yīng)力層304為選自氧化硅、氮化硅、或氮氧化硅的一種或幾種的組合。所述拉應(yīng)力層304的形成方法為化學(xué)氣相沉積工藝，所述化學(xué)氣相沉積工藝可以為低氣壓化學(xué)氣相沉積工藝(LPCVD)或者等離子體增強(qiáng)型化學(xué)氣相沉積工藝(PECVD)。在SRAM存儲(chǔ)器的存儲(chǔ)單元的NMOS晶體管21和PMOS晶體管22的表面形成一層拉應(yīng)力層304，拉應(yīng)力層304會(huì)提高NMOS晶體管21 (SRAM存儲(chǔ)器的存儲(chǔ)單元的下拉NMOS晶體管和/或傳輸NMOS晶體管)溝道區(qū)載流子的遷移率，提高NMOS晶體管21的飽和源漏電流值，同時(shí)拉應(yīng)力層304會(huì)抑制PMOS晶體管22的(SRAM存儲(chǔ)器的存儲(chǔ)單元的上拉PMOS晶體管)溝道區(qū)載流子的遷移率，降低PMOS晶體管22的飽和源漏電流值，因此在對(duì)SRAM存儲(chǔ)器的存儲(chǔ)單元進(jìn)行讀取操作時(shí)，由于拉應(yīng)力層304的存在，保持SRAM存儲(chǔ)器讀取裕度不變(讀取裕度為下拉NMOS晶體管的飽和源漏電流值與傳輸NMOS晶體管的飽和源漏電流值之間的比值)的情況下，會(huì)增加SRAM存儲(chǔ)器的寫入裕度(寫入裕度為傳輸NMOS晶體管的飽和源漏電流值與上拉PMOS晶體管的飽和源漏電流值之間的比值)，提高了 SRAM存儲(chǔ)器讀寫的穩(wěn)定性，并且相對(duì)于現(xiàn)有技術(shù)要分兩步形成應(yīng)力層(拉應(yīng)力層和壓應(yīng)力層)，只需形成一層拉應(yīng)力層304，簡(jiǎn)化了工藝步驟，降低了工藝的復(fù)雜程度。所述拉應(yīng)力層304的厚度范圍為50 2000埃。所述拉應(yīng)力層304會(huì)提高NMOS晶體管的載流子遷移率，相應(yīng)的會(huì)抑制PMOS晶體管載流子的遷移率，所述拉應(yīng)力層304的應(yīng)力為0. 5Gpa 1. 5Gpa，在這個(gè)應(yīng)力下，拉應(yīng)力層304能達(dá)到較理想的效果，拉應(yīng)力層304能提高NMOS晶體管的飽和源漏電流值10% 30 %，減小PMOS晶體管飽和源漏電流10 % 30 %，雖然PMOS晶體管飽和源漏電流值會(huì)有所下降，但不影響其正常工作，并能保證SRAM存儲(chǔ)器的讀取裕度不變的情況下，提高了 SRAM存儲(chǔ)器寫入裕度，提高了 SRAM存儲(chǔ)器的讀寫穩(wěn)定性，并且不會(huì)影響SRAM存儲(chǔ)器的本身的工作的穩(wěn)定性，若拉應(yīng)力層304的應(yīng)力過高，會(huì)使得PMOS晶體管的飽和源漏電流值下降太多，影響PMOS晶體管的正常工作，影響SRAM存儲(chǔ)器的穩(wěn)定性。參考圖5，在所述拉應(yīng)力304上形成介質(zhì)層305，在介質(zhì)層305上形成互連層306， 所述互連層306包括金屬互連線、字線、位線、電源線和地線，金屬互連線、字線、位線、電源線和地線通過介質(zhì)層305中的插塞(圖中未示出)與相應(yīng)的晶體管電連接。所述字線與第三NMOS晶體管和第四NMOS晶體管的柵極電連接；所述位線包括第一位線和第二位線，第一位線和第二位線分別與第三NMOS晶體管的漏極、第四NMOS晶體管的漏極電連接；第一 PMOS晶體管的源極和第二 PMOS晶體管的源極通過金屬互連線與電源線電連接；第一 NMOS晶體管的源極和第二 NMOS晶體管的源極通過金屬互連線與地線電連接；第一 PMOS晶體管的柵極、第一 NMOS晶體管的柵極、第二 PMOS晶體管的漏極、第二 NMOS晶體管的漏極、第四NMOS晶體管的源極通過金屬互連線相互電連接 ’第二 PMOS晶體管的柵極、第二 NMOS晶體管的柵極、第一 PMOS晶體管的漏極、第一 NMOS晶體管的漏極、第三NMOS晶體管的源極通過金屬互連線相互電連接。采用上述方法形成的SRAM存儲(chǔ)器，請(qǐng)參考圖5，包括基底300，位于基底300上呈行列排布的多個(gè)存儲(chǔ)單元，每個(gè)存儲(chǔ)單元包括至少一個(gè)NMOS晶體管21和一個(gè)PMOS晶體管22 ；位于所述NMOS晶體管21和PMOS晶體管22以及基底300表面的拉應(yīng)力層304 ；位于所述拉應(yīng)力層304上的介質(zhì)層305，位于所述介質(zhì)層305上的互連層306。在SRAM存儲(chǔ)器的存儲(chǔ)單元的NMOS晶體管21和PMOS晶體管22的表面形成一層拉應(yīng)力層304，拉應(yīng)力層304會(huì)提高NMOS晶體管21 (SRAM存儲(chǔ)器的存儲(chǔ)單元的下拉NMOS晶體管和/或傳輸NMOS晶體管)溝道區(qū)載流子的遷移率，提高NMOS晶體管21的飽和源漏電流值，同時(shí)拉應(yīng)力層304會(huì)抑制PMOS晶體管22 (SRAM存儲(chǔ)器的存儲(chǔ)單元的上拉PMOS晶體管)溝道區(qū)載流子的遷移率，降低PMOS晶體管22的飽和源漏電流值，因此在對(duì)SRAM存儲(chǔ)器的存儲(chǔ)單元進(jìn)行讀取操作時(shí)，由于拉應(yīng)力層304的存在，在保持SRAM存儲(chǔ)器讀取裕度不變(讀取裕度為下拉NMOS晶體管的飽和源漏電流值與傳輸NMOS晶體管的飽和源漏電流值之間的比值)的情況下，會(huì)增加SRAM存儲(chǔ)器的寫入裕度(寫入裕度為傳輸NMOS晶體管的飽和源漏電流值與上拉PMOS晶體管的飽和源漏電流值之間的比值)，提高了 SRAM存儲(chǔ)器讀寫的穩(wěn)定性。綜上，本發(fā)明實(shí)施例提供的SRAM存儲(chǔ)器及其形成方法，在SRAM存儲(chǔ)器的存儲(chǔ)單元的NMOS晶體管和PMOS晶體管的表面形成一層拉應(yīng)力層，拉應(yīng)力層會(huì)提高NMOS晶體管 (SRAM存儲(chǔ)器的存儲(chǔ)單元的下拉NMOS晶體管和/或傳輸NMOS晶體管)溝道區(qū)載流子的遷移率，提高NMOS晶體管飽和源漏電流值，同時(shí)拉應(yīng)力層會(huì)抑制NMOS晶體管(SRAM存儲(chǔ)器的存儲(chǔ)單元的上拉PMOS晶體管)溝道區(qū)載流子的遷移率，降低NMOS晶體管飽和源漏電流值， 在對(duì)SRAM存儲(chǔ)器的存儲(chǔ)單元進(jìn)行讀取操作時(shí)，由于拉應(yīng)力層的存在，在保持SRAM存儲(chǔ)器讀取裕度不變(讀取裕度為下拉NMOS晶體管的飽和源漏電流值與傳輸NMOS晶體管的飽和源漏電流值之間的比值)的情況下，會(huì)增加SRAM存儲(chǔ)器的寫入裕度(寫入裕度為傳輸NMOS 晶體管的飽和源漏電流值與上拉PMOS晶體管的飽和源漏電流值之間的比值)，提高了 SRAM 存儲(chǔ)器讀寫的穩(wěn)定性。另外形成一層拉應(yīng)力層，相對(duì)于現(xiàn)有技術(shù)要分兩步形成應(yīng)力層(拉應(yīng)力層和壓應(yīng)力層)，簡(jiǎn)化了工藝步驟，降低了工藝的復(fù)雜度。本發(fā)明雖然已以較佳實(shí)施例公開如上，但其并不是用來限定本發(fā)明，任何本領(lǐng)域技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，都可以利用上述揭示的方法和技術(shù)內(nèi)容對(duì)本發(fā)明技術(shù)方案做出可能的變動(dòng)和修改，因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對(duì)以上實(shí)施例所作的任何簡(jiǎn)單修改、等同變化及修飾，均屬于本發(fā)明技術(shù)方案的保護(hù)范圍。
權(quán)利要求
1.一種SRAM存儲(chǔ)器，包括基底，位于基底上呈行列排布的多個(gè)存儲(chǔ)單元，每個(gè)存儲(chǔ)單元包括至少一個(gè)NMOS晶體管和一個(gè)PMOS晶體管；其特征在于，還包括位于所述NMOS晶體管和PMOS晶體管以及基底表面的拉應(yīng)力層。
2.如權(quán)利要求1所述的SRAM存儲(chǔ)器，其特征在于，所述拉應(yīng)力層為選自氧化硅、氮化硅、或氮氧化硅的一種或幾種的組合。
3.如權(quán)利要求1所述的SRAM存儲(chǔ)器，其特征在于，所述拉應(yīng)力層的厚度范圍為50埃 2000 埃。
4.如權(quán)利要求1所述的SRAM存儲(chǔ)器，其特征在于，所述拉應(yīng)力層的應(yīng)力為0.5Gpa 1. 5Gpa0
5.如權(quán)利要求1所述的SRAM存儲(chǔ)器，其特征在于，所述SRAM存儲(chǔ)器還包括位于所述拉應(yīng)力層上的介質(zhì)層，位于介質(zhì)層上的互連層，所述互連層包括字線、位線、電源線和地線，字線、位線、電源線和地線通過介質(zhì)層中的插塞與相應(yīng)的晶體管電連接。
6.如權(quán)利要求5所述的SRAM存儲(chǔ)器，其特征在于，所述每個(gè)存儲(chǔ)單元中NMOS晶體管和 PMOS晶體管的個(gè)數(shù)為4個(gè)、6個(gè)或8個(gè)。
7.如權(quán)利要求6所述的SRAM存儲(chǔ)器，其特征在于，所述每個(gè)存儲(chǔ)單元中NMOS晶體管和 PMOS晶體管的個(gè)數(shù)為6個(gè)，包括第一 PMOS晶體管、第二 PMOS晶體管、第一 NMOS晶體管、第二 NMOS晶體管、第三NMOS晶體管以及第四NMOS晶體管，第一 PMOS晶體管、第二 PMOS晶體管、第一 NMOS晶體管、第二 NMOS晶體管形成雙穩(wěn)態(tài)電路，第三NMOS晶體管和第四NMOS晶體管為傳輸晶體管；所述字線與第三NMOS晶體管和第四NMOS晶體管的柵極電連接；所述位線包括第一位線和第二位線，第一位線和第二位線分別與第三NMOS晶體管的源極、第四NMOS晶體管的源極電連接；第一 PMOS晶體管的源極和第二 PMOS晶體管的源極與電源線電連接；第一 NMOS晶體管的漏極和第二 NMOS晶體管的漏極與地線電連接；第一 PMOS晶體管的柵極、第一 NMOS晶體管的柵極、第二 PMOS晶體管的漏極、第二 NMOS 晶體管的源極、第四NMOS晶體管的漏極電連接；第二 PMOS晶體管的柵極、第二 NMOS晶體管的柵極、第一 PMOS晶體管的漏極、第一 NMOS晶體管的源極、第三NMOS晶體管的漏極電連接。
8.—種SRAM存儲(chǔ)器的形成方法，其特征在于，包括步驟提供基底，所述基底上形成有行列排布的多個(gè)存儲(chǔ)單元，每個(gè)存儲(chǔ)單元包括至少一個(gè) NMOS晶體管和一個(gè)PMOS晶體管；形成覆蓋所述NMOS晶體管和PMOS晶體管以及基底表面的拉應(yīng)力層。
9.如權(quán)利要求8所述的SRAM存儲(chǔ)器的形成方法，其特征在于，所述拉應(yīng)力層為選自氧化硅、氮化硅、或氮氧化硅的一種或幾種的組合。
10.如權(quán)利要求8所述的SRAM存儲(chǔ)器的形成方法，其特征在于，所述拉應(yīng)力層的厚度范圍為50埃 2000埃。
11.如權(quán)利要求8所述的SRAM存儲(chǔ)器的形成方法，其特征在于，所述拉應(yīng)力層的應(yīng)力為 0. 5Gpa 1. 5Gpa0
12.如權(quán)利要求8所述的SRAM存儲(chǔ)器的形成方法，其特征在于，所述拉應(yīng)力層的形成方法為化學(xué)氣相沉積工藝。
13.如權(quán)利要求8所述的SRAM存儲(chǔ)器的形成方法，其特征在于，還包括步驟，在所述拉應(yīng)力層上形成介質(zhì)層，在介質(zhì)層上形成互連層，所述互連層包括字線、位線、電源線和地線， 字線、位線、電源線和地線通過介質(zhì)層中的插塞與相應(yīng)的晶體管電連接。
14.如權(quán)利要求13所述的SRAM存儲(chǔ)器的形成方法，其特征在于，所述每個(gè)存儲(chǔ)單元中 NMOS晶體管和PMOS晶體管的個(gè)數(shù)為4個(gè)、6個(gè)或8個(gè)。
15.如權(quán)利要求14所述的SRAM存儲(chǔ)器的形成方法，其特征在于，所述每個(gè)存儲(chǔ)單元中 NMOS晶體管和PMOS晶體管的個(gè)數(shù)為6個(gè)，包括第一 PMOS晶體管、第二 PMOS晶體管、第一 NMOS晶體管、第二 NMOS晶體管、第三NMOS晶體管以及第四NMOS晶體管，第一PMOS晶體管、 第二 PMOS晶體管、第一 NMOS晶體管、第二 NMOS晶體管形成雙穩(wěn)態(tài)電路，第三NMOS晶體管和第四NMOS晶體管為傳輸晶體管；所述字線與第三NMOS晶體管和第四NMOS晶體管的柵極電連接； 所述位線包括第一位線和第二位線，第一位線和第二位線分別與第三NMOS晶體管的漏極、第四NMOS晶體管的漏極電連接；第一 PMOS晶體管的源極和第二 PMOS晶體管的源極與電源線電連接； 第一 NMOS晶體管的源極和第二 NMOS晶體管的源極與地線電連接； 第一 PMOS晶體管的柵極、第一 NMOS晶體管的柵極、第二 PMOS晶體管的漏極、第二 NMOS 晶體管的漏極、第四NMOS晶體管的源極電連接；第二 PMOS晶體管的柵極、第二 NMOS晶體管的柵極、第一 PMOS晶體管的漏極、第一 NMOS晶體管的漏極、第三NMOS晶體管的源極電連接。
全文摘要
一種SRAM存儲(chǔ)器及其形成方法，其中所述SRAM存儲(chǔ)器，包括基底，位于基底上呈行列排布的多個(gè)存儲(chǔ)單元，每個(gè)存儲(chǔ)單元包括至少一個(gè)NMOS晶體管和一個(gè)PMOS晶體管；位于所述NMOS晶體管和PMOS晶體管以及基底表面的拉應(yīng)力層。本發(fā)明實(shí)施例的SRAM存儲(chǔ)器在保持讀取裕度不變的情況下提高了寫入裕度，SRAM存儲(chǔ)器的形成方法降低了工藝復(fù)雜程度。
文檔編號(hào)H01L21/8244GK102569301SQ20121005171
公開日2012年7月11日 申請(qǐng)日期2012年3月1日 優(yōu)先權(quán)日2012年3月1日
發(fā)明者孔蔚然, 胡劍 申請(qǐng)人:上海宏力半導(dǎo)體制造有限公司