專利名稱：一種基于pmos管輔助觸發(fā)的雙向可控硅器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于集成電路靜電防護技術(shù)領(lǐng)域，具體涉及一種基于PMOS管輔助觸發(fā)的雙向可控硅器件。
背景技術(shù)：
自然界的靜電放電(ESD)現(xiàn)象對集成電路的可靠性構(gòu)成了嚴(yán)重的威脅。在工業(yè)界，集成電路產(chǎn)品的失效30%都是由于遭受靜電放電現(xiàn)象所引起的，而且越來越小的工藝尺寸，更薄的柵氧厚度都使得集成電路受到靜電放電破壞的幾率大大增加。因此，改善集成電路靜電放電防護的可靠性對提高產(chǎn)品的成品率具有不可忽視的作用。靜電放電現(xiàn)象的模式通常分為四種HBM(人體放電模式)，匪(機器放電模式)， CDM(組件充電放電模式)以及電場感應(yīng)模式(FIM)。而最常見也是工業(yè)界產(chǎn)品必須通過的兩種靜電放電模式是HBM和MM。當(dāng)發(fā)生靜電放電時，電荷通常從芯片的一只引腳流入而從另一只引腳流出，此時靜電電荷產(chǎn)生的電流通常高達幾個安培，在電荷輸入引腳產(chǎn)生的電壓高達幾伏甚至幾十伏。如果較大的ESD電流流入內(nèi)部芯片則會造成內(nèi)部芯片的損壞，同時，在輸入引腳產(chǎn)生的高壓也會造成內(nèi)部器件發(fā)生柵氧擊穿現(xiàn)象，從而導(dǎo)致電路失效。因此，為了防止內(nèi)部芯片遭受ESD損傷，對芯片的每個引腳都要進行有效的ESD防護，對ESD 電流進行泄放。在ESD防護的發(fā)展過程中，二極管、GGNMOS(柵接地的NMOS管)、SCR(可控硅)等器件通常被作為ESD防護單元。對于現(xiàn)代CMOS(互補金屬氧化物半導(dǎo)體)集成電路，在芯片的輸入\輸出端通常帶有輸入緩沖級\輸出緩沖級或者是MOS器件的柵極作為輸入。因此，在發(fā)生ESD事件時，ESD應(yīng)力會直接施加在柵氧上，如果ESD器件開啟不夠及時或者箝位電壓過高的話，很可能發(fā)生柵氧擊穿現(xiàn)象，從而對芯片造成破壞。由于單向SCR結(jié)構(gòu)具有低維持電壓，高電流泄放能力等特點，所以單向SCR結(jié)構(gòu)在 ESD防護中有著很廣的應(yīng)用。圖1為一種CMOS工藝下的單向SCR結(jié)構(gòu)，該單向SCR在一個方向上的觸發(fā)電壓較高，而在另一個方向上為寄生二極管結(jié)構(gòu)，觸發(fā)電壓很低且不可調(diào)，因此，該結(jié)構(gòu)很難直接應(yīng)用片上ESD防護，尤其不能應(yīng)用在一些要求雙向觸發(fā)電壓可調(diào)且較低的混合電壓域接口電路ESD防護上。圖2為一種CMOS工藝下的雙向SCR結(jié)構(gòu)，該結(jié)構(gòu)相比單向SCR結(jié)構(gòu)，在兩個方向都具有相同的觸發(fā)電壓，但觸發(fā)電壓值同樣過高且不可調(diào)，在深亞微米工藝下，難以保護脆弱的柵氧。

發(fā)明內(nèi)容
針對現(xiàn)有技術(shù)所存在的上述技術(shù)缺陷，本發(fā)明公開了一種基于PMOS管輔助觸發(fā)的雙向可控硅器件，使得可控硅在兩個方向上具有雙向可調(diào)且較低的觸發(fā)電壓，可直接應(yīng)用于深亞微米工藝下的一些混合電壓接口電路的ESD防護。
一種基于PMOS管輔助觸發(fā)的雙向可控硅器件，包括P襯底層和四個PMOS管；所述的P襯底層上從左到右依次設(shè)有第一 N阱、P阱和第二 N阱，所述的P阱與第
一N阱和第二 N阱并排相連；所述的第一 N阱上從左到右依次并排設(shè)有第一 N+有源注入?yún)^(qū)、第一 P+有源注入?yún)^(qū)和第二 N+有源注入?yún)^(qū)；所述的第二 N阱上從左到右依次并排設(shè)有第三N+有源注入?yún)^(qū)、第
二P+有源注入?yún)^(qū)和第四N+有源注入?yún)^(qū)；所述的第一 N+有源注入?yún)^(qū)和第一 P+有源注入?yún)^(qū)通過第一金屬電極相連，所述的第二 P+有源注入?yún)^(qū)和第四N+有源注入?yún)^(qū)通過第二金屬電極相連；所述的第三N+有源注入?yún)^(qū)與第二 PMOS管的源極、柵極和阱電極相連，第一 PMOS 管的漏極、柵極和阱電極與第一金屬電極相連；所述的第二 N+有源注入?yún)^(qū)與第三PMOS管的源極、柵極和阱電極相連，第四PMOS管的漏極、柵極和阱電極與第二金屬電極相連；第一 PMOS管的源極與第二 PMOS管的漏極相連，第三PMOS管的漏極與第四PMOS管的源極相連。所述的第一 N+有源注入?yún)^(qū)與第一 P+有源注入?yún)^(qū)、第一 P+有源注入?yún)^(qū)與第二 N+ 有源注入?yún)^(qū)、第二 N+有源注入?yún)^(qū)與第三N+有源注入?yún)^(qū)、第三N+有源注入?yún)^(qū)與第二 P+有源注入?yún)^(qū)或第二 P+有源注入?yún)^(qū)與第四N+有源注入?yún)^(qū)通過淺槽隔離。所述的可控硅器件的等效電路由四個電阻、三個三極管和四個PMOS管構(gòu)成；其中，第一三極管的發(fā)射極與第一電阻的一端以及第一 PMOS管的漏極、柵極和阱電極相連并構(gòu)成可控硅器件的第一電極，基極與第一電阻的另一端、第三PMOS管的源極、柵極和阱電極以及第三三極管的發(fā)射極或集電極相連，集電極與第三電阻的一端相連；第二三極管的發(fā)射極與第二電阻的一端以及第四PMOS管的漏極、柵極和阱電極相連并構(gòu)成可控硅器件的第二電極，基極與第二電阻的另一端、第二 PMOS管的源極、柵極和阱電極以及第三三極管的集電極或發(fā)射極相連，集電極與第四電阻的一端相連；第三三極管的基極與第三電阻的另一端和第四電阻的另一端相連；第一 PMOS管的源極與第二 PMOS管的漏極相連，第三 PMOS管的漏極與第四PMOS管的源極相連。所述的第一三極管和第二三極管均為PNP型三極管，所述的第三三極管為NPN型
三極管。所述的第一三極管由所述的第一 P+有源注入?yún)^(qū)、第一 N阱和P阱構(gòu)成；所述的第二三極管由所述的第二 P+有源注入?yún)^(qū)、第二 N阱和P阱構(gòu)成；所述的第三三極管由第一 N 阱、第二 N阱和P阱構(gòu)成；所述的第一電阻和第三電阻為第一 N阱的寄生電阻；所述的第二電阻和第四電阻為第二N阱的寄生電阻。本發(fā)明可控硅器件的保護電壓范圍可達(1. 2 5)V，觸發(fā)電壓為(5 12)V。本發(fā)明可控硅器件利用PMOS管作為輔助觸發(fā)單元，使得器件具有可調(diào)且較低的觸發(fā)電壓，實現(xiàn)低觸發(fā)電壓的ESD防護；同時該可控硅器件具有雙向的正反向擊穿電壓，使得器件可適用于深亞微米工藝下的片上ESD防護，尤其可適用于一些混合電壓接口電路或者不同電源域間的ESD防護應(yīng)用。


圖1為傳統(tǒng)單向可控硅器件的結(jié)構(gòu)示意圖。
圖2為傳統(tǒng)雙向可控硅器件的結(jié)構(gòu)示意圖。圖3為本發(fā)明可控硅器件的實施版圖。圖4為圖3沿AA，方向的剖面示意圖。圖5為本發(fā)明可控硅器件的等效電路圖。圖6(a)為當(dāng)ESD事件發(fā)生于A端ロ時本發(fā)明可控硅器件的ESD電流泄放路徑圖。圖6(b)為當(dāng)ESD事件發(fā)生于K端ロ時本發(fā)明可控硅器件的ESD電流泄放路徑圖。圖7為本發(fā)明可控硅器件的結(jié)構(gòu)示意圖。圖8為本發(fā)明可控硅器件和傳統(tǒng)雙向可控硅器件的電流電壓特性示意圖。
具體實施例方式為了更為具體地描述本發(fā)明，下面結(jié)合附圖及具體實施方式
對本發(fā)明的技術(shù)方案及其相關(guān)原理進行詳細(xì)說明。如圖3和圖4所示，一種基于PMOS管輔助觸發(fā)的雙向可控硅器件，包括P襯底層10和四個PMOS管；P襯底層10上從左到右依次設(shè)有第一 N阱21、P阱23和第二 N阱22，P阱23與第一 N阱21和第二 N阱22并排相連；第一 N阱21上從左到右依次并排設(shè)有第一 N+有源注入?yún)^(qū)41、第一 P+有源注入?yún)^(qū)51和第二 N+有源注入?yún)^(qū)42 ；第二 N阱22上從左到右依次并排設(shè)有第三N+有源注入?yún)^(qū) 43、第二 P+有源注入?yún)^(qū)52和第四N+有源注入?yún)^(qū)44 ；第一 N+有源注入?yún)^(qū)41和第一 P+有源注入?yún)^(qū)51通過第一金屬電極61相連，第二 P+有源注入?yún)^(qū)52和第四N+有源注入?yún)^(qū)44通過第二金屬電極62相連；第三N+有源注入?yún)^(qū)43與第二 PMOS管P2的源極、柵極和阱電極相連，第一 PMOS 管Pl的漏極、柵極和阱電極與第一金屬電極61相連；第二 N+有源注入?yún)^(qū)42與第三PMOS 管P3的源極、柵極和阱電極相連，第四PMOS管P4的漏極、柵極和阱電極與第二金屬電極62 相連；第一 PMOS管Pl的源極與第二 PMOS管P2的漏極相連，第三PMOS管P3的漏極與第四 PMOS管P4的源極相連。第一 N+有源注入?yún)^(qū)41與第一 P+有源注入?yún)^(qū)51、第一 P+有源注入?yún)^(qū)51與第二 N+有源注入?yún)^(qū)42、第二 N+有源注入?yún)^(qū)42與第三N+有源注入?yún)^(qū)43、第三N+有源注入?yún)^(qū)43 與第二 P+有源注入?yún)^(qū)52以及第二 P+有源注入?yún)^(qū)52與第四N+有源注入?yún)^(qū)44均通過淺槽 3隔離，淺槽3內(nèi)填充有氧化硅。如圖5所示，本實施方式可控硅器件的等效電路由四個電阻Rl R4、三個三極管 Ql Q3和四個PMOS管Pl P4構(gòu)成；其中，第一三極管Ql的發(fā)射極與第一電阻Rl的一端以及第一 PMOS管Pl的漏極、柵極和阱電極相連并構(gòu)成可控硅器件的A電極，基極與第一電阻Rl的另一端、第三PMOS管P3的源極、柵極和阱電極以及第三三極管Q3的發(fā)射極或集電極相連，集電極與第三電阻R3的一端相連；第二三極管Q2的發(fā)射極與第二電阻R2的一端以及第四PMOS管P4的漏極、柵極和阱電極相連并構(gòu)成可控硅器件的K電極，基極與第二電阻R2的另一端、第二 PMOS管P2的源極、柵極和阱電極以及第三三極管Q3的集電極或發(fā)射極相連，集電極與第四電阻R4的一端相連；第三三極管Q3的基極與第三電阻R3的另ー 端和第四電阻R4的另一端相連；第一 PMOS管Pl的源極與第二 PMOS管P2的漏極相連，第三PMOS管P3的漏極與第四PMOS管P4的源極相連。第一三極管Ql和第二三極管Q2均為PNP型三極管，第三三極管Q3為NPN型三極管。第一三極管Ql由第一 P+有源注入?yún)^(qū)51、第一 N阱21和P阱23構(gòu)成；第二三極管 Q2由第二 P+有源注入?yún)^(qū)52、第二 N阱22和P阱23構(gòu)成；第三三極管Q3由第一 N阱21、 第二 N阱22和P阱23構(gòu)成；第一電阻Rl和第三電阻R3為第一 N阱21的寄生電阻；第二電阻R2和第四電阻R4為第二 N阱22的寄生電阻。如圖6 (a)和圖7所示，當(dāng)ESD事件發(fā)生在A端，而K端接地吋，ESD電流在A端上產(chǎn)生的電壓會導(dǎo)致第一 N阱21和P阱23所構(gòu)成的反向PN結(jié)發(fā)生雪崩擊穿，當(dāng)雪崩擊穿產(chǎn)生的載流子在第一電阻Rl上所產(chǎn)生的壓降達到第一 P+有源注入?yún)^(qū)51和第一 N阱21所構(gòu)成的正向ニ極管的開啟電壓(0. 7V)吋，寄生的SCR路徑開啟，并將A端電壓箝位在ー個較低電位，此時的ESD電流將通過SCR路徑來泄放。由于PMOS管的存在，第三PMOS管P3會先于第一 N阱21和P阱23所構(gòu)成的反向PN結(jié)發(fā)生雪崩擊穿；通過加入的第二 N+有源注入?yún)^(qū)42來提供輔助電流路徑，使第一電阻Rl產(chǎn)生足夠壓降讓第一三極管Ql更早開啟；故觸發(fā)電壓要比不接PMOS管的情況下要低。由于當(dāng)ESD事件發(fā)生在K端，而A端接地吋，若不加第四PMOS管P4，ESD應(yīng)カ電流會直接從第三PMOS管P3反向寄生ニ極管路徑流過，所以需加入第四PMOS管P4防止此情況發(fā)生。如圖6 (b)和圖7所示，當(dāng)ESD事件發(fā)生在K端，而A端接地吋，ESD電流在K端上產(chǎn)生的電壓會導(dǎo)致第二 N阱22和P阱23所構(gòu)成的反向PN結(jié)發(fā)生雪崩擊穿，當(dāng)雪崩擊穿產(chǎn)生的載流子在第二電阻R2上所產(chǎn)生的壓降達到第二 P+有源注入?yún)^(qū)52和第二 N阱22所構(gòu)成的正向ニ極管的開啟電壓(0. 7V)吋，寄生的SCR路徑開啟，并將K端電壓箝位在ー個較低電位，此時的ESD電流將通過SCR路徑來泄放。同吋，也由于PMOS管的存在，第二 PMOS 管P2會先于第二 N阱22和P阱23所構(gòu)成的反向PN結(jié)發(fā)生雪崩擊穿；通過加入的第三N+ 有源注入?yún)^(qū)43來提供輔助電流路徑，使第二電阻R2產(chǎn)生足夠壓降讓第二三極管Q2更早開啟；故觸發(fā)電壓要比不接PMOS管的情況下要低。同吋，也由于當(dāng)ESD事件發(fā)生在A端，而K 端接地吋，若不加第一 PMOS管Pl，ESD應(yīng)カ電流會直接從第二 PMOS管P2反向寄生ニ極管路徑流過，所以需加入第一 PMOS管Pl防止此情況發(fā)生。圖8所示了本實施方式與傳統(tǒng)雙向可控硅器件在ESD應(yīng)カ由A端至K端下的電流電壓特性，從圖中可以看出傳統(tǒng)雙向可控硅器件的觸發(fā)電壓為34. 5V，而本實施方式的觸發(fā)電壓只有10. IV;由于兩種結(jié)構(gòu)為雙向且對稱，當(dāng)ESD應(yīng)カ由K至A，所得的電流電壓特性曲線對稱。由于PMOS管的存在，提供了額外輔助電流路徑，使寄生的三極管提前開啟，大大降低了可控硅器件的觸發(fā)電壓，并且可以通過調(diào)整第二 PMOS管和第三PMOS管的潰崩電壓的大小來調(diào)整雙向觸發(fā)電壓的大小，適用于深亞微米以下的片上ESD防護。
權(quán)利要求
1.一種基于PMOS管輔助觸發(fā)的雙向可控硅器件，其特征在于，包括P襯底層(10)和四個PMOS管；所述的P襯底層(10)上從左到右依次設(shè)有第一 N阱、P阱03)和第二 N阱02)， 所述的P阱03)與第一 N阱和第二 N阱02)并排相連；所述的第一 N阱上從左到右依次并排設(shè)有第一 N+有源注入?yún)^(qū)(41)、第一 P+有源注入?yún)^(qū)(51)和第二 N+有源注入?yún)^(qū)02)；所述的第二 N阱02)上從左到右依次并排設(shè)有第三N+有源注入?yún)^(qū)(43)、第二 P+有源注入?yún)^(qū)(5 和第四N+有源注入?yún)^(qū)04)；所述的第一 N+有源注入?yún)^(qū)和第一 P+有源注入?yún)^(qū)(51)通過第一金屬電極(61) 相連，所述的第二 P+有源注入?yún)^(qū)(5 和第四N+有源注入?yún)^(qū)04)通過第二金屬電極(62) 相連；所述的第三N+有源注入?yún)^(qū)03)與第二 PMOS管的源極、柵極和阱電極相連，第一 PMOS 管的漏極、柵極和阱電極與第一金屬電極(61)相連；所述的第二 N+有源注入?yún)^(qū)02)與第三PMOS管的源極、柵極和阱電極相連，第四PMOS管的漏極、柵極和阱電極與第二金屬電極 (62)相連；第一 PMOS管的源極與第二 PMOS管的漏極相連，第三PMOS管的漏極與第四PMOS 管的源極相連。
2.根據(jù)權(quán)利要求1所述的基于PMOS管輔助觸發(fā)的雙向可控硅器件，其特征在于所述的第一 N+有源注入?yún)^(qū)與第一 P+有源注入?yún)^(qū)(51)、第一 P+有源注入?yún)^(qū)(51)與第二 N+ 有源注入?yún)^(qū)(42)、第二 N+有源注入?yún)^(qū)0 與第三N+有源注入?yún)^(qū)(43)、第三N+有源注入?yún)^(qū)G3)與第二 P+有源注入?yún)^(qū)(52)或第二 P+有源注入?yún)^(qū)(52)與第四N+有源注入?yún)^(qū)04) 通過淺槽(3)隔離。
全文摘要
本發(fā)明公開了一種基于PMOS管輔助觸發(fā)的雙向可控硅器件，包括P襯底層和四個PMOS管；P襯底層上設(shè)有第一N阱、P阱和第二N阱；第一N阱上設(shè)有第一N+有源注入?yún)^(qū)、第一P+有源注入?yún)^(qū)和第二N+有源注入?yún)^(qū)；第二N阱上設(shè)有第三N+有源注入?yún)^(qū)、第二P+有源注入?yún)^(qū)和第四N+有源注入?yún)^(qū)；第三N+有源注入?yún)^(qū)與第二PMOS管相連，第一PMOS管與第一金屬電極相連；第二N+有源注入?yún)^(qū)與第三PMOS管相連，第四PMOS管與第二金屬電極相連。本發(fā)明可控硅器件利用PMOS管作為輔助觸發(fā)單元，使得器件具有可調(diào)且較低的正反向擊穿電壓，使得器件可適用于一些混合電壓接口電路或者不同電源域間的ESD防護應(yīng)用。
文檔編號H01L27/07GK102544085SQ201210060419
公開日2012年7月4日 申請日期2012年3月9日 優(yōu)先權(quán)日2012年3月9日
發(fā)明者吳健, 曾杰, 苗萌, 董樹榮, 鄭劍鋒, 韓雁, 馬飛 申請人:浙江大學(xué)