專利名稱：FinFET器件及其制造方法
技術領域：
本發(fā)明涉及半導體領域，更具體地，涉及FinFET器件及其制造方法。
背景技術：
半導體集成電路(IC)工業(yè)已經經歷了快速發(fā)展。在IC演進的過程中，功能密度(即，每芯片區(qū)域中互連器件的數量)普遍增加，同時幾何尺寸(即，可使用制造工藝制造的最小部件(或線))減小。這種比例縮小通常通過增加生產效率和降低相關成本來提供優(yōu)勢。這種比例縮小還增加了處理和制造IC的復雜度，并且對于將要實現的這些進步，需要IC制造的類似發(fā)展。例如，隨著半導體工業(yè)前進到追求更大器件密度、更高性能和更低成本的納米技術工藝，在鰭狀場效應晶體管(FinFET)器件的發(fā)展中導致制造和設計的雙重挑戰(zhàn)。盡管現有的FinFET器件以及制造FinFET器件的方法通常足以應對它們的預期目的，但它們還不能在所有方面都完全滿足。

發(fā)明內容
為解決上述問題，本發(fā)明提供了一種半導體器件，包括襯底，包括設置在襯底上方的鰭結構，鰭結構包括一個或多個鰭；絕緣材料，設置在襯底上，并形成在一個或多個鰭的每一個之間的區(qū)域中；介電層，橫跨一個或多個鰭的每一個并形成在一個或多個鰭的每一個之間的區(qū)域中的絕緣材料上；功函金屬，橫跨一個或多個鰭的每一個并形成在一個或多個鰭的每一個之間的區(qū)域中的介電層上；應變材料，設置在一個或多個鰭的每一個之間的區(qū)域中的功函金屬上；以及信號金屬，橫跨一個或多個鰭的每一個并形成在功函金屬和應變材料上。

其中，應變材料具有不同于功函金屬的熱膨脹系數(CTE)和信號金屬的CTE的CTE，以及其中，信號金屬分離半導體器件的源極區(qū)域和漏極區(qū)域，源極區(qū)域和漏極區(qū)域在它們之間限定用于一個或多個鰭的每一個的溝道區(qū)域。其中，對于一個或多個鰭的每一個，應變材料在溝道區(qū)域的電流流動方向上引入壓縮應力。其中，對于一個或多個鰭的每一個，應變材料在溝道區(qū)域的電流流動方向上引入拉伸應力。其中，半導體器件為P型金屬氧化物半導體(PMOS)鰭狀場效應晶體管(FinFET)器件或N型金屬氧化物半導體(NMOS)鰭狀場效應晶體管(FinFET)器件中的一種，以及其中，半導體器件包括在集成電路器件中。其中，從由電介質材料和金屬材料組成的組中選擇應變材料。其中，應變材料包括硅化鈦(TiSi)，以及功函金屬包括氮化鈦(TiN)。其中，應變材料包括聚酰亞胺(PI)，以及功函金屬包括鋁化鈦(TiAl)。此外，還提供了一種半導體器件，包括襯底；鰭結構，包括設置在襯底之上的一個或多個鰭的鰭結構；介電層，設置在鰭結構的中心部分上并橫跨一個或多個鰭的每一個；功函金屬，設置在介電層上并橫跨一個或多個鰭的每一個；應變材料，設置在功函金屬層上并夾置在一個或多個鰭的每一個之間；以及信號金屬，設置在功函金屬和應變材料上，并橫跨一個或多個鰭的每一個。其中，信號金屬分離半導體器件的源極區(qū)域和漏極區(qū)域，源極區(qū)域和漏極區(qū)域在它們之間限定用于一個或多個鰭的每一個的溝道區(qū)域，其中，應變材料在鰭結構的一個或多個鰭的至少一個鰭的溝道區(qū)域的電流流動方向上引入壓縮應力，以及其中，應變材料具有不同于功函金屬的熱膨脹系數(CTE)和信號金屬的CTE的CTE。其中，信號金屬分離半導體器件的源極區(qū)域和漏極區(qū)域，源極區(qū)域和漏極區(qū)域在它們之間限定用于一個或多個鰭的每一個的溝道區(qū)域，其中，應變材料在鰭結構的一個或多個鰭的至少一個鰭的溝道區(qū)域的電流電流方向上引入拉伸應力，以及其中，應變材料具有大于功函金屬的熱膨脹系數(CTE)且不同于信號金屬的CTE的CTE。其中，半導體器件為P型金屬氧化物半導體(PMOS)鰭狀場效應晶體管(FinFET)器件。其中，半導體器件為N型金屬氧化物半導體(NMOS)鰭狀場效應晶體管(FinFET)器件。

此外，還提供了一種用于制造半導體器件的方法，包括提供襯底；在襯底上方形成包括一個或多個鰭的鰭結構，一個或多個鰭的每一個都包括第一側壁和第二側壁；在襯底和鰭結構上沉積絕緣材料，絕緣材料充分填滿一個或多個鰭的每一個之間的區(qū)域；從一個或多個鰭的每一個之間的區(qū)域中去除絕緣材料的一部分，使得一個或多個鰭的每一個的第一側壁和第二側壁的一部分被露出；在一個或多個鰭的每一個的中心部分的上方形成介電層；形成功函金屬，功函金屬在介電層的上方并設置在一個或多個鰭的每一個之間的區(qū)域中；在功函金屬上形成應變材料，應變材料設置在一個或多個鰭的每一個之間的區(qū)域中；以及深蝕刻一個或多個鰭的每一個之間的區(qū)域中的應變材料。該方法還包括在功函金屬和深蝕刻的應變材料的上方形成信號金屬，信號金屬橫跨一個或多個鰭的每一個并分離半導體器件的源極區(qū)域和漏極區(qū)域，源極區(qū)域和漏極區(qū)域在它們之間限定用于一個或多個鰭的每一個的溝道區(qū)域，以及在源極區(qū)域和漏極區(qū)域中形成源極部件和漏極部件，其中，形成源極部件和漏極部件包括凹陷一個或多個鰭的每一個的一部分；以及在一個或多個鰭的每一個的凹陷部分上取向附生(外延)地生長半導體材料。其中，形成應變材料包括旋涂工藝，并且工藝溫度小于半導體器件的工作溫度。其中，形成應變材料包括旋涂工藝，并且工藝溫度大于半導體器件的工作溫度。其中，形成應變材料包括沉積金屬材料，金屬材料具有小于功函金屬的熱膨脹系數(CTE)的 CTE。其中，形成應變材料包括沉積電介質材料，電介質材料具有大于功函金屬的熱膨脹系數(CTE)的CTE。其中，形成應變材料包括沉積具有小于功函金屬的熱膨脹系數(CTE)且不同于信號金屬的CTE的CTE的材料。


當閱讀附圖時，從以下詳細描述中更好地理解本公開。應該強調的是，根據工業(yè)的標準實踐，各種部件沒有按比例繪制并且只是為了示意的目的。實際上，為了討論的清楚，可以任意增加或減小各種部件的尺寸。圖1是根據本公開各個方面的制造半導體器件的方法的流程圖。圖2至圖9示出了根據圖1的方法處于各個制造階段的半導體器件的一個實施例的示意性截面?zhèn)纫晥D。圖10示出了圖2至圖9的半導體器件的一個實施例的透視圖。圖11示出了圖2至圖9的半導體器件的一個實施例以及應力方向的部分透視圖。圖12示出了圖2至圖9的半導體器件的一個實施例以及應力方向的部分透視圖。
具體實施例方式以下公開提供了用于實施本發(fā)明不同特征的許多不同的實施例或實例。以下描述部件和配置的具體實例以簡化本公開。當然，這些僅是實例，而不用于限制的目的。例如，以下描述中第一部件形成在第二部件上或之上可包括第一和第二部件被形成為直接接觸的實施例，并且還包括可以在第一和第二部件之間形成附加部件使得第一和第二部件沒有直接接觸的實施例。此外，本公開可以在各個實例中重復參考標號和/或字母。這種重復是為了簡化和清楚的目的，而不是表示所討論的各個實施例和/或結構之間的關系。此外，本文描述的部件可以以與本文所示示例性實施例不同的方式進行配置、組合或構造，而不背離本公開的范圍。應該理解，本領域的技術人員能夠想出各種對本發(fā)明的原理具體化的等價物，盡管這里沒有 明確描述?？墒芤嬗诒景l(fā)明一個或多個實施例的器件的實例為半導體器件。例如，這種器件為鰭狀場效應晶體管(FinFET)。例如，FinFET器件可以為P型金屬氧化物半導體(PMOS)FinFET器件、N型金屬氧化物半導體(NMOS)FinFET器件。以下公開將繼續(xù)FinFET實例來示出本發(fā)明的各個實施例。然而，應該理解，本發(fā)明不應限于器件的具體類型，除非另有指定。參照圖1和圖2至圖10，以下統(tǒng)一描述方法100和半導體器件200。圖1是根據本公開各個方面的用于制造集成電路器件/半導體器件的方法100的流程圖。在本實施例中，方法100用于制造包括鰭狀場效應晶體管(FinFET)器件的半導體器件。方法100開始于塊102，提供襯底。在塊104中，在襯底的上方形成鰭結構。鰭結構包括每一個都具有第一和第二側壁的一個或多個鰭。鰭結構的形成可包括圖案化掩模層并使用掩模層蝕刻半導體襯底。在塊106中，絕緣材料被沉積在鰭結構的上方。絕緣材料可以被沉積使其覆蓋鰭結構?？梢詧?zhí)行平面化工藝，使得絕緣材料的頂面被平面化，露出鰭結構的頂部。該方法繼續(xù)到塊108，在絕緣材料上執(zhí)行蝕刻工藝。蝕刻工藝包括深蝕刻(etch back)絕緣材料，使得鰭結構的側壁被露出。在塊110中，介電層和功函金屬形成在鰭結構的上方。方法100繼續(xù)到塊112，在功函金屬的上方形成應變材料，并在應變材料上執(zhí)行深蝕刻工藝。深蝕刻可包括深蝕刻鰭結構的相鄰鰭之間的應變材料以露出鰭結構的側壁。在塊114中，在功函金屬和應變材料的上方形成信號金屬。方法100繼續(xù)到塊116，完成集成電路器件的制造?？梢栽诜椒?00之后、期間和之后提供附加步驟，并且對于方法的其他實施例來說，可以替換或消除所描述的一些步驟。以下討論示出了可根據圖1的方法100制造的集成電路器件的各個實施例。圖2至圖9示出了根據圖1的方法處于各個制造階段的半導體器件的一個實施例的示意性截面圖。此外，圖10示出了圖2至圖9的半導體器件的一個實施例的透視圖。FinFET器件包括任何基于鰭的多柵極晶體管。FinFET器件200可以包括在微處理器、存儲單元、和/或其他集成電路器件中，為了清楚簡化了圖2至圖10以更好地理解本公開的發(fā)明概念。可以在FinFET器件200中添加附加部件，并且在半導體器件200的其他實施例中可以替換或消除以下所描述的一些部件。參照圖2，FinFET器件200包括襯底(例如，晶片)210。襯底210為體硅襯底?？蛇x地，襯底210包括基本半導體，諸如晶體結構的硅或鍺；化合物半導體，諸如鍺化硅、碳化硅、砷化鎵、磷化稼、磷化銦、砷化銦和/或銻化銦；或者它們的組合。可選地，襯底210包括絕緣體上硅(SOI)襯底。SOI襯底可以使用氧注入分離(SMOX)、晶片接合、和/或其他適當方法制造。襯底210可包括各種摻雜區(qū)域和其他適當部件。進一步參照圖2，襯底210上方形成的是介電層212。介電層212通過任何適當的工藝形成為任何適當的厚 度。在本實施例中，介電層212包括氧化硅，并通過CVD或熱氧化工藝形成。熱氧化工藝可以為干式或濕式工藝。在各種實例中，氧化硅可以通過物理汽相沉積(PVD)、原子層沉積(ALD)、高密度等離子體CVD(HDPCVD)、其他適當方法、和/或它們的組合來形成。例如，CVD工藝可使用包括六氯乙硅烷(HCD或Si2Cl6)、二氯硅烷(DCS或SiH2Cl2)、二 (叔丁基氨基)硅烷(BTBAS或C8H22N2Si)和乙硅烷(DS或Si2H6)的化學物。介電層212上方形成的是掩模層214。在本實施例中，掩模層214包括氮化娃并通過CVD工藝形成。掩模層214可以為阻止/硬掩模層。掩模層214通過任何適當的工藝形成為任何適當的厚度。掩模層214可包括諸如氮化硅、氧化硅、氮氧化硅、碳化硅、氮碳化硅、其他適當的材料、或它們的組合的材料。在各個實例中，氮化硅可以通過物理汽相沉積(PVD)、原子層沉積(ALD)、高密度等離子體CVD (HDPCVD)、其他適當方法、和/或它們的組合來形成。例如，CVD工藝可使用包括六氯乙硅烷(HCD或Si2Cl6)、二氯硅烷(DCS或SiH2Cl2)、二(叔丁基氨基)硅烷(BTBAS或C8H22N2Si)和乙硅烷(DS或Si2H6)的化學物。掩模層214上方形成的是光刻膠層216。光刻膠層216通過任何適當的工藝形成為任何適當的厚度。參照圖3，通過諸如光刻和蝕刻工藝的任何適當的工藝形成鰭結構218 (包括多個鰭218a、218b、和218c，每一個都具有第一和第二側壁)。在本實施例中，例如，鰭結構218通過將光刻膠層216暴露給圖案，執(zhí)行曝光后烘焙工藝，以及顯影光刻膠層216以形成包括光刻膠層216和掩模層214的掩膜元件來形成。光刻膠層216圖案化可以包括光刻膠涂覆、軟烘焙、掩模對準、曝光圖案、曝光后烘焙、顯影光刻膠、和硬烘焙的處理步驟。圖案化還可以通過其他適當的方法來實施或替換，諸如無掩模光刻、電子束寫入、離子束寫入、和分子壓印。然后，遮蔽元件(包括光刻膠層216和掩模層214)可以在蝕刻工藝中用于將鰭結構218蝕刻到襯底210中。蝕刻工藝使用圖案化的掩模層214以限定將被蝕刻的區(qū)域并保護FinFET器件200的其他區(qū)域。蝕刻工藝可包括濕蝕刻工藝、干蝕刻工藝、或它們的組合。鰭結構218可以通過使用反應離子蝕刻(RIE)和/或其他適當工藝的蝕刻工藝形成。在一個實例中，氫氟酸(HF)或稀釋HF可用于蝕刻介電層212以根據由掩模層214限定的圖案來曝光襯底210。在一個實例中，用于蝕刻襯底210的干蝕刻工藝包括化學物(其包括含氟氣體)。在又一實例中，干蝕刻的化學物包括CF4、SF6、或NF3?？蛇x地，鰭結構218通過雙圖案化光刻(DPL)工藝來形成。DPL是通過將圖案劃分為兩個交錯圖案來在襯底上構造圖案的方法。DPL使得增強了部件(例如，鰭)密度?？墒褂冒p重曝光(例如，使用兩個掩模集合)的各種DPL方法。參照圖4，襯底210的上方(和鰭結構218的上方)沉積的是絕緣材料220。沉積絕緣材料220，使得絕緣材料220環(huán)繞鰭結構218的每個鰭218a、218b和218c并將它們與其他鰭隔離。絕緣材料220可包括諸如氧化硅、氮化硅、氮氧化硅、低k材料、氣隙、其他適當材料或它們的組合的絕緣材料。在本實施例中，絕緣材料220包括氧化硅。氧化硅可通過CVD工藝來沉積。在各個實例中，氧化硅可通過物理汽相沉積(PVD)、原子層沉積(ALD)、高密度等離子體CVD(HDPCVD)、其他適當方法、和/或它們的組合來形成。可選地，氧化硅可通過高縱橫比工藝(HARP)來形成。在各個實施例中，可以生長任選的熱氧化物溝槽襯墊以改善溝槽界面。例如，CVD工藝可使用包括六氯乙硅烷(HCD或Si2Cl6)、二氯硅烷(DCS或SiH2Cl2)、二(叔丁基氨基)硅烷(BTBAS或C8H22N2Si)和乙硅烷(DS或Si2H6)的化學物。絕緣材料220可具有多層結構，例如，具有形成在襯墊上方的氮化硅的熱氧化物襯墊。參照圖5，對FinFET器件200上執(zhí)行平面化工藝。在一個實施例中，平面化工藝包括應用于FinFET器件200的化·學機械拋光(CMP)工藝，以去除絕緣材料220的過量部分?？梢詧?zhí)行平面化工藝，使得介電層212被去除，由此露出鰭結構218的頂部。參照圖6，蝕刻工藝用于深蝕刻FinFET器件200的中心區(qū)域中的過量絕緣材料220，由此露出鰭結構218的每個鰭的第一和第二側壁的部分。蝕刻工藝可包括濕蝕刻、干蝕刻、或它們的組合。在一個實例中，干蝕刻工藝可包括形成光刻膠層，圖案化光刻膠層，蝕刻絕緣材料220，以及去除光刻膠層。在又一實例中，用于蝕刻隔離材料的干蝕刻工藝可包括化學物(其包括含氟氣體)。在又一實例中，干蝕刻的化學物包括CF4、SF6或NF3。參照圖7，FinFET器件200包括介電層222。介電層222形成在鰭結構218的中心部分上并橫跨鰭結構218的每個鰭218a、218b和218c。在一些實施例中，介電層222可包括氧化硅、氮化硅、氮氧化硅、或高k電介質。高k電介質包括特定的金屬氧化物。用于高k 電介質的金屬氧化物的實例包括 L1、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu和它們的混合物的氧化物。在本實施例中，介電層222為包括HfOx的高k介電層。介電層222可使用適當的工藝來形成，諸如原子層沉積(ALD)、化學汽相沉積(CVD)、物理汽相沉積(PVD)、熱氧化、UV臭氧氧化、或它們的組合。介電層222可進一步包括界面層(未示出)以減小介電層222和襯底210之間的損傷。界面層可包括氧化硅。仍然參照圖7，FinFET器件200還包括功函金屬224，其形成在介電層222上并橫跨鰭結構218的每個鰭218a、218b和218c。功函金屬224可通過任何適當的工藝形成為任何適當的厚度。功函金屬224包括諸如Al、Cu、T1、Ta、W、Mo、TaN, NiSi, CoSi, TiN,WN、TiAl, TiAlN, TaCN, TaC, TaSiN、其他導電金屬或它們的組合的金屬。功函金屬224通過任何適當的沉積工藝來形成。例如，沉積工藝包括化學汽相沉積(CVD)、物理汽相沉積(PVD)、原子層沉積(ALD)、高密度等離子體CVD (HDPCVD)、金屬有機CVD(MOCVD)、遠程等離子體CVD (RPCVD)、等離子體增強CVD (PECVD)、低壓CVD (LPCVD)、原子層CVD (ALCVD)、大氣壓CVD(APCVD)、噴鍍、其他適當方法或它們的組合。繼續(xù)參照圖7，FinFET器件200包括形成在功函金屬224上方的應變材料226?？尚纬蓱儾牧?26，使其夾置在FinFET器件200的鰭結構218的每個鰭218a、218b和218c之間的區(qū)域之間并基本上填滿鰭結構218的每個鰭218a、218b和218c之間的區(qū)域。選擇應變材料226，使其具有與功函金屬224不同的熱膨脹系數(CTE)。此外，可以選擇應變材料226，使其具有不同于隨后形成的信號金屬(參見圖9，標為228)的CTE。應變材料226的CTE可以小于或大于信號金屬的CTE。應變材料226可包括電介質材料或金屬材料。例如，應變材料226可包括諸如聚酰亞胺(PI)、氣隙、金屬(諸如硅化鈦(TiSi))的電介質或者任何其他適當的電介質或金屬材料。如以下所討論的，選擇應變材料226使其在溝道區(qū)域的電流流動方向上引起壓縮應變或拉伸應變。應變材料226通過任何適當的工藝來形成。在本實施例中，應變材料226通過旋涂工藝來形成?？蛇x地，應變材料226通過包括化學汽相沉積(CVD)、物理汽相沉積(PVD)、原子層沉積(ALD)、高密度等離子體CVD (HDPCVD)、金屬有機CVD(MOCVD)、遠程等離子體CVD (RPCVD)、等離子體增強CVD (PECVD)、低壓CVD (LPCVD)、原子層CVD (ALCVD)、大氣壓CVD (APCVD)、噴鍍、其他適當方法、或它們的組合的工藝來形成。用于形成應變材料226的工藝可包括利用任何適當的工藝溫度(Tp)，使得在工作溫度(To)經歷應變材料226和功函金屬224之間的體積膨脹差。在本實施例中，工藝溫度(Tp)包括低于FinFET器件200的工作溫度(To)的溫度?？蛇x地，工藝溫度(Tp)包括大于FinFET器件200的工作溫度(To)的溫度。工藝溫度(Tp)可以為通過其他工藝利用的溫度或者不被其他工藝利用的溫度。例如，形成功函金屬224的工藝可以利用也可以不利用工藝溫度(Tp)。工藝是否利用工藝溫度(Tp)取決于FinFET器件200的設計要求和預期應變特性。應該理解，形成FinFET器件200的其他結構/層的工藝可以利用大于工藝溫度(Tp)的溫度。如進一步理解的，形成FinFET器件200的其他結構/層的工藝可以利用小于工藝溫度(Tp)的溫度。在本實施例中，例如，形成應變材料226的工藝使用大約為室溫(例如，大約20至30攝氏度)的工藝溫度(Tp)。此外，形成功函金屬224的工藝利用基本上與工藝溫度(Tp)相同的溫度。在工作期間，在大約為室溫的初始工作溫度(To)處(例如，當FinFET器件被初始導通時)，應變材料226將在溝道區(qū)域中引起大約為零的應力，因為功函金屬224和應變材料226之間的體積膨脹差大約為零。在最終的工作溫度(To)處(例如，當FinFET器件200通電一段時間時)，經歷功函金屬224和應變材料226之間的體積膨脹差。體積膨脹差使得應變材料226在鰭結構218的鰭218a、218b和218c的溝道區(qū)域中引起應力。功函金屬224和應變材料226之間的體積膨脹差為每種材料的CTE的函數。體積膨脹差可以為正(即，隨著工作溫度(To)增加，應變材料226比功函金屬224膨脹更多)?？蛇x地，體積膨脹差可以為負(即，隨著工作溫度(To)增加，應變材料226比功函金屬224膨脹得少)。因此，在任何工作溫度(To)處由應變材料226在溝道區(qū)域中引起的應力是工藝溫度(Tp)、功函金屬224的CTE、和應變材料226的CTE的函數。在可選實施例中，工藝溫度(Tp) 包括大于FinFET器件200的工作溫度(To)的溫度。在這種實施例中，例如，形成應變材料226的工藝使用大約400攝氏度的工藝溫度(Tp)。在大約為室溫的初始工作溫度(To)處(例如，當FinFET器件被初始導通時)，應變材料226將在溝道區(qū)域中引起最大應力，因為功函金屬224和應變材料226之間的體積膨脹差最大。在最初工作溫度(To)處(例如，當FinFET器件200通電一段時間時)，功函金屬224和應變材料226之間的體積膨脹差將變得小于最大值。隨著工作溫度(To)接近大約為400攝氏度的工藝溫度(Tp)，體積膨脹差接近零，并且由應變材料引起的應力接近零。體積膨脹差使得應變材料226在鰭結構218的鰭218a、218b和218c的溝道區(qū)域中引起應力。因此，在任何工作溫度(To)處由應變材料226在溝道區(qū)域中引起的應力為工藝溫度(Tp)、功函金屬224的CTE和應變材料226的CTE的函數。參照圖8，應變材料226在鰭結構218的每個鰭218a、218b、和218c之間的區(qū)域內凹陷。在本實施例中，例如，通過蝕刻工藝執(zhí)行應變材料226的凹陷。蝕刻工藝可包括濕蝕刻或干蝕刻工藝或者它們的組合。在一個實例中，用于蝕刻應變材料226的干蝕刻工藝可包括化學物(其包括含氟氣體)。在又一實例中，干蝕刻的化學物包括CF4、SF6、NF3、或適用于應變材料226的任何適當的化學物。濕蝕刻工藝可包括包含HCl、HF的化學物或者適合于應變材料226的任何適當的化學物。參照圖9，功函金屬224和應變材料226上方形成的是信號金屬228。信號金屬228橫跨鰭結構218的每個鰭218a、218b和218c，并分離FinFET器件200的源極和漏極(S/D)區(qū)域。對于鰭結構218的每個鰭218a、218b、和218c，S/D區(qū)域在它們之間限定溝道區(qū)域。信號金屬228包括任何適當的導電材料。例如，信號金屬228包括Al、Cu、Mo、其他導電材料或者它們的組合。信號金屬228可包括多種其他層，例如，覆蓋層、界面層、擴散層、阻擋層、或它們的組合。硬掩模層可形成在信號金屬228的上方。硬掩模層可包括氧化硅、氮化硅、氮氧化硅、碳化硅、其他適當的材料、或者它們的組合。

信號金屬228通過適當的工藝來形成，包括沉積、光刻圖案化、和蝕刻工藝。沉積工藝包括化學汽相沉積(CVD)、物理汽相沉積(PVD)、原子層沉積(ALD)、高密度等離子體CVD (HDPCVD)、金屬有機CVD (MOCVD)、遠程等離子體CVD (RPCVD)、等離子體增強CVD (PECVD)、低壓CVD (LPCVD)、原子層CVD (ALCVD)、大氣壓CVD (APCVD)、噴鍍、其他適當方法或它們的組合。光刻圖案化工藝包括光刻膠涂覆(例如，旋涂)、軟烘焙、掩模對準、曝光、曝光后烘焙、顯影光刻膠、沖洗、干燥(例如，硬烘焙)、其他適當工藝或者它們的組合。可選地，光刻曝光工藝通過其他方法來實施或替換，諸如無掩模光刻、電子束寫入和離子束寫入。在又一可選實施例中，光刻圖案化工藝可以實施納米壓印技術。蝕刻工藝包括干蝕刻、濕蝕刻、和/或其他蝕刻方法。圖10示出了圖2至圖9的半導體器件的一個實施例的透視圖。參照圖10，FinFET器件200包括襯底210、鰭結構218 (包括多個鰭218a、218b和218c)、絕緣材料226、介電層222、功函金屬224、應變材料226、和信號金屬228。此外，FinFET器件200還包括形成在鰭結構218的S/D區(qū)域232中的源極和漏極(S/D)部件230。對于鰭結構218的每個鰭218a、218b和218c，S/D區(qū)域232在它們之間限定溝道區(qū)域。形成S/D部件230可包括凹陷一個或多個鰭218a、218b和218c的每一個的一部分，以及在一個或多個鰭218a、218b和218c的每一個的凹陷部分上取向附生(外延)地生長半導體材料。S/D部件230可通過向半導體材料添加雜質或者通過離子注入工藝來摻雜。例如，S/D區(qū)域232可摻雜有磷。摻雜的S/D區(qū)域232可具有梯度摻雜輪廓。在形成S/D部件232之前或之后，可以執(zhí)行注入、擴散、和/或退火工藝來在FinFET器件200的S/D區(qū)域232中形成重摻雜S/D (HDD)部件，如果FinFET器件200為PMOS器件，則其為p型，或者如果FinFET器件200為NMOS器件，則其為η型。圖11示出了圖2至圖9的半導體器件的一個實施例以及應力方向的部分透視圖。參照圖11，FinFET器件200為PMOS器件。在所示實施例中，在工作期間，當功函金屬224的CTE大于應變材料226的CTE時，PMOSFinFET器件200經歷增強的載流子遷移率。例如，功函金屬224包括TiN(其具有大約為9. 35x10^的平均CTE)，而應變材料226包括TiSi (其具有大約為5. 28x10^的平均CTE)。隨著工作期間PMOS FinFET器件200的工作溫度(To)的增加，應變材料226體積膨脹變得小于功函金屬224的體積膨脹，從而在Szz<110>方向上引入拉伸應力，而在PMOSFinFET器件200的電流流動Sxx〈110>方向上引起壓縮應力。在這種實施例中，執(zhí)行形成應變材料226的工藝，使得應變材料226在大約為室溫的工作溫度(To)處在Szz〈110>方向的溝道區(qū)域中引入大約為零的應力。應該理解，PMOS FinFET器件200的溝道區(qū)域中的應力可以通過調節(jié)應變材料226形成工藝(包括工藝溫度(Tp))以及通過選擇用于具有不同CTE特性的功函金屬224和應變材料226的材料的不同組合來調整，從而調節(jié)工作溫度(To)處功函金屬224和應變材料226的體積膨脹差。圖12示出了圖2至圖9的半導體器件的一個實施例以及應力方向的部分透視圖，參照圖12，FinFET器件200為NMOS器件。在所示實施例中，當功函金屬224的CTE小于應變材料226的CTE時，NMOS FinFET器件200經歷增強的載流子遷移率。例如，功函金屬224包括TiAl (其具有大約為12. 3x1 Ο^Γ1的平均CTE)，而應變材料226包括PI (其具有大約為ΘΙχΙ ^Γ1的平均CTE)，并且可進一步包括氣隙。隨著工作期間NMOSFinFET器件200的工作溫度(To)的增加，應變材料226體積膨脹變得大于功函金屬224的體積膨脹，從而在Szz〈110>方向上引入壓縮應力，而在NMOS FinFET器件200的電流流動Sxx〈110>方向上引入拉伸應力。在這種實施例中，執(zhí)行形成應變材料226的工藝，使得應變材料226在大約為室溫的工作溫度(To)處在Szz〈110>方向的溝道區(qū)域中引入大約為零的應力。應該理解，NMOS FinFET器件200的溝道區(qū)域中的應力可以通過調節(jié)應變材料226形成工藝(包括工藝溫度(Tp))以及通過選擇用于具有不同CTE特性的功函金屬224和應變材料226的材料的不同組合來調整，從而調節(jié)工作溫度(To)處功函金屬224和應變材料226的體積膨脹差。方法100和FinFET器件200的優(yōu)點在于，應變材料226在FinFET器件200的電流流動方向上引入壓縮或拉伸應力中的一種。當與傳統(tǒng)的FinFET器件相比時，引入的壓縮/拉伸應力導致FinFET器件200的溝道區(qū)域的增加/更高的應變，從而提高了 FinFET器件200的載流子遷移率。此外，用于實現本文所述應變結構的所公開方法容易在當前處理中實施。不同的實施例可具有不同的優(yōu)點，并且對于任何實施例不要求特定的優(yōu)點。

FinFET器件200可包括可通過后續(xù)處理形成的附加部件。例如，各種接觸/通孔/線和多層互連部件(例如，金屬層和層間電介質)可以形成在襯底210的上方，被配置為連接FinFET器件200的各種部件或結構。附加部件可以提供針對FinFET器件200的電互連。例如，多層互連包括諸如傳統(tǒng)通孔或接觸的垂直互連以及諸如金屬線的水平互連。各種互連部件可以實施各種導電材料，包括銅、鎢、和/或硅化物。在一個實例中，鑲嵌和/或雙鑲嵌被用于形成與銅相關的多層互連結構。
因此，提供了一種半導體器件。示例性半導體器件包括襯底，其包括設置在襯底上方的鰭結構。鰭結構包括一個或多個鰭。半導體器件還包括絕緣材料，設置在一個或多個鰭的每一個之間的區(qū)域中的襯底上。半導體器件還包括介電層，其橫跨一個或多個鰭的每一個并在一個或多個鰭的每一個之間的區(qū)域中的絕緣材料上。此外，半導體器件還包括功函金屬，其橫跨一個或多個鰭的每一個并在一個或多個鰭的每一個之間的區(qū)域中的介電層上。半導體器件還包括應變材料，其設置在一個或多個鰭的每一個之間的區(qū)域中的功函金屬上。此外，半導體器件包括信號金屬，其形成在功函金屬和應變材料的上方，并橫跨一個或多個鰭的每一個。在一些實施例中，應變材料具有不同于功函金屬的熱膨脹系數(CTE)和信號金屬的CTE的CTE。信號金屬分離半導體器件的源極和漏極區(qū)域。源極和漏極區(qū)域在它們之間限定用于一個或多個鰭的每一個的溝道區(qū)域。在特定實施例中，對于一個或多個鰭的每一個，應變材料在溝道區(qū)域的電流流動方向上引入壓縮應力。在各個實施例中,對于一個或多個鰭的每一個，應變材料在溝道區(qū)域的電流流動方向上引入拉伸應力。在特定實施例中，從由體硅和絕緣體上硅(SOI)組成的組中選擇襯底。在又一些實施例中，半導體器件為P型金屬氧化物半導體(PMOS)鰭狀場效應晶體管(FinFET)器件或N型金屬氧化物半導體(NMOS)鰭狀場效應晶體管(FinFET)器件中的一種，并且半導體器件包括在集成電路器件中。在一些實施例中，從由電介質材料和金屬材料組成的組中選擇應變材料。在又一些實施例中，從由聚酰亞胺(PD、氣隙和硅化鈦(TiSi)組成的組中選擇應變材料，以及在由氮化鈦(TiN)和鋁化鈦(TiAl)組成的組中選擇功函金屬。還公開了半導體器件的可選實施例。示例性半導體器件包括襯底。半導體器件還包括鰭結構，其包括設置在襯底之上的一個或多個鰭的鰭結構。半導體器件還包括介電層，其設置在鰭結構的中心部分上并橫跨一個或多個鰭的每一個。半導體器件還包括功函金屬，其設置在介電層上并橫跨一個或多個鰭的每一個。半導體器件還包括應變材料，設置在功函金屬層上并夾置在一個或多個鰭的每一個之間。半導體器件還包括信號金屬，其設置在功函金屬和應變材料上，并橫跨一個或多個鰭的每一個。在一些實 施例中，信號金屬分離半導體器件的源極和漏極區(qū)域，源極和漏極區(qū)域在它們之間限定用于一個或多個鰭的每一個的溝道區(qū)域。應變材料在鰭結構的一個或多個鰭的至少一個鰭的溝道區(qū)域的電流流動方向上引入壓縮應力。應變材料具有不同于功函金屬的熱膨脹系數(CTE)和信號金屬的CTE的CTE。在各個實施例中，信號金屬分離半導體器件的源極和漏極區(qū)域，源極和漏極區(qū)域在它們之間限定用于一個或多個鰭的每一個的溝道區(qū)域。應變材料在鰭結構的一個或多個鰭的至少一個鰭的溝道區(qū)域的電流電流方向上引入拉伸應力。應變材料具有大于功函金屬的熱膨脹系數(CTE)且不同于信號金屬的CTE的CTE。在特定實施例中，半導體器件為P型金屬氧化物半導體(PMOS)鰭狀場效應晶體管(FinFET)器件。在其他實施例中，半導體器件為N型金屬氧化物半導體(NMOS)鰭狀場效應晶體管(FinFET)器件。還提供了一種方法。該方法包括提供襯底；以及在襯底上方形成包括一個或多個鰭的鰭結構，一個或多個鰭的每一個都包括第一和第二側壁。該方法還包括在襯底和鰭結構上沉積絕緣材料。絕緣材料充分填滿一個或多個鰭的每一個之間的區(qū)域。該方法還包括從一個或多個鰭的每一個之間的區(qū)域中去除絕緣材料的一部分，使得一個或多個鰭的每一個的第一和第二側壁的一部分被露出。該方法還包括在一個或多個鰭的每一個的中心部分的上方形成介電層。該方法還包括形成功函金屬，其在介電層的上方并設置在一個或多個鰭的每一個之間的區(qū)域中。該方法還包括在功函金屬上形成應變材料。應變材料設置在一個或多個鰭的每一個之間的區(qū)域中。該方法還包括深蝕刻一個或多個鰭的每一個之間的區(qū)域中的應變材料。在一些實施例中，該方法還包括在功函金屬和深蝕刻的應變材料的上方形成信號金屬。信號金屬橫跨一個或多個鰭的每一個并分離半導體器件的源極和漏極區(qū)域。源極和漏極區(qū)域在它們之間限定用于一個或多個鰭的每一個的溝道區(qū)域。該方法還包括在源極和漏極區(qū)域中形成源極和漏極部件。形成源極和漏極部件包括凹陷一個或多個鰭的每一個的一部分；以及在一個或多個鰭的每一個的凹陷部分上取向附生(外延)地生長半導體材料。在一些實施例中，形成應變材料包括旋涂工藝，并且工藝溫度小于半導體器件的工作溫度。在特定實施例中，形成應變材料包括旋涂工藝，并且工藝溫度大于半導體器件的工作溫度。在又一些實施例中，形成應變材料包括沉積金屬材料，其具有小于功函金屬的熱膨脹系數(CTE)的CTE。在一些實施例中，形成應變材料包括沉積金屬材料，其具有大于功函金屬的熱膨脹系數(CTE)的CTE。在又一些實施例中，形成應變材料包括沉積具有小于功函金屬的熱膨脹系數(CTE)且不同于信號金屬的CTE的CTE的材料。前面概述了多個實施例的特征，使得本領域的技術人員可以更好地理解本公開的各個方面。本領域的技術人員應該意識到，他們可以容易地將本公開用作用于設計或修改用于執(zhí)行與本文引入實施例相同的目的和/或實現相同優(yōu)點的其他工藝和結構的基礎。本領域的技術人員還應該意識到，這種等效構造不背離本公開的精神和范圍，并且他們可以進行各種改變、替換和 修改而不背離本公開的精神和范圍。
權利要求
1.一種半導體器件,包括 襯底，包括設置在所述襯底上方的鰭結構，所述鰭結構包括一個或多個鰭； 絕緣材料，設置在所述襯底上，并形成在所述ー個或多個鰭的每ー個之間的區(qū)域中；介電層，橫跨所述ー個或多個鰭的每ー個并形成在所述ー個或多個鰭的每ー個之間的區(qū)域中的絕緣材料上； 功函金屬，橫跨所述ー個或多個鰭的每ー個并形成在所述ー個或多個鰭的每ー個之間的區(qū)域中的所述介電層上； 應變材料，設置在所述ー個或多個鰭的每ー個之間的區(qū)域中的所述功函金屬上；以及 信號金屬，橫跨所述ー個或多個鰭的每ー個并形成在所述功函金屬和所述應變材料上。
2.根據權利要求1所述的半導體器件，其中，所述應變材料具有不同于所述功函金屬的熱膨脹系數(CTE)和所述信號金屬的CTE的CTE，以及 其中，所述信號金屬分離所述半導體器件的源極區(qū)域和漏極區(qū)域，所述源極區(qū)域和所述漏極區(qū)域在它們之間限定用于所述一個或多個鰭的每ー個的溝道區(qū)域。
3.根據權利要求2所述的半導體器件，其中，對于所述ー個或多個鰭的每ー個，所述應變材料在所述溝道區(qū)域的電流流動方向上引入壓縮應力。
4.根據權利要求2所述的半導體器件，其中，對于所述ー個或多個鰭的每ー個，所述應變材料在所述溝道區(qū)域的電流流動方向上引入拉伸應力。
5.根據權利要求1所述的半導體器件，其中，所述半導體器件為P型金屬氧化物半導體(PMOS)鰭狀場效應晶體管(FinFET)器件或N型金屬氧化物半導體(NMOS)鰭狀場效應晶體管(FinFET)器件中的ー種，以及其中，所述半導體器件包括在集成電路器件中。
6.根據權利要求1所述的半導體器件,其中，從由電介質材料和金屬材料組成的組中選擇所述應變材料。
7.根據權利要求1所述的半導體器件，其中，所述應變材料包括硅化鈦(TiSi)，以及所述功函金屬包括氮化鈦(TiN)。
8.根據權利要求1所述的半導體器件，其中，所述應變材料包括聚酰亞胺(PI)，以及所述功函金屬包括鋁化鈦(TiAl)。
9.一種半導體器件，包括 襯底； 鰭結構，包括設置在所述襯底之上的一個或多個鰭的鰭結構； 介電層，設置在所述鰭結構的中心部分上并橫跨所述ー個或多個鰭的每一個； 功函金屬，設置在所述介電層上并橫所述跨ー個或多個鰭的每一個； 應變材料，設置在所述功函金屬層上并夾置在所述ー個或多個鰭的每ー個之間；以及 信號金屬，設置在所述功函金屬和所述應變材料上，并橫跨所述ー個或多個鰭的每ー個。
10.一種用于制造半導體器件的方法，包括 提供襯底； 在所述襯底上方形成包括一個或多個鰭的鰭結構，所述ー個或多個鰭的姆ー個都包括第一側壁和第二側壁；在所述襯底和所述鰭結構上沉積絕緣材料，所述絕緣材料充分填滿所述ー個或多個鰭的每ー個之間的區(qū)域； 從所述一個或多個鰭的每ー個之間的區(qū)域中去除所述絕緣材料的一部分，使得所述ー個或多個鰭的每ー個的第一側壁和第二側壁的一部分被露出； 在所述ー個或多個鰭的每ー個的中心部分的上方形成介電層；形成功函金屬，所述功函金屬在所述介電層的上方并設置在所述ー個或多個鰭的每ー個之間的區(qū)域中； 在所述功函金屬上形成應變材料，所述應變材料設置在所述ー個或多個鰭的每ー個之間的區(qū)域中；以及 深蝕刻所述ー個或多個鰭的每ー個之間的區(qū)域中的所述應變材料。
全文摘要
公開了半導體器件以及制造半導體器件的方法，涉及FinFET器件及其制造方法。示例性半導體器件包括襯底，其包括設置在襯底上方的鰭結構，鰭結構包括一個或多個鰭。半導體器件還包括介電層，設置在鰭結構的中心部分上，并橫跨一個或多個鰭的每一個。半導體器件還包括功函金屬，設置在介電層上兵橫跨一個或多個鰭的每一個。半導體器件還包括應變材料，設置在功函金屬上并夾置在一個或多個鰭的每一個之間。半導體器件包括信號金屬，設置在功函金屬和應變材料的上方，并橫跨一個或多個鰭的每一個。
文檔編號H01L21/336GK103050530SQ20121007171
公開日2013年4月17日 申請日期2012年3月16日 優(yōu)先權日2011年10月13日
發(fā)明者劉繼文, 王昭雄 申請人:臺灣積體電路制造股份有限公司