專(zhuān)利名稱(chēng)：絕緣柵型半導(dǎo)體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及ー種絕緣柵型半導(dǎo)體裝置，特別是涉及ー種有助于降低接通電阻的絕緣柵型半導(dǎo)體裝置。
背景技術(shù)：
在槽結(jié)構(gòu)的絕緣柵型半導(dǎo)體裝置中，已知俯視時(shí)槽的圖案為格子狀的結(jié)構(gòu)(例如參照專(zhuān)利文件I)。在槽結(jié)構(gòu)的絕緣柵型半導(dǎo)體裝置中，降低接通電阻成為重要課題，作為解決該課題的方法之一，正在進(jìn)行晶體管單元(トランジスタセル)的微小化。作為晶體管單元的微小化的ー個(gè)例子，已知在槽內(nèi)埋設(shè)使埋設(shè)于槽內(nèi)的柵極電極與設(shè)置在基板表面的源極電 極絕緣的層間絕緣膜，并使基板表面平坦化的結(jié)構(gòu)。在該結(jié)構(gòu)中，槽在俯視基板時(shí)形成為條狀，源極區(qū)域與槽交叉配置(例如參照專(zhuān)利文件2)。如專(zhuān)利文件2所述，設(shè)置在基板上的槽以及埋設(shè)在該槽中的柵極電極(以下將這些統(tǒng)稱(chēng)為槽柵)呈條狀，且以與槽柵正交的方式配置n型半導(dǎo)體區(qū)域(源極區(qū)域)和p型半導(dǎo)體區(qū)域(基極區(qū)域或體區(qū)域)，這種構(gòu)成與如專(zhuān)利文件I所述的槽柵為格子狀的圖案相比，能夠縮小槽柵間的寬度，具體而言，槽柵的間隔能夠縮小到格子狀圖案中的槽柵間的寬
度的三分之一。并且，與槽柵為條狀且在相鄰的槽柵之間與該槽柵平行地將n型半導(dǎo)體區(qū)域與p型半導(dǎo)體區(qū)域鄰接配置的構(gòu)成相比，專(zhuān)利文件2的圖案能夠縮小槽柵之間的寬度且降低接通電阻。專(zhuān)利文件I :(日本)特開(kāi)2010-238796號(hào)公報(bào)專(zhuān)利文件2 :(日本)特開(kāi)2009-224458號(hào)公報(bào)但是，已知在如上所述的條狀的槽柵結(jié)構(gòu)中，充填在槽內(nèi)的多晶硅中產(chǎn)生空隙，該空隙是產(chǎn)生特性偏差(接通電阻偏差、閾值電壓(Vp)偏差、正向電壓(Vf)偏差)的原因。并且，為了進(jìn)ー步提高特性，還需要降低接通電阻。

發(fā)明內(nèi)容
本發(fā)明鑒于上述課題，提供ー種絕緣柵型半導(dǎo)體裝置，其具有一導(dǎo)電型的半導(dǎo)體層；逆導(dǎo)電型的溝道層，其設(shè)置在所述ー導(dǎo)電型的半導(dǎo)體層表面；多個(gè)條狀的第一槽，該第ー槽的深度設(shè)置為貫穿該溝道層并到達(dá)所述ー導(dǎo)電型半導(dǎo)體層，該第一槽在第一方向上延伸；第二槽，其與相鄰的一組所述第一槽分別交叉為T(mén)形且在第二方向上延伸；第ー絕緣膜，其設(shè)置在所述第一槽和所述第二槽的內(nèi)壁；柵極電極，其埋設(shè)在所述第一槽和所述第二槽；第二絕緣膜，其埋設(shè)在所述第一槽和所述第二槽的所述柵極電極上；一導(dǎo)電型的源極區(qū)域，其在所述第二方向上延伸且在所述溝道層表面設(shè)置為條狀。 根據(jù)本發(fā)明，能夠得到以下效果。第一，通過(guò)在條狀的槽柵(第一槽)中設(shè)置交叉為T(mén)形(三岔路狀)的槽柵(第ニ槽)，能夠在槽內(nèi)良好地理入多晶硅，能夠抑制空隙的產(chǎn)生，從而能夠降低特性偏差(接通電阻偏差、閾值電壓偏差、正向電壓偏差)。第二，通過(guò)追加第二槽(槽柵)，與只有條狀的槽柵結(jié)構(gòu)相比，能夠增加總柵極長(zhǎng)度。具體而言，總柵極長(zhǎng)度能夠增加約2. 5%，有助于降低接通電阻。第三，通過(guò)將俯視時(shí)的體區(qū)域的圖案設(shè)置為由外框部和條狀部構(gòu)成的梯子狀(目字形)圖案，能夠在元件區(qū)域的外周端部増加體區(qū)域的面積，并且能夠提高抗雪崩能力。第四，通過(guò)使柵極引出線(xiàn)的連接部沿著芯片的ー邊設(shè)置為不彎曲的直線(xiàn)狀，能夠縮小周邊區(qū)域的面積，從而實(shí)現(xiàn)擴(kuò)大元件區(qū)域的面積和芯片尺寸的小型化。第五，不論是在柵極引出線(xiàn)的連接部，還是在與該柵極引出線(xiàn)連接的柵極金屬層，都能夠避免在芯片的角部形成以小曲率彎曲的彎曲部，由此實(shí)現(xiàn)擴(kuò)大元件區(qū)域的面積和芯片尺寸的小型化。


圖I是說(shuō)明本發(fā)明實(shí)施方式的絕緣柵型半導(dǎo)體裝置的俯視圖。圖2(A)、(B)是說(shuō)明本發(fā)明實(shí)施方式的絕緣柵型半導(dǎo)體裝置的俯視圖。圖3(A) (C)是說(shuō)明本發(fā)明實(shí)施方式的絕緣柵型半導(dǎo)體裝置的剖面圖。圖4(A) (C)是說(shuō)明本發(fā)明實(shí)施方式的絕緣柵型半導(dǎo)體裝置的剖面圖。附圖標(biāo)記說(shuō)明In+型硅半導(dǎo)體基板2n-型半導(dǎo)體層6 槽61 第一槽62 第二槽63第三槽7柵極電極8柵極引出線(xiàn)81引出部82連接部
具體實(shí)施例方式以p溝道型MOSFET為例，參照?qǐng)DI至圖4說(shuō)明本發(fā)明的實(shí)施方式。圖I是本實(shí)施方式的M0SFET100的俯視圖。構(gòu)成M0SFET100芯片的基板SB是在p+型硅半導(dǎo)體基板(未圖示)上層疊p_型半導(dǎo)體層2來(lái)構(gòu)成的。P-型半導(dǎo)體層2是例如在p+型硅半導(dǎo)體基板上通過(guò)例如外延生長(zhǎng)等來(lái)形成的硅半導(dǎo)體層。元件區(qū)域20 (單點(diǎn)劃線(xiàn))設(shè)置在P-型半導(dǎo)體層2的表面。元件區(qū)域20被與M0SFET100的源極區(qū)域(未圖示)連接的源極電極17覆蓋。槽6具有第一槽61、第二槽62及第三槽63。第一槽61以俯視時(shí)沿著第一方向(X方向)延伸的條狀相互平行地設(shè)置有多個(gè)。第二槽62在交叉部CR以與相鄰的ー組第一槽61連接的狀態(tài)與第一槽61交叉為T(mén)形且在與X方向垂直的第二方向上延伸。第三槽63以與相鄰的ー組第一槽61的終端部連接的狀態(tài)在第二方向上延伸。柵極電極7埋設(shè)在槽6 (第一槽61、第二槽62及第三槽63)內(nèi)。以下有時(shí)將槽6和埋設(shè)在該槽6中的柵極電極7統(tǒng)稱(chēng)為槽柵TG。源極區(qū)域15是在溝道層表面擴(kuò)散了 P+型雜質(zhì)的雜質(zhì)區(qū)域，以在Y方向上延伸的條狀設(shè)置有多個(gè)。 體區(qū)域14是在設(shè)置于p型半導(dǎo)體層2表面的n型溝道層(未圖示)的表面擴(kuò)散了 n+型雜質(zhì)的雜質(zhì)區(qū)域，體區(qū)域14包圍所有所述源極區(qū)域的外側(cè)而與所述源極區(qū)域鄰接。并且，體區(qū)域14設(shè)置到槽6的外側(cè)以包圍所有槽6。體區(qū)域14設(shè)置到第三槽63的外側(cè)。體區(qū)域14在俯視時(shí)是由畫(huà)框狀的外框部14T與在Y方向上延伸的條狀部14S構(gòu)成的梯子狀(目字形)圖案，源極區(qū)域15與體區(qū)域14沿著Y方向鄰接且交替配置。需要說(shuō)明的是，為了便于說(shuō)明，在圖I中使元件區(qū)域20與體區(qū)域14的大小不同，但是在本實(shí)施方式中將直到體區(qū)域14 (外框部14T)形成的區(qū)域?yàn)橹乖O(shè)為元件區(qū)域20。柵極引出線(xiàn)8配置在元件區(qū)域20外的基板SB的周邊區(qū)域21，將柵極電極7引出到n-型半導(dǎo)體層2表面并與柵極焊盤(pán)部28連接。柵極引出線(xiàn)8包括引出部81和連接部82。引出部81與第三槽63的一端(在此為右端)連接，并以與元件區(qū)域20的柵極電極7相同的構(gòu)成將柵極電極7引出到元件區(qū)域20外。即引出部81通過(guò)在設(shè)置于基板SB的第一槽61埋設(shè)摻雜了雜質(zhì)的多晶硅而構(gòu)成。連接部82以在元件區(qū)域20外連接多個(gè)引出部81的方式在基板SB表面對(duì)多晶硅構(gòu)圖而形成。連接部82在俯視時(shí)例如沿著基板SB (芯片)的一邊以不彎曲的直線(xiàn)狀延伸，與相鄰的多個(gè)引出部81連接。并且，連接部82的一端經(jīng)由例如電阻器(未圖示)或設(shè)置在柵極焊盤(pán)部28下方的保護(hù)ニ極管(未圖示)等與柵極焊盤(pán)部28連接。并且，在柵極引出線(xiàn)8的連接部82上設(shè)置有與該連接部82連接的柵極金屬層18，柵極金屬層18與連接部82重疊且在基板SB的周邊區(qū)域21延伸，并與柵極焊盤(pán)部28連接。柵極電極7經(jīng)由柵極引出線(xiàn)8、柵極金屬層18與柵極焊盤(pán)部28連接。柵極金屬層18的彎曲部為零或ー個(gè)，在此作為ー個(gè)例子，柵極金屬層18不彎曲而是沿著基板SB (芯片)的一邊設(shè)置為直線(xiàn)狀。通過(guò)將柵極引出線(xiàn)8的連接部82沿著半導(dǎo)體基板的ー邊設(shè)置為不彎曲的直線(xiàn)狀，能夠避免這些連接部82在芯片的角部形成彎曲的彎曲部。例如，如果連接部82延伸到芯片的角部而存在彎曲部，則元件區(qū)域20需要與該彎曲部以規(guī)定距離分開(kāi)。但是，如果不存在彎曲部，則分開(kāi)距離不受制約，與之相應(yīng)地能夠擴(kuò)大元件區(qū)域20。另外，如果存在與連接部82連接的電阻器，則電阻器也不彎曲而設(shè)置為直線(xiàn)狀。由此也能夠使與柵極引出線(xiàn)8重疊并連接的柵極金屬層18的彎曲部設(shè)定為最小。例如，根據(jù)柵極焊盤(pán)部28的配置情況，為了與該柵極焊盤(pán)部連接，也有時(shí)使柵極金屬層18彎曲，但在芯片的角部不配置柵極金屬層18。通過(guò)使柵極金屬層18的彎曲部設(shè)定為最小，能夠擴(kuò)大元件區(qū)域20。在本實(shí)施方式中，所有的第一槽61通過(guò)第二槽62或第三槽63連接，對(duì)此將在后面敘述。因此，例如在圖I的柵極焊盤(pán)部28付近，即使存在沒(méi)有與引出部81連接的第三槽63，也能夠?qū)艠O電位施加在所有柵極電極7上。雖然在圖I中芯片的大致整個(gè)右邊設(shè)置有柵極引出線(xiàn)8和柵極金屬層18，但是，該柵極引出線(xiàn)8和柵極金屬層18的設(shè)置長(zhǎng)度也可以小于圖示的長(zhǎng)度(例如芯片邊長(zhǎng)的二分之一左右)。如果柵極引出線(xiàn)8和柵極金屬層18的配置面積變小，則與之相應(yīng)地能夠擴(kuò)大元件區(qū)域20。另外，引出部81也可以構(gòu)成為與右端的所有第三槽63連接。圖2是元件區(qū)域20的局部俯視圖，圖2(A)是包括槽柵TG的終端部TR的元件區(qū)域20的俯視圖，圖2(B)是圖2(A)的放大圖。圖2表示圖I所示的元件區(qū)域20的上端部和左上角部分。即，配置在圖2的最上段的槽柵TG是元件區(qū)域20最上段的槽柵TG。
如圖2(A)所示，相鄰的兩個(gè)第一槽61 (61a，61b)相互平行，并且例如以0. 54 ii m的距離(間隔Pl)分開(kāi)配置。在元件區(qū)域20配置有多組第一槽61，且彼此以同等間隔pi分開(kāi)。第二槽62在ー組第一槽61中至少設(shè)置有ー個(gè)。在本實(shí)施方式中，將在每組的第ー槽61分別設(shè)置多個(gè)第二槽62的情況作為ー個(gè)例子來(lái)說(shuō)明。第二槽62例如以同等的距離(間隔P2)分開(kāi)。在此，第二槽62的間隔p2大于第一槽61的間隔pi。第二槽62在交叉部CR與第一槽61交叉成T形，因此第二槽62 (62a)與第二槽62 (62b)以相互錯(cuò)開(kāi)間隔p2的二分之一的狀態(tài)配置，第二槽62 ^2a)設(shè)置在ー組的第一槽61 (61a，61b)之間，第二槽62 (62b)分別設(shè)置在分別與ー組的第一槽61a，61b相鄰的第一槽61c, 6Id 和第一槽 61a, 61b 之間。體區(qū)域14設(shè)置到源極區(qū)域15兩端的外側(cè)，以包圍在Y方向上延伸的源極區(qū)域15的兩端(在圖2中是上下端)，并且體區(qū)域14設(shè)置到終端部TR的外側(cè)以包圍在X方向上延伸的槽柵TG的終端部TR。作為ー個(gè)例子，在元件區(qū)域20的大致整個(gè)面上，將體區(qū)域14作為ー個(gè)連續(xù)的區(qū)域注入雜質(zhì)，并且將源極區(qū)域15的雜質(zhì)注入成與第一槽61正交的Y方向上延伸的條狀，從而在源極區(qū)域15之間配置有與該源極區(qū)域15鄰接的體區(qū)域14。S卩，體區(qū)域14在俯視時(shí)具有畫(huà)框狀的外框部14T與Y方向的條狀部14S兩端連接的梯子狀(目字形)圖案。外框部14T配置在源極區(qū)域15兩端的外側(cè)且配置在槽柵TG的終端部TR的外偵れ體區(qū)域14的條狀部14S與源極區(qū)域15在正交于第一槽61延伸方向的Y方向上延伸并且鄰接而交替地配置。第一槽61的沿X方向的側(cè)壁與體區(qū)域14的條狀部14S和源極區(qū)域15交替地鄰接。第二槽62的側(cè)壁與源極區(qū)域15鄰接。如圖2(B)所不,在一組的第一槽61(61a,61b)中相向的側(cè)壁的局部設(shè)有開(kāi)ロ，該開(kāi)ロ部分與在Y方向上延伸的第二槽62的兩端部分連接。S卩，第二槽62在與第一槽61的交叉部CR(畫(huà)圓的部分)均交叉為T(mén)形(三岔路狀)而不是十字形。槽6的內(nèi)壁由柵極絕緣膜11覆蓋。柵極絕緣膜11例如為氧化膜，其連續(xù)覆蓋第ー槽61、第二槽62及第三槽63的內(nèi)壁。需要說(shuō)明的是，槽柵TG還包括柵極絕緣膜11。并且，槽柵TG通過(guò)第三槽63在終端部TR連接為“コ”形(U形)。除槽柵TG的終端部TR附近之外，體區(qū)域14不與第二槽62鄰接而配置在第二槽62之間。在槽柵TG的終端部TR附近，體區(qū)域14T和與終端TR最近的第二槽62鄰接設(shè)置，該體區(qū)域14T配置為延伸到終端部TR的外側(cè)。S卩，與終端部TR最近的第二槽62的ー側(cè)側(cè)壁與源極區(qū)域15鄰接，而另ー側(cè)側(cè)壁與體區(qū)域14 (外框部14T)鄰接。
在本實(shí)施方式中，通過(guò)將體區(qū)域14設(shè)置為俯視時(shí)呈梯子狀的圖案，能夠在外框部14T増加體區(qū)域14的面積，因此能夠在元件區(qū)域20外周端部付近充分保證體區(qū)域14的面積，有助于提聞抗雪崩能力。進(jìn)ー步，通過(guò)鄰接的兩條第一槽61與兩條第二槽62劃分有用陰影表示的ー個(gè)區(qū)域a。對(duì)于ー個(gè)區(qū)域a而言，體區(qū)域14(條狀部14S)在兩處與源極電極17進(jìn)行歐姆接觸。并且，體區(qū)域14的條狀部14S和與之相鄰的條狀部14S的距離Wl是從條狀部14S到相鄰的第二槽62的距離W2的一倍至兩倍。由此，使源極區(qū)域15下部的溝道層4中的電位均勻上升，從而謀求抑制寄生動(dòng)作。需要說(shuō)明的是，也可以通過(guò)掩膜使體區(qū)域14形成為梯子狀(目字形)的圖案(注入雜質(zhì)離子)，并在其間將源極區(qū)域15配置為條狀。參照?qǐng)D3和圖4說(shuō)明MOSFET100的剖面結(jié)構(gòu)。圖3 (A)、(B)、(C)分別是圖2的a_a 向、b-b向、c-c向剖面圖，圖4(A)、(B)、(C)分別是圖2的d-d向、e-e向、f-f向剖面圖。如圖3 (A)所示，基板SB構(gòu)成為在P+型硅半導(dǎo)體基板I上設(shè)置有P-型半導(dǎo)體層(例如P-型硅外延層)2。在成為漏極區(qū)域的P-型半導(dǎo)體層2表面設(shè)置有作為n型雜質(zhì)(例如磷(P))的擴(kuò)散區(qū)域的溝道層4。槽6在a-a向剖面中是第一槽61，其貫穿溝道層4到達(dá)P-型半導(dǎo)體層2。在第一槽61的內(nèi)壁設(shè)置有柵極絕緣膜11。柵極絕緣膜11的膜厚根據(jù)M0SFET100的驅(qū)動(dòng)電壓設(shè)定為數(shù)百A左右。并且，在第一槽61內(nèi)部通過(guò)埋設(shè)導(dǎo)電材料而設(shè)置柵極電極7。導(dǎo)電材料例如是多晶硅，為了謀求低電阻化，在該多晶硅中導(dǎo)入有例如P型雜質(zhì)(例如硼(B))。體區(qū)域14設(shè)置在與第一槽61鄰接的溝道層4表面，該體區(qū)域14是雜質(zhì)濃度大于溝道層4的n+型雜質(zhì)(例如磷(P))的擴(kuò)散區(qū)域。在該剖面中第一槽61與體區(qū)域14鄰接，且在第一槽61之間只配置有體區(qū)域14而未配置有源極區(qū)域。在第一槽61的柵極電極7上埋設(shè)有層間絕緣膜16。在基板SB表面設(shè)置有濺射鋁(Al)等并構(gòu)圖成規(guī)定形狀的源極電極17。源極電極17大致平坦地覆蓋基板SB表面且設(shè)置在元件區(qū)域20的整個(gè)面上，在該剖面中與體區(qū)域14接觸。并且，在基板SB的內(nèi)表面設(shè)置有漏極電極19。如圖3(B)所示，在b-b向剖面中第一槽61與源極區(qū)域15鄰接，在第一槽61之間的溝道層4表面只設(shè)置有源極區(qū)域15。源極區(qū)域15是p+型雜質(zhì)(例如硼(B))的擴(kuò)散區(qū)域。在該剖面中源極電極17與源極區(qū)域15接觸。需要說(shuō)明的是，在制造エ序中，例如在元件區(qū)域20的大致整個(gè)面上注入體區(qū)域14的雜質(zhì)，接著將源極區(qū)域15的雜質(zhì)注入成條狀的情況下，以消除體區(qū)域14的雜質(zhì)為條件在源極區(qū)域15的雜質(zhì)注入?yún)^(qū)域進(jìn)行離子注入。由此，如圖3(B)所示，源極區(qū)域15的形成深度達(dá)到體區(qū)域14的形成深度，在源極區(qū)域15的下方不配置體區(qū)域14。如圖3 (C)所示，在c-c向剖面中設(shè)置有第一槽61與第二槽62。并且，在與第一槽61鄰接的溝道層4表面只配置有源極區(qū)域15，源極區(qū)域15與源極17接觸。如圖4(A)所示，在d-d向剖面中配置有第二槽62，在與第二槽62鄰接的溝道層4表面配置有源極區(qū)域15。并且，在相鄰的第二槽62之間，源極區(qū)域15與體區(qū)域14交替鄰接配置。如該剖面所示，體區(qū)域14之間的源極區(qū)域15也存在不與第一槽61鄰接的情況。源極17與源極區(qū)域15和體區(qū)域14接觸。
并且，圖4(A)的左側(cè)的第二槽62是與終端部最近的第二槽62，其一側(cè)側(cè)壁與源極區(qū)域15鄰接,而另ー側(cè)側(cè)壁與體區(qū)域14鄰接。如圖4(B)所示，在e-e向剖面中只配置有第一槽61，柵極電極7通過(guò)在柵極電極7上部埋設(shè)在第一槽61內(nèi)的層間絕緣膜16與源極17絕緣。如圖4(C)所示，在f-f向剖面中配置有第二槽62，在與第二槽62鄰接的溝道層4表面配置有源極區(qū)域15。并且，在溝道層4表面，體區(qū)域14與源極區(qū)域15交替鄰接配置，源極17與源極區(qū)域15和體區(qū)域14接觸。為了得到上述結(jié)構(gòu)的制造方法的一個(gè)例子如下所述。在P-型半導(dǎo)體層2形成槽6，在槽6埋入多晶硅形成柵極電極7，之后在整個(gè)面形成溝道層4，并在整個(gè)面離子注入n+型雜質(zhì)。然后，在相互分開(kāi)的多個(gè)條狀區(qū)域離子注入P+型雜質(zhì)。然后，擴(kuò)散n+型雜質(zhì)和p+型雜質(zhì)形成具有外框部和條狀部的梯子狀的體區(qū)域14和與條狀部鄰接的源極區(qū)域15。然后，在柵極電極7上部填入層間絕緣膜16，形成覆蓋元件區(qū)域20的源極17。這樣，在本實(shí)施方式中，將第一槽61形成為條狀，與所述第一槽61正交地配置源極區(qū)域15和體區(qū)域14 (條狀部14S)。在第一槽61 (槽柵TG)為條狀的情況下，只要在沿著槽柵TG的任一區(qū)域形成有源極區(qū)域15和體區(qū)域14，晶體管就能夠工作。因此，與槽柵形成為格子狀的結(jié)構(gòu)比較，良好地達(dá)到為了形成源極區(qū)域和體區(qū)域的掩模而進(jìn)行的掩模對(duì)準(zhǔn)精 度，相應(yīng)地能夠使第一槽61的間隔pi減小。具體而言，與格子狀的圖案相比，能夠?qū)㈤g隔pi縮小到約三分之一，從而晶體管単元的微小化有助于使接通電阻減小。并且，與層間絕緣膜16設(shè)置在基板SB表面的情況相比，通過(guò)將層間絕緣膜16埋入槽6內(nèi)來(lái)實(shí)現(xiàn)了晶體管單元的微小化。此外，在本實(shí)施方式中設(shè)置與第一槽61連接成T形的第二槽62 (槽柵TG)。由此，在交叉部CR，槽6內(nèi)的多晶硅膜沿著俯視時(shí)直線(xiàn)狀延伸的側(cè)壁和彎曲成大致直角的兩個(gè)側(cè)壁這三個(gè)側(cè)壁形成。即在交叉部CR從三個(gè)方向充填多晶硅。從而，與槽柵只是條狀的情況相比，能夠防止在多晶硅中產(chǎn)生空隙，能夠提高接通電阻、閾值電壓(Vp)、正向電壓(Vf)等特性。第二槽62配置在與源極區(qū)域15鄰接且?jiàn)A在體區(qū)域14的條狀部14S的區(qū)域。并且在鄰接的第一槽61之間，第二槽62交替配置為錯(cuò)開(kāi)間隔p2的二分之一。如果設(shè)置不與體區(qū)域14接觸的溝道層4，則有可能電阻增加，發(fā)生寄生動(dòng)作(鎖定(ラッチアップ))，但通過(guò)本實(shí)施方式的圖案難以產(chǎn)生不與體區(qū)域14接觸的溝道層4，從而能夠抑制寄生動(dòng)作。與只設(shè)置條狀的槽柵TG的結(jié)構(gòu)相比，通過(guò)設(shè)置第二槽62，能夠相應(yīng)地増加?xùn)艠O長(zhǎng)度。具體而言，能夠使柵極長(zhǎng)度增加約2. 5%，由此也能夠有助于降低接通電阻。進(jìn)ー步，與只配置為條狀的體區(qū)域的結(jié)構(gòu)相比，通過(guò)在元件區(qū)域20的外周端部配置體區(qū)域14(外框部14T)，能夠增加體區(qū)域14的面積，因此能夠提高抗雪崩能力。在上述實(shí)施方式中，舉例說(shuō)明了在相鄰的各組的第一槽61中以相同的間隔p2設(shè)置多個(gè)第二槽62，并且在元件區(qū)域20上均勻地配置有多個(gè)第二槽62的構(gòu)成，但是本實(shí)施方式并不限于該構(gòu)成。即，例如也可以構(gòu)成為只在第一槽61的終端部TR付近配置第二槽62，這種構(gòu)成與只通過(guò)條狀的槽來(lái)構(gòu)成的現(xiàn)有構(gòu)成相比能夠增加?xùn)艠O長(zhǎng)度。需要說(shuō)明的是，只要減少埋設(shè)在第一槽61的多晶硅的空隙，與第一槽61交叉為T(mén)形的第二槽62的數(shù)量就可以具有一定數(shù)量。以上，在本實(shí)施方式中，以在元件區(qū)域20配置p溝道型M0SFET100的情況為例進(jìn)行了說(shuō)明，但是，本發(fā)明也可以適用于導(dǎo)電型反轉(zhuǎn)的n溝道型M0SFET，還可以適用于在ー個(gè)芯片上共用漏極而配置有兩個(gè)MOSFET的二次電池的保護(hù)電路用絕緣柵型半導(dǎo)體裝置，并且能夠得到相同的效果。另外，雖然以槽結(jié)構(gòu)的MOSFET為例進(jìn)行了說(shuō)明，但即使是柵極電極7設(shè)置在基板表面的平板結(jié)構(gòu)，也能夠同樣實(shí)施。此外，即使是圖4所示的在n+型硅半導(dǎo)體基板I的下層設(shè)置p型半導(dǎo)體區(qū)域的n溝道型絕緣柵雙極型晶體管(IGBT Insulated Gate Bipolar Transistor),或者與其導(dǎo)電 型反轉(zhuǎn)的P溝道型IGBT，也能夠同樣實(shí)施并得到相同的效果。
權(quán)利要求
1.一種絕緣柵型半導(dǎo)體裝置，其特征在于，具有 一導(dǎo)電型的半導(dǎo)體層； 逆導(dǎo)電型的溝道層，其設(shè)置在所述一導(dǎo)電型的半導(dǎo)體層的表面； 多個(gè)條狀的第一槽，該第一槽的深度設(shè)置為貫穿所述溝道層并到達(dá)所述一導(dǎo)電型半導(dǎo)體層，該第一槽在第一方向上延伸； 第二槽，其與相鄰的一組所述第一槽分別交叉為T(mén)形且在第二方向上延伸； 第一絕緣膜，其設(shè)置在所述第一槽和所述第二槽的內(nèi)壁； 柵極電極，其埋設(shè)在所述第一槽和所述第二槽； 第二絕緣膜，其埋設(shè)在所述第一槽和所述第二槽的所述柵極電極上； 一導(dǎo)電型的源極區(qū)域，其在所述第二方向上延伸且在所述溝道層表面設(shè)置為條狀。
2.如權(quán)利要求I所述的絕緣柵型半導(dǎo)體裝置，其特征在于，所述源極區(qū)域與所述第二槽鄰接配置。
3.如權(quán)利要求I或2所述的絕緣柵型半導(dǎo)體裝置，其特征在于，所述一組第一槽在終端部連續(xù)。
4.如權(quán)利要求3所述的絕緣柵型半導(dǎo)體裝置，其特征在于，所述溝道層表面設(shè)置有逆導(dǎo)電型的體區(qū)域，該體區(qū)域包圍所有所述源極區(qū)域的外側(cè)并與該源極區(qū)域鄰接。
5.如權(quán)利要求4所述的絕緣柵型半導(dǎo)體裝置，其特征在于，所述體區(qū)域設(shè)置到所述終端部的外側(cè)。
6.如權(quán)利要求I至5中任一項(xiàng)所述的絕緣柵型半導(dǎo)體裝置，其特征在于，所述柵極弓I出線(xiàn)沿著所述一導(dǎo)電型半導(dǎo)體層的一邊設(shè)置為直線(xiàn)狀。
7.如權(quán)利要求6所述的絕緣柵型半導(dǎo)體裝置，其特征在于，設(shè)置有在所述柵極引出線(xiàn)上延伸并與該柵極引出線(xiàn)連接的柵極金屬層，該柵極金屬層的彎曲部設(shè)置為零或一個(gè)。
全文摘要
本發(fā)明公開(kāi)一種絕緣柵型半導(dǎo)體裝置。將MOSFET的柵極電極從基板周?chē)龅臇艠O引出線(xiàn)的引出部成為不能夠配置以與元件區(qū)域內(nèi)的效率相同地發(fā)揮作用的MOSFET晶體管單元。即，如果將柵極引出線(xiàn)例如沿著芯片的四邊配置，則非工作區(qū)域增加，因此，擴(kuò)大元件區(qū)域的面積和縮小芯片面積受到制約。在所述絕緣柵型半導(dǎo)體裝置中，將柵極引出線(xiàn)和連接?xùn)艠O引出線(xiàn)與保護(hù)二極管的導(dǎo)電體沿著芯片的同一邊配置為不彎曲的直線(xiàn)狀。并且，在柵極引出線(xiàn)和導(dǎo)電體的上部重疊并延伸且將保護(hù)二極管連接于柵極引出線(xiàn)和導(dǎo)電體的第一柵極層的彎曲部設(shè)為零或一個(gè)。而且，將保護(hù)二極管與導(dǎo)電體或柵極引出線(xiàn)鄰接配置，并將保護(hù)二極管的一部分與柵極焊盤(pán)部靠近配置。
文檔編號(hào)H01L29/423GK102738236SQ201210092830
公開(kāi)日2012年10月17日 申請(qǐng)日期2012年3月31日 優(yōu)先權(quán)日2011年3月31日
發(fā)明者宮田拓司, 竹中一將 申請(qǐng)人:半導(dǎo)體元件工業(yè)有限責(zé)任公司