專利名稱：半導(dǎo)體器件及其制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件，尤其涉及一種包括垂直型功率晶體管的半導(dǎo)體器件及其制作方法。
背景技術(shù)：
垂直型功率晶體管，例如垂直型的金屬氧化物半導(dǎo)體場效應(yīng)晶體管(M0SFET)、垂直型結(jié)型場效晶體管(JFET)或者場效應(yīng)晶體管(FET)，被廣泛使用在功率管理應(yīng)用中。在一些功率管理應(yīng)用中，例如在半橋驅(qū)動器，同步降壓變換器、同步升壓變換器中，均包括串聯(lián)連接的垂直型功率晶體管。圖I是根據(jù)現(xiàn)有技術(shù)的開關(guān)功率變換器100的原理圖。開關(guān)功率變換器100包括低側(cè)功率晶體管101、高側(cè)功率晶體管102和控制器103。高側(cè)功率晶體管102的漏極電極102D耦接至輸入端子以接收供電電源VIN。高側(cè)功率晶體管102的柵極電極102G和低側(cè)功率晶體管101的柵極電極IOlG均接收來自控制器103的柵極控制信號。高側(cè)功率晶體管102的源極電極102S與低側(cè)功率晶體管101的漏極電極IOlD彼此連接在一起形成開關(guān)節(jié)點(diǎn)SW，在該節(jié)點(diǎn)SW輸出開關(guān)信號。低側(cè)功率晶體管101的源極電極IOlS連接至地GND。在一些大功率應(yīng)用場合中，高側(cè)功率晶體管102和低側(cè)功率晶體管101可以采用例如垂直型MOSFET這樣的垂直型功率晶體管。垂直型功率晶體管通常包括位于功率晶體管芯片底面的漏極電極、位于功率晶體管芯片頂面的源極電極和柵極電極。通常，高側(cè)功率晶體管102、低側(cè)功率晶體管101以及控制器103被制作在不同的半導(dǎo)體芯片上，這些半導(dǎo)體芯片被放置在引線框架104的同一表面上。圖2是圖I所示開關(guān)功率變換器100的傳統(tǒng)封裝結(jié)構(gòu)200的示意圖。如圖2所示，高側(cè)功率晶體管102的漏極電極102D和低側(cè)功率晶體管101的漏極電極IOlD被貼裝在引線框架104的不同的、彼此隔離的部分。對于大功率器件，引線框架可用作散熱器。為了便于將器件集成在印制電路板(PCB)上，通常將散熱器連接至地。圖I所示的開關(guān)功率變換器100具有如圖2所示的封裝結(jié)構(gòu)，其中高側(cè)功率晶體管102的漏極電極102D與低側(cè)功率晶體管101的漏極電極IOlD均附著至引線框架104上，分別耦接至恒定的高電壓VIN和在高電壓和低電壓之間變換的開關(guān)節(jié)點(diǎn)SW。通常，具有恒定高電壓的裸露的引線框架不是我們所期望的，因?yàn)檫@會增加PCB板上的高壓散熱面積。而裸露的引線框架在高壓與低壓之間切換，更不是我們想要的，因?yàn)檫@會引起電磁干擾(EMI)。而且，由于多個芯片并排放置，圖2所示傳統(tǒng)封裝結(jié)構(gòu)的封裝尺寸較大。此外，不同的半導(dǎo)體芯片之間通過引線鍵合來連接，會因此引入寄生電感和寄生電容。再者，多個露出的引線框架部分彼此靠近，使得共裝(co-packaged)產(chǎn)品至PCB的附著工藝復(fù)雜化
發(fā)明內(nèi)容
針對現(xiàn)有技術(shù)中的一個或多個問題，本發(fā)明的一個目的是提供一種多芯片封裝結(jié)構(gòu)的半導(dǎo)體器件及其制作方法。
為實(shí)現(xiàn)上述目的，本發(fā)明提供一種半導(dǎo)體器件，包括引線框架；第一垂直型晶體管芯片，包括具有第一源極電極、第一漏極電極和第一柵極電極的第一垂直型晶體管，其中第一垂直型晶體管芯片附著至引線框架，第一源極電極電耦接至引線框架；第二垂直型晶體管芯片，包括具有第二源極電極、第二漏極電極和第二柵極電極的第二垂直型晶體管，其中第二垂直型晶體管芯片堆疊在第一垂直型晶體管芯片上，第二源極電極電耦接至第一垂直型晶體管的第一漏極電極。根據(jù)本發(fā)明還提供一種半導(dǎo)體器件的制作方法，該半導(dǎo)體器件包括第一垂直型晶體管芯片和第二垂直型晶體管芯片，該制作方法包括制作具有第一源極電極、第一漏極電極和第一柵極電極的第一垂直型晶體管；制作具有第二源極電極、第二漏極電極和第二柵極電極的第二垂直型晶體管；將第一垂直型晶體管芯片貼裝于引線框架上并將第一源極電極電耦接至引線框架；以及將第二垂直型晶體管芯片堆疊于第一垂直型晶體管芯片上并將第二源極電極耦接至第一垂直型晶體管芯片的第一漏極電極。根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體器件及其制作方法，將第一垂直型晶體管和第二垂直型晶體管堆疊放置，減小了半導(dǎo)體器件封裝的尺寸，同時第一和第二垂直型晶體管間的互連電感和電阻也隨之減少。


結(jié)合以下附圖閱讀本發(fā)明實(shí)施例的詳細(xì)描述可以更好地理解本發(fā)明。應(yīng)理解，附圖的特征不是按比例繪制的，而是示意性的。圖I是根據(jù)現(xiàn)有技術(shù)的開關(guān)功率變換器100的原理 圖2是圖I所不開關(guān)功率變換器100的傳統(tǒng)封裝結(jié)構(gòu)200的不意 圖3是根據(jù)本發(fā)明一實(shí)施例的多芯片半導(dǎo)體器件300的剖視 圖4是根據(jù)本發(fā)明一實(shí)施例的具有頂側(cè)漏極電極和柵極電極的垂直型晶體管400的剖視 圖5是根據(jù)本發(fā)明一實(shí)施例的多芯片半導(dǎo)體器件500的剖視 圖6是根據(jù)本發(fā)明一實(shí)施例的圖5所示的多芯片半導(dǎo)體器件500的俯視 圖7是根據(jù)本發(fā)明一實(shí)施例的集成有第一芯片和第二芯片的半導(dǎo)體器件的制作方法700的流程圖。
具體實(shí)施例方式下面參照附圖描述與本發(fā)明有關(guān)的半導(dǎo)體器件、封裝以及制作方法的各個實(shí)施例。為了更好地理解本發(fā)明，在下面的描述中給出了一些具體的細(xì)節(jié)，例如示例電路以及這些示例電路中元器件的示例值。本領(lǐng)域的技術(shù)人員應(yīng)理解，缺少一個或多個具體細(xì)節(jié)，或者增加其他的方法、元件或者材料等，本發(fā)明同樣可以實(shí)施圖3 圖7中所描述的實(shí)施例。此夕卜，為了清楚地闡述本發(fā)明，在本發(fā)明的描述中省去了一些公知的結(jié)構(gòu)、材料或步驟的詳細(xì)描述以及示意圖。
本發(fā)明的實(shí)施例涉及一種半導(dǎo)體器件，該半導(dǎo)體器件包括堆疊設(shè)置的的第一垂直型晶體管和第二垂直型晶體管。在一個實(shí)施例中，第一和第二垂直型晶體管均具有位于底面的源極電極以及位于頂面的漏極電極和柵極電極。第二垂直型晶體管堆疊在第一垂直型晶體管之上，第二垂直型晶體管的源極直接接觸第一垂直型晶體管的漏極。在另一個實(shí)施例中，第一垂直型晶體管具有位于底面的漏極電極與位于頂面的源極電極和柵極電極。第一垂直型晶體管倒裝在引線框架上，該引線框架包括彼此電隔離的第一平板和第二平板。第一垂直型晶體管的源極電極和柵極電極分別耦接至引線框架的第一平板和第二平板。第一垂直型晶體管還包括位于底面的接觸板。第二垂直型晶體管具有位于第二垂直型晶體管芯片底面的漏極電極與位于頂面的源極電極和柵極電極。第二垂直型晶體管倒裝于第一垂直型晶體管上，第二垂直型晶體管的源極電極和柵極電極分別耦接至第一垂直型晶體管的漏極電 極和接觸板。第一垂直型晶體管的接觸板水平向外延伸出第二垂直型晶體管芯片的外緣。通過堆疊第一和第二垂直型晶體管芯片，與傳統(tǒng)的封裝相比，可以減小半導(dǎo)體器件封裝的尺寸，第一和第二垂直型晶體管間的互連電感和電阻也可隨之減少。在進(jìn)一步的實(shí)施例中，控制芯片(未畫出)與第一和第二垂直型晶體管封裝在一起，與傳統(tǒng)的封裝相比，改善了熱性能，使得封裝更小更便宜。在整個說明書和權(quán)利要求書中，對“左”、“右”、“內(nèi)”、“外”、“前”、“后”、“向上”、“向下”、“頂部”、“在頂部”、“在底部”、“在正下方”、“在上方”、“在下方”以及其它類似方位詞語的使用都只是為了說明的目的，并不是為了表達(dá)其相對位置的不可變。本領(lǐng)域普通技術(shù)人員應(yīng)當(dāng)理解，本發(fā)明的實(shí)施例中提供的方位詞語在不同的適用場合下是可以變化的，例如，文中所描述的方向僅僅是示意性的，并不僅限于此方向，其他方向也是可能的。此外，本文所稱“耦接”的是指以電或者非電的形式直接或間接連接。為描述方便，本發(fā)明以制作于硅半導(dǎo)體襯底上或位于硅半導(dǎo)體襯底中的N溝道垂直型器件為例來進(jìn)行說明。本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)理解，具有相反摻雜類型的P溝道垂直型器件同樣滿足本發(fā)明的精神和保護(hù)范圍。在本發(fā)明的實(shí)施例中，常選用多晶硅來填充溝槽。這些實(shí)施例并不限制導(dǎo)電材料(例如金屬、半導(dǎo)體、金屬-半導(dǎo)體和或他們的組合)的選擇，只要所選的材料與器件制作工藝過程中的其它方面兼容即可。因此，本文所稱“填充聚乙烯的”和“填充多晶硅的”可包括除多晶硅之外的其他材料或者其他材料的組合。圖3是根據(jù)本發(fā)明一實(shí)施例的多芯片半導(dǎo)體器件300的剖視圖。多芯片半導(dǎo)體器件300包括位于封裝305中的第一垂直型晶體管芯片301和第二垂直型晶體管芯片303。此外，封裝305還包括引線框架307，該引線框架307包括多個引腳309A 309E。在一個實(shí)施例中，第一垂直型晶體管芯片301包括第一垂直型晶體管，該第一垂直型晶體管具有第一源極電極301S、第一漏極電極301D以及第一柵極電極301G。第二垂直型晶體管芯片303包括第二垂直型晶體管，該第二垂直型晶體管具有第二源極電極303S、第二漏極電極303D以及第二柵極電極303G。第一源極電極301S位于第一垂直型晶體管芯片301的下表面301B,第一漏極電極301D和第一柵極電極301G均位于第一垂直型晶體管芯片301的上表面301T。第二源極電極303S位于第二垂直型晶體管芯片303的下表面303B，第二漏極電極303D和第二柵極電極303G均位于第二垂直型晶體管芯片303的上表面303T。在一個實(shí)施例中，第一垂直型晶體管芯片301和/或第二垂直型晶體管芯片303具有其他合適的結(jié)構(gòu)。在一個實(shí)施例中，第一源極電極301S和第二源極電極303S被處理以適于倒裝封裝。第一垂直型晶體管芯片301的第一源極電極301S包括允許第一源極電極301S通過倒裝凸塊311附著并電耦接至引線框架307的連接點(diǎn)。引線框架307包括引腳309A，引腳309A可用作某種功能，例如接地引腳GND。這樣，引線框架307露出并作為散熱器，被直接附著至PCB的接地。第二垂直型晶體管芯片303的第二源極電極303S具有接觸點(diǎn)，該接觸點(diǎn)允許第二源極電極303S通過倒裝凸塊313被附著并電耦接至第一垂直型晶體管芯片301的第一漏極電極301D。這樣，第一垂直型晶體管芯片301與第二垂直型晶體管芯片303可以直接連接，以減少傳統(tǒng)的多芯片封裝中鍵合線引入的寄生電感和電阻。在一個實(shí)施例中，倒裝凸塊311和313包括銅柱凸塊或者焊料凸塊。在其它實(shí)施例中，倒裝凸塊311和313可包括金凸塊和/或其他合適的互連結(jié)構(gòu)。在一個實(shí)施例中，第一漏極電極301D延伸超過第二垂直型 晶體管芯片303的外緣，使得第一漏極電極301D可以連接至引腳309B。相似地，第一柵極電極301G延伸超過第二垂直型晶體管芯片303的外緣，使得第一柵極電極301G可以連接至引腳309C或者共裝控制電路(co-packaged control circuit),例如與圖I所示控制器相似的電路。此外，第二柵極電極303G耦接至引腳309D，第二漏極電極303D耦接至引腳309E。在其它實(shí)施例中，第一漏極電極301D和/或第一柵極電極301G具有其他合適的結(jié)構(gòu)。在一個實(shí)施例中，第一漏極電極301D和引腳309B的連接,第一柵極電極301G和引腳309C的連接，以及第一漏極電極303D和引腳309E的連接均通過鍵合線來實(shí)現(xiàn)。在其它實(shí)施例中，至少一個上述的連接可以通過其他合適的耦接件來實(shí)現(xiàn)。在一個實(shí)施例中，引腳309B可以用作開關(guān)引腳SW，引腳309C用作控制信號接收引腳Gl，引腳309D用作另一個控制信號接收弓丨腳G2，引腳309E用作輸入引腳VIN。在其它實(shí)施例中，上述引腳可具有其他合適的功能和/或結(jié)構(gòu)。在一個實(shí)施例中，半導(dǎo)體器件300還包括共裝控制電路(未畫出)，該控制電路耦接至第一垂直型晶體管芯片301和第二垂直型晶體管芯片303以提供控制信號。在一個實(shí)施例中，第一垂直型晶體管芯片301的第一柵極電極301G不耦接至引腳309C，而是耦接至共裝控制電路。在另一個實(shí)施例中，第一柵極電極30IG經(jīng)過鍵合線耦接至共裝控制電路以接收柵極控制信號。相似地，第二垂直型晶體管芯片303的第二柵極電極303G也耦接至共裝控制電路。圖4是根據(jù)本發(fā)明一實(shí)施例的具有頂側(cè)漏極和柵極的垂直型晶體管400的剖視圖。圖3所示的第一垂直型晶體管芯片301和/或第二垂直型晶體管芯片303具有與垂直型晶體管400基本相似的結(jié)構(gòu)和功能。如圖4所不，垂直型晶體管400包括底側(cè)襯底,在其底側(cè)襯底上形成有漏極或陰極，例如垂直型晶體管400包括垂直型溝槽MOSFET、VDM0S、垂直型JFETJP /或其他合適的器件。圖4中，垂直型晶體管400表示為溝槽柵MOSFET僅僅是為了說明的目的，垂直型晶體管400還可包括平面柵MOSFET、VDMOS、垂直型JFET和/或其他合適的器件。在圖4所示的實(shí)施例中，垂直型晶體管400包括重?fù)诫s的N+襯底402，在襯底402上形成垂直型晶體管400的漏極。N-外延層404位于N+襯底402的下表面SI。在N-外延層404中制作有P型體區(qū)406、N+源極區(qū)408、柵極溝槽410和柵極接觸溝槽412。絕緣材料414和416分別被制作在柵極溝槽410和柵極接觸溝槽412的側(cè)壁和底部。在一個實(shí)施例中，絕緣材料414和416包括相同的材料(例如柵氧化物)并在同一步驟制作。在其它實(shí)施例中，絕緣材料414和416包括不同的材料，和/或被制作于不同的工藝步驟。柵極418制作于柵極溝槽410中，柵極接觸420制作于柵極接觸溝槽412中。在一個實(shí)施例中，柵極418和柵極接觸420包括相同的材料(例如重?fù)诫s的多晶娃)并在同一步驟制作。在其它實(shí)施例中，柵極418和柵極接觸420可包括不同的材料，和/或被制作于不同的工藝步驟。在一個實(shí)施例中，柵極溝槽410和柵極接觸溝槽412通過柵極溝槽410或者柵極接觸溝槽412的橫 截面部分連接起來。介電層422制作于N-外延層404的下表面S2，用于將體區(qū)406、源極408以及柵極418與源極電極424A以及柵極電極424B分離開來。介電層422 可包括締慘雜玻璃(TEOS, Tellurium doped glass)、憐娃玻璃(PSG, Phosphosilicateglass)、硼憐娃玻璃(BPSG, Borophosphosilicate glass)或者旋壓玻璃(SOG, Spin-onglass)。源極接觸開口 426允許源極電極424A與N+源極區(qū)408以及P型體區(qū)406之間的電接觸。同樣，柵極接觸開口 428允許柵極電極424B與柵極418之間的電接觸。垂直型晶體管400進(jìn)一步包括用于將柵極接觸420連接至頂側(cè)柵極電極432的溝槽430，其中頂側(cè)柵極電極432位于N+襯底402的上表面S3上。柵極接觸434包括導(dǎo)電材料(例如鎢，重?fù)诫s的多晶硅)，延伸通過溝槽430，提供頂側(cè)柵極電極432與柵極接觸420之間的電接觸。溝槽絕緣層436包括絕緣材料(例如氧化物)，制作于溝槽430的側(cè)壁，將柵極接觸434與N+襯底402和N-外延層404電隔離。介電層438制作于N+襯底402的第二表面S3。在介電層438的表面制作金屬化層，圖案化并蝕刻該金屬化層以在垂直型晶體管400的頂面上形成分隔的漏極電極440和柵極電極432。具有頂側(cè)漏極電極和柵極電極的垂直型晶體管具有多種可變類型。在一個實(shí)施例中，不制作圖4中所示的低側(cè)柵極電極424B，垂直型晶體管400的底側(cè)表面可整個用于制作源極電極424A。在另一個實(shí)施例中，溝槽430被充分蝕刻，穿通介電層438、N+襯底402、N-外延層404和介電層422以接觸底側(cè)柵極電極424B。圖5是根據(jù)本發(fā)明一實(shí)施例的多芯片半導(dǎo)體器件500的剖視圖。多芯片半導(dǎo)體器件500包括位于封裝505中的第一垂直型晶體管芯片501和第二垂直型晶體管芯片503。封裝505還包括引線框架507，引線框架507包括多個引腳509A 509E。在一個實(shí)施例中，第一垂直型晶體管芯片501包括具有第一漏極電極501D、第一源極電極501S和第一柵極電極501G的第一垂直型晶體管。第一漏極電極501D位于第一垂直型晶體管芯片501的上表面501T。第一源極電極501S和第一柵極電極501G位于第一垂直型晶體管芯片501的底面501B。第一垂直型晶體管芯片501還包括位于上表面501T上的接觸板501C。接觸板501C與第一柵極電極501D電隔離，也與第一垂直型晶體管501的襯底電隔離。此外，第二垂直型晶體管芯片503包括具有第二漏極電極503D、第二源極電極503S和第二柵極電極503G的第二垂直型晶體管。第二漏極電極503D位于第二垂直型晶體管芯片503的上表面503T，第二源極電極503S和第二柵極電極503G位于第二垂直型晶體管芯片503的下表面503B。第二垂直型晶體管芯片503可包括垂直型MOSFET、VDMOS、JFET和/或其他合適的器件。在一個實(shí)施例中，第一垂直型晶體管芯片501和/或第二垂直型晶體管芯片503包括襯底，具有上表面和與上表面相對的下表面；外延層，位于襯底的上表面，具有上表面，該上表面與襯底的上表面相對；源極區(qū)和柵極，位于外延層中，靠近外延層的上表面；源極電極，位于外延層的上表面，耦接至源極區(qū)并與柵極隔離；漏極電極，位于襯底的下表面，耦接至用作漏極的襯底；柵極電極，靠近外延層的上表面，與源極區(qū)隔離。在一個實(shí)施例中，引線框架507被圖案化以包括接收第一源極電極501S的第一平板507A和接收第一柵極電極50IG的第二平板507B。第一平板507A和第二平板507B彼此電隔離。在其它實(shí)施例中，引線框架507還包括芯片焊盤，其他平板，和/或其他合適的元件和/或結(jié)構(gòu)。在一個實(shí)施例中，第一垂直型晶體管芯片501被倒裝，經(jīng)底面501B耦接至引線框架507。第一源極電極501S和第一柵極電極501G被處理以適于倒裝封裝。例如,第一垂直型晶體管芯片501的第一源極電極501S具有允許第一源極電極501S通過倒裝凸塊511被附著并電耦接至第一平板507A的接觸點(diǎn)。相似地，第一柵極電極501G具有允許第一柵極電極501G通過倒裝凸塊513被附著并電耦接至第二平板507B的接觸點(diǎn)。 在一個實(shí)施例中，第一平板507A被連接至引腳509A以實(shí)現(xiàn)到PCB的連接。引腳509A可能用作，例如接地引腳GND。這樣，露出的并用作散熱器的引線框架507的第一平板507A被接地。。在一個實(shí)施例中，第二平板507B電耦接至引腳509B，引腳509B可用作柵極控制信號接收引腳Gl。在其它實(shí)施例中，第一和/或第二平板507A和507B可具有其他合適的功能和/或結(jié)構(gòu)。如圖5所不,第二垂直型晶體管芯片503堆疊于第一垂直型晶體管芯片501上,第二源極電極503S耦接至第一漏極電極501D。第二垂直型晶體管芯片晶體管芯片503的第二源極電極503S和第二柵極電極503G被處理以適于倒裝封裝。在一個實(shí)施例中，第二源極電極503S具有允許第二源極電極503S通過倒裝凸塊515附著并電耦接至第一垂直型晶體管芯片的第一漏極電極501D的接觸點(diǎn)。第一垂直型晶體管芯片501和第二垂直型晶體管芯片503之間的直接連接可以減少在傳統(tǒng)的多芯片并排封裝中鍵合線引入的寄生電阻和電感。在一個實(shí)施例中，第二柵極電極503G具有允許第二柵極電極503G通過倒裝凸塊517附著并電耦接至接觸板501C的接觸點(diǎn)，其中接觸板501C位于第一垂直型晶體管芯片501的上表面501T之上。在其它實(shí)施例中，第二柵極電極503G可具有其他合適的結(jié)構(gòu)。在一個實(shí)施例中，倒裝凸塊511，513，515和517可包括銅柱凸塊或者焊料凸塊。在其它實(shí)施例中，倒裝凸塊511，513，515和517中的至少一個可以包括其他合適的互連結(jié)構(gòu)。在一個實(shí)施例中，第一漏極電極501D的一部分和第一垂直型晶體管芯片501的接觸板501C的一部分延伸超過第二垂直型晶體管芯片503的外緣,這樣第一漏極電極501D可以連接至引腳509C，接觸板501C和第二柵極電極503G可以連接至引腳509D。在一個實(shí)施例中，第一漏極電極501D經(jīng)鍵合線519連接至引腳509C。接觸板501C經(jīng)鍵合線521連接至引腳509D，從而將第二柵極電極503G耦接至引腳509D。第二垂直型晶體管芯片503的第二漏極電極503D經(jīng)鍵合線523耦接至引腳509E。在其它實(shí)施例中，可以使用其他合適的互連元件。在一個實(shí)施例中，引腳509C用作開關(guān)引腳SW，引腳509D用作柵極控制信號接收引腳G2，引腳509E用作電源接收引腳VIN。在其它實(shí)施例中，上述引腳509C、509D和509E可以具有其他功能。在一個實(shí)施例中，半導(dǎo)體器500進(jìn)一步包括共裝控制電路(未畫出)，共裝控制電路耦接至第一垂直型晶體管芯片501和第二垂直型晶體管芯片503以提供控制信號。在一個實(shí)施例中，第一垂直型晶體管芯片501的第一柵極電極501G經(jīng)鍵合線耦接至共裝控制電路以接收柵極控制信號。在另一個實(shí)施例中，第二垂直型晶體管503的第二柵極電極503G經(jīng)鍵合線耦接至共裝控制電路以接收柵極控制信號。
圖6是根據(jù)本發(fā)明一實(shí)施例的圖5所示多芯片半導(dǎo)體器件500的俯視圖。如圖6所示，可以沿圖6所示的虛線AA’截得圖5所示的半導(dǎo)體器件500的剖視圖。第一垂直型晶體管芯片501貼裝于引線框架507上，其中第一源極電極501S經(jīng)倒裝凸塊511電耦接至第一接觸板507A，第一柵極電極501G經(jīng)倒裝凸塊513電耦接至第二接觸板507B。第二垂直型晶體管芯片503堆疊于第一垂直型晶體管芯片501上。第二垂直型晶體管芯片503的第二源極電極503S經(jīng)倒裝凸塊515電耦接至第一垂直型晶體管芯片501的第一漏極電極501D。第二垂直型晶體管芯片503的第二柵極電極503G經(jīng)倒裝凸塊517電耦接至第一垂直型晶體管芯片501的接觸板501C。第一垂直型晶體管芯片501的第一漏極電極501D經(jīng)鍵合線519耦接至引腳509C，引腳509C用作開關(guān)引腳SW。第二垂直型晶體管芯片503的第二漏極電極503D經(jīng)鍵合線521耦接至引腳509E，該引腳509E用作電源引腳VIN。第一垂直型晶體管芯片501的接觸板501C經(jīng)鍵合線523耦接至引腳509D，引腳509D用作將柵極控制信號耦接至第二垂直型晶體管芯片503的第二柵極電極503G的柵極控制信號接收引腳G2。引線框架的第一接觸板507A連接至引腳509A，引腳509A用作接地引腳GND以使得第一垂直型晶體管501的第一源極電極501S耦接至地。引線框架的第二接觸板507B連接至引腳509B，引腳509B用作用作將柵極控制信號耦接至第一垂直型晶體管芯片501的第一柵極電極501G的柵極控制信號接收引腳G1。圖7是根據(jù)本發(fā)明一實(shí)施例的集成有第一芯片和第二芯片的半導(dǎo)體器件的制作方法700的流程圖。該制作方法700包括步驟701到步驟704。步驟701 :在第一垂直型晶體管芯片上制作第一垂直型晶體管，在第二垂直型晶體管芯片上制作第二垂直型晶體管，其中第一垂直型晶體管具有第一源極電極、第一漏極電極和第一柵極電極，第二垂直型晶體管具有第二源極電極、第二漏極電極和第二柵極電極。步驟702 :提供具有引線框架的封裝，該引線框架包括多個引腳。步驟703 :將第一垂直型晶體管貼裝于引線框架上，使第一源極電極電耦接至引線框架。步驟704 :將第二垂直型晶體管芯片堆疊于第一垂直型晶體管芯片上，使第二源極電極耦接至第一垂直型晶體管芯片的第一漏極電極。在一個實(shí)施例中，該制作方法700還包括步驟705，將第一源極、柵極和漏極電極、以及第二柵極、漏極電極分別耦接至多個引腳中的第一引腳、第二引腳、第三引腳、第四引腳以及第五引腳。第一源極電極連接至多個引腳中的第一引腳，第一柵極電極通過第一鍵合線耦接至多個引腳中的第二引腳，第一漏極電極通過第二鍵合線耦接至多個引腳中的第三引腳，第二柵極電極通過第三鍵合線耦接至多個引腳中的第四引腳，以及第二漏極電極通過第四鍵合線耦接至多個引腳中的第五引腳。在一個實(shí)施例中，第一垂直型晶體管芯片和第二垂直型晶體管芯片均具有第一表面和與第一表面平行相對的第二表面。在一個實(shí)施例中，步驟701中第一垂直型晶體管的制作步驟包括在第一垂直型晶體管芯片的第一表面制作第一漏極電極和第一柵極電極，在第一垂直型晶體管芯片的第二表面制作第一源極電極。第二垂直型晶體管的制作步驟包括在第二垂直型晶體管芯片的第一表面制作第二漏極電極和第二柵極電極，在第二垂直型晶體管芯片的第二表面制作第二源極電極。在一個實(shí)施例中，第二垂直型晶體管芯片的尺寸小于第一垂直型晶體管芯片的尺寸，以露出一部分第一漏極電極。在一個實(shí)施例中，步驟701中第一垂直型晶體管的制作步驟包括在第一垂直型晶體管芯片的第一表面制作第一源極電極和第一柵極電極，在第一垂直型晶體管芯片的第二表面制作第一漏極電極。第一垂直型晶體管的制作步驟還包括在第一垂直型晶體管芯片的第二表面制作接觸板。第二垂直型晶體管的制作步驟包括在第二垂直型晶體管芯片的第一表面制作第二源極電極和第二柵極電極，在第二垂直型晶體管芯片的第二表面制作 第二漏極電極。在一個實(shí)施例中，第二垂直型晶體管芯片的尺寸小于第一垂直型晶體管芯片的尺寸，以露出一部分第一漏極電極和一部分接觸板。在步驟702中提供具有彼此隔離的第一接觸板和第二接觸板的封裝。在步驟703中，在引線框架上貼裝第一垂直型晶體管芯片的步驟包括將第一源極電極耦接至引線框架的第一接觸板，以及將第一柵極電極耦接至引線框架的第二接觸板。在步驟704中，在第一垂直型晶體管芯片上堆疊第二垂直型晶體管芯片的步驟還包括將第二柵極電極耦接至第一垂直型晶體管芯片的接觸板。在步驟705中，引線框架的第一接觸板被耦接至多個弓I腳中的第一引腳，引線框架的第二接觸板被耦接至多個引腳中的第二引腳，第一垂直型晶體管芯片的第一漏極電極經(jīng)第一鍵合線被耦接至多個引腳中的第三引腳，第一垂直型晶體管芯片的接觸板經(jīng)第二鍵合線被耦接至多個引腳中的第四引腳，第二漏極電極經(jīng)第三鍵合線被耦接至多個引腳中的第五引腳。上述本發(fā)明的說明書和實(shí)施僅僅以示例性的方式對本發(fā)明進(jìn)行了說明，這些實(shí)施例不是完全詳盡的，并不用于限定本發(fā)明的范圍。對于公開的實(shí)施例進(jìn)行變化和修改都是可能的，其他可行的選擇性實(shí)施例和對實(shí)施例中元件的等同變化可以被本技術(shù)領(lǐng)域的普通技術(shù)人員所了解。本發(fā)明所公開的實(shí)施例的其他變化和修改并不超出本發(fā)明的精神和保護(hù)范圍。
權(quán)利要求
1.一種半導(dǎo)體器件，包括 引線框架； 第一垂直型晶體管芯片，包括具有第一源極電極、第一漏極電極和第一柵極電極的第一垂直型晶體管，其中第一垂直型晶體管芯片附著至引線框架，第一源極電極電耦接至引線框架；以及 第二垂直型晶體管芯片，包括具有第二源極電極、第二漏極電極和第二柵極電極的第二垂直型晶體管，其中第二垂直型晶體管芯片堆疊在第一垂直型晶體管芯片上，第二源極電極電耦接至第一垂直型晶體管的第一漏極電極。
2.如權(quán)利要求I所述的半導(dǎo)體器件，其中 第一垂直型晶體管芯片具有第一表面和與第一表面相對的第二表面，第二垂直型晶體管芯片具有第一表面和與第一表面相對的第二表面； 第一漏極電極和第一柵極電極位于第一垂直型晶體管芯片的第一表面，第一源極電極位于第一垂直型晶體管芯片的第二表面； 第二漏極電極和第二柵極電極位于第二垂直型晶體管芯片的第一表面，第二源極電極位于第二垂直型晶體管芯片的第二表面。
3.如權(quán)利要求2所述的半導(dǎo)體器件，其中第一垂直型晶體管和/或第二垂直型晶體管包括 襯底，具有上表面和與上表面相對的下表面，其中襯底的上表面構(gòu)成垂直型晶體管芯片的第一表面； 外延層，位于襯底的下表面，具有與襯底的下表面相對的下表面，其中外延層的下表面構(gòu)成垂直型晶體管芯片的第二表面； 源極區(qū)和柵極，位于外延層中并鄰近外延層的下表面； 柵極接觸，將柵極耦接至柵極電極； 源極電極，位于外延層的下表面，與源極區(qū)耦接并與柵極隔離； 漏極電極，位于襯底的上表面；以及 柵極電極，靠近襯底的上表面并與襯底隔離。
4.如權(quán)利要求3所述的半導(dǎo)體器件，其中柵極接觸包括溝槽，在該溝槽的側(cè)壁制作有絕緣材料，在溝槽中填充有導(dǎo)電材料。
5.如權(quán)利要求I所述的半導(dǎo)體器件，其中 引線框架包括多個引腳； 第一源極電極耦接至多個引腳中的第一引腳； 第一柵極電極通過第一鍵合線耦接至多個引腳中的第二引腳； 第一漏極電極通過第二鍵合線耦接至多個引腳中的第三引腳； 第二柵極電極通過第三鍵合線耦接至多個弓丨腳中的第四引腳； 第二漏極電極通過第四鍵合線耦接至多個引腳中的第五引腳。
6.如權(quán)利要求I所述的半導(dǎo)體器件，進(jìn)一步包括控制電路芯片，其中 引線框架包括多個引腳； 第一源極電極耦接至多個引腳中的第一引腳； 第一漏極電極通過第一鍵合線耦接至多個引腳中的第二引腳；第二漏極電極通過第二鍵合線耦接至多個引腳中的第三引腳； 第一柵極電極通過第三鍵合線耦接至控制電路芯片；以及 第二柵極電極通過第四鍵合線耦接至控制電路芯片。
7.如權(quán)利要求I所述的半導(dǎo)體器件，其中 第一垂直型晶體管芯片具有第一表面和與第一表面相對的第二表面，第二垂直型晶體管芯片具有第一表面和與第一表面相對的第二表面； 第一源極電極和第一柵極電極位于第一垂直型晶體管芯片的第一表面，第一漏極電極位于第一垂直型晶體管芯片的第二表面；以及 第二源極電極和第二柵極電極位于第二垂直型晶體管芯片的第一表面，第二漏極電極位于第二垂直型晶體管芯片的第二表面。
8.如權(quán)利要求7所述的半導(dǎo)體器件，其中第一垂直型晶體管和/或第二垂直型晶體管包括 襯底，具有上表面和與上表面相對的下表面，其中襯底的下表面構(gòu)成垂直型晶體管芯片的第二表面； 外延層，位于襯底的上表面，具有與襯底的上表面相對的上表面，其中外延層的上表面構(gòu)成垂直型晶體管芯片的第一表面； 源極區(qū)和柵極，位于外延層中并鄰近外延層的上表面；以及其中 源極電極，位于外延層的上表面，與源極區(qū)耦接并與柵極隔離； 漏極電極，位于襯底的下表面；以及 柵極電極，靠近外延層的上表面并與源極區(qū)隔離。
9.如權(quán)利要求7所述的半導(dǎo)體器件，其中 引線框架包括彼此電隔離的第一平板和第二平板； 第一垂直型晶體管芯片還包括位于其第二表面的接觸板； 第一源極電極通過倒裝凸塊耦接至引線框架的第一平板； 第一柵極電極通過倒裝凸塊耦接至引線框架的第二平板； 第二源極電極通過倒裝凸塊耦接至第一垂直型晶體管芯片的第一漏極電極； 第二柵極電極通過倒裝凸塊耦接至第一垂直型晶體管芯片的接觸板。
10.如權(quán)利要求9所述的半導(dǎo)體器件，其中 引線框架還包括多個引腳； 引線框架的第一平板耦接至多個引腳中的第一引腳； 引線框架的第二平板耦接至多個引腳中的第二引腳； 第一垂直型晶體管芯片的第一漏極電極通過第一鍵合線耦接至多個引腳中的第三引腳； 第一垂直型晶體管芯片的接觸板通過第二鍵合線耦接至多個引腳中的第四引腳；以及 第二漏極電極通過第三鍵合線耦接至多個引腳中的第五引腳。
11.如權(quán)利要求9所述的半導(dǎo)體器件，進(jìn)一步包括控制電路芯片，其中 引線框架還包括多個引腳； 引線框架的第一平板耦接至多個引腳中的第一引腳； 引線框架的第二平板耦接至控制電路芯片；第一垂直型晶體管芯片的第一漏極電極通過第一鍵合線耦接至多個引腳中的第二引腳； 第一垂直型晶體管芯片的接觸板通過第二鍵合線耦接至控制電路芯片；以及 第二漏極電極通過第三鍵合線耦接至多個引腳中的第四引腳。
12.—種半導(dǎo)體器件的制作方法，該半導(dǎo)體器件包括第一垂直型晶體管芯片和第二垂直型晶體管芯片，該制作方法包括 制作具有第一源極電極、第一漏極電極和第一柵極電極的第一垂直型晶體管； 制作具有第二源極電極、第二漏極電極和第二柵極電極的第二垂直型晶體管； 將第一垂直型晶體管芯片貼裝于引線框架上，使第一源極電極電耦接至引線框架；以及 將第二垂直型晶體管芯片堆疊于第一垂直型晶體管芯片上，使第二源極電極耦接至第一垂直型晶體管芯片的第一漏極電極。
13.如權(quán)利要求12所述的制作方法，其中第一垂直型晶體管具有第一表面和與第一表面相對的第二表面,第二垂直型晶體管具有第一表面和與第一表面相對的第二表面；其中 制作第一垂直型晶體管的步驟包括在第一垂直型晶體管芯片的第一表面制作第一漏極電極和第一柵極電極，在第一垂直型晶體管的第二表面制作第一源極電極； 制作第二垂直型晶體管的步驟包括在第二垂直型晶體管芯片的第一表面制作第二漏極電極和第二柵極電極，在第二垂直型晶體管的第二表面制作第二源極電極。
14.如權(quán)利要求12所述的制作方法，其中第一垂直型晶體管具有第一表面和與第一表面相對的第二表面,第二垂直型晶體管具有第一表面和與第一表面相對的第二表面；其中 制作第一垂直型晶體管的步驟包括在第一垂直型晶體管芯片的第一表面制作第一源極電極和第一柵極電極，在第一垂直型晶體管的第二表面制作第一漏極電極和接觸板；制作第二垂直型晶體管的步驟包括在第二垂直型晶體管芯片的第一表面制作第二源極電極和第二柵極電極，在第二垂直型晶體管的第二表面制作第二漏極電極； 引線框架包括彼此隔離的第一平板和第二平板； 將第一垂直型晶體管貼裝于引線框架上的步驟包括將第一源極電極耦接至引線框架的第一平板，以及將第一柵極電極耦接至引線框架的第二平板； 將第二垂直型晶體管芯片堆疊于第一垂直型晶體管芯片上的步驟還包括將第二柵極電極耦接至第一垂直型晶體管芯片的接觸板。
全文摘要
本發(fā)明公開了一種半導(dǎo)體器件及其制作方法，該半導(dǎo)體器件包括引線框架；第一垂直型晶體管芯片，包括具有第一源極電極、第一漏極電極和第一柵極電極的第一垂直型晶體管，其中第一垂直型晶體管芯片附著至引線框架，第一源極電極電耦接至引線框架；第二垂直型晶體管芯片，包括具有第二源極電極、第二漏極電極和第二柵極電極的第二垂直型晶體管，其中第二垂直型晶體管芯片堆疊在第一垂直型晶體管芯片上，第二源極電極電耦接至第一垂直型晶體管的第一漏極電極。
文檔編號H01L23/495GK102646670SQ20121012048
公開日2012年8月22日 申請日期2012年4月23日 優(yōu)先權(quán)日2011年5月2日
發(fā)明者唐納德·迪斯尼 申請人:成都芯源系統(tǒng)有限公司