專利名稱：雙層隔離混合晶向積累型納米線mosfet的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體場效應(yīng)晶體管技術(shù)領(lǐng)域，尤其涉及ー種雙層隔離混合晶向積累型半導(dǎo)體納米線MOSFET。
背景技術(shù)：
通過縮小晶體管的尺寸來提高芯片的工作速度和集成度、減小芯片功耗密度一直是微電子エ業(yè)發(fā)展所追求的目標(biāo)。在過去的四十年里，微電子エ業(yè)發(fā)展一直遵循著摩爾定律。當(dāng)前，場效應(yīng)晶體管的物理柵長已接近20nm，柵介質(zhì)也僅有幾個(gè)氧原子層厚，通過縮小傳統(tǒng)場效應(yīng)晶體管的尺寸來提高性能已面臨一些困難，這主要是因?yàn)樾〕叽缦露虦系佬?yīng)和棚極漏電流使晶體管的開關(guān)性能變壞。
納米線場效應(yīng)晶體管(NWFET，Nanowire MOSFET)有望解決這ー問題。一方面，小的溝道厚度和寬度使NWFET的柵極更接近于溝道的各個(gè)部分，有助于晶體管柵極調(diào)制能力的增強(qiáng)，而且它們大多采用圍柵結(jié)構(gòu)，柵極從多個(gè)方向?qū)系肋M(jìn)行調(diào)制，能夠進(jìn)一歩增強(qiáng)調(diào)制能力，改善亞閾值特性。因此，NWFET可以很好地抑制短溝道效應(yīng)，使晶體管尺寸得以進(jìn)ー步縮小。另ー方面，NWFET利用自身的細(xì)溝道和圍柵結(jié)構(gòu)改善柵極調(diào)制力和抑制短溝道效應(yīng)，緩解了減薄柵介質(zhì)厚度的要求，有望減小柵極漏電流。此外，納米線溝道可以不摻雜，減少了溝道內(nèi)雜質(zhì)離散分布和庫侖散射。對于ー維納米線溝道，由于量子限制效應(yīng)，溝道內(nèi)載流子遠(yuǎn)離表面分布，故載流子輸運(yùn)受表面散射和溝道橫向電場影響小，可以獲得較高的遷移率。基于以上優(yōu)勢，NWFET越來越受到科研人員的關(guān)注。由于Si材料和エ藝在半導(dǎo)體エ業(yè)中占有主流地位，與其他材料相比，硅納米線場效應(yīng)晶體管(SiNWFET)的制作更容易與當(dāng)前エ藝兼容。NWFET的關(guān)鍵エ藝是納米線的制作，可分為自上而下和自下而上兩種エ藝路線。對于Si納米線的制作，前者主要利用光刻(光學(xué)光刻或電子束光刻)和刻蝕(ICP、RIE亥|J蝕或濕法腐蝕)エ藝，后者主要基于金屬催化的氣-液-固(VLS)生長機(jī)制，生長過程中以催化劑顆粒作為成核點(diǎn)。目前，自下而上的エ藝路線制備的硅納米線由于其隨機(jī)性而不太適合SiNWFET的制備，因此目前的硅納米線場效應(yīng)晶體管中的SiNW主要是通過自上而下的エ藝路線制備。同時(shí)，現(xiàn)有的納米線場效應(yīng)晶體管也有其自身的缺陷。美國專利US20110254099A1、US20110254013A1、US20110254100A1 分別公開了一種混合材料積累型圓柱體全包圍柵CMOS場效應(yīng)晶體管、混合晶向積累型全包圍柵CMOS場效應(yīng)晶體管和混合材料積累型全包圍棚CMOS場效應(yīng)晶體管的結(jié)構(gòu)不意圖。但這ニ種專利中的NMOS和PMOS共用同一柵極層，只能實(shí)現(xiàn)鉗位式的CMOS結(jié)構(gòu)，而無法實(shí)現(xiàn)NMOS和PMOS分離結(jié)構(gòu)，而實(shí)際CMOS電路中具有大量NMOS和PMOS分離結(jié)構(gòu)；并且，NMOS和PMOS共用同一柵極層，無法針對NMOS和PMOS分別進(jìn)行柵極功函數(shù)調(diào)節(jié)和柵極電阻率調(diào)節(jié)；此外，在エ藝也上很難實(shí)現(xiàn)針對NMOS和PMOS分別進(jìn)行源漏離子注入。針對上述情況，有關(guān)技術(shù)人員提出了ー種上下雙層結(jié)構(gòu)的納米線場效應(yīng)晶體管，但不能完全的解決上述問題。
低溫鍵合技術(shù)基本流程如下包括硅片常規(guī)清洗、化學(xué)或等離子體活化處理、親水處理、室溫貼合和低溫退火(< 400C)。最核心的問題是降低退火溫度后鍵合強(qiáng)度能否得到保證。硅片表面總存在氧化層，有些處于表面的ニ氧化硅分子中硅氧共價(jià)鍵會(huì)斷裂，使硅原子形成懸掛鍵。懸掛的硅原子顯正電性，可看作硅表面ー層電荷層。經(jīng)過親水處理時(shí)，硅表面吸附OH-團(tuán)形成硅醇鍵。兩片形成硅醇鍵的硅片靠近吋，硅醇鍵、水分子與硅醇鍵之間會(huì)形成氫鍵相互吸引。這就是鍵合的貼合時(shí)期。硅片界面存在的是(Si-OH)和水分子。在溫度升高時(shí)，硅醇鍵向硅氧鍵轉(zhuǎn)化。此反應(yīng)為可逆反應(yīng)，溫度越高，反應(yīng)方向越向右邊進(jìn)行。這就是為什么高溫退火可以增強(qiáng)鍵合強(qiáng)度。低溫退火就是要求在較低的溫度下，反應(yīng)能較充分地向右邊進(jìn)行。這就有以下兩個(gè)要求(I)硅片表面要盡量多形成硅醇鍵，使硅片在貼合時(shí)結(jié)合緊密并有足夠的反應(yīng)物；(2)低溫退火時(shí)間要長，以利于水分子逃逸和擴(kuò)散，使反應(yīng)不斷向正方向進(jìn)行。對于以上的第二點(diǎn)，延長退火時(shí)間即可。而第一點(diǎn)，要求硅片在親水處理前有盡量多的懸掛鍵，以便吸附大量的(OH)團(tuán)。以氧等離子體激活方法為例，它可以 在氧化層表面有如下反應(yīng)
& ( +0+ >(S)+ I < 2,
從而達(dá)到形成大量的硅懸掛鍵的目的，這是低溫退火能增強(qiáng)鍵合界面強(qiáng)度的主要原因。

發(fā)明內(nèi)容
鑒于上述的現(xiàn)有技術(shù)中的問題，本發(fā)明所要解決的技術(shù)問題是現(xiàn)有的技術(shù)缺乏安全有效的結(jié)構(gòu)。本發(fā)明提供的ー種雙層隔離混合晶向積累型半導(dǎo)體納米線M0SFET，包括依次形成在半導(dǎo)體襯底上的第一 MOSFET、隔離介質(zhì)層和第二 M0SFET，所述第一 MOSFET包括第一源極區(qū)、第一漏極區(qū)、第一柵極區(qū)、橫向貫穿于所述第一柵極區(qū)并設(shè)置在所述第一源極區(qū)與所述第一漏極區(qū)之間的第一半導(dǎo)體納米線和環(huán)包設(shè)置在所述第一半導(dǎo)體納米線外側(cè)并介于第一半導(dǎo)體納米線與第一柵極區(qū)之間的第一柵氧化層，所述第二 MOSFET包括第二源極區(qū)、第二漏極區(qū)以及第ニ柵極區(qū)、橫向貫穿于所述第二柵極區(qū)并設(shè)置在所述第二源極區(qū)與所述第二漏極區(qū)之間的第二半導(dǎo)體納米線和環(huán)包設(shè)置在所述第二半導(dǎo)體納米線外側(cè)并介于所述第二半導(dǎo)體納米線與所述第二柵極區(qū)之間的第二柵氧化層，所述第一源極區(qū)、第一漏極區(qū)和第二源極區(qū)、第二漏極區(qū)的雜質(zhì)摻雜類型分別與第一 MOSFET和第二 MOSFET的溝道雜質(zhì)的摻雜類型相同，所述第一源極區(qū)、第一漏極區(qū)和第二源極區(qū)、第二漏極區(qū)分別與第一MOSFET和第二 MOSFET的溝道之間不存在PN結(jié)，所述第一 MOSFET和第二 MOSFET中的導(dǎo)電載流子為多數(shù)載流子。在本發(fā)明的ー個(gè)較佳實(shí)施方式中，所述第一 MOSFET為NM0SFET，所述第二 MOSFET為PM0SFET，所述第一MOSFET的溝道材料為表面晶向?yàn)?100)的硅納米線，所述第一MOSFET的溝道方向?yàn)椤?10〉，所述第二 MOSFET的溝道材料為表面晶向?yàn)?110)的硅納米線，所述第ニ MOSFET的溝道方向?yàn)椤?10〉。在本發(fā)明的ー個(gè)較佳實(shí)施方式中，還包括埋氧層、第一絕緣介質(zhì)層和第二絕緣介質(zhì)層，所述埋氧層設(shè)置在所述第一 MOSFET與所述半導(dǎo)體襯底之間；所述第一絕緣介質(zhì)層設(shè)置在所述第一 MOSFET的第一源極區(qū)、第一漏極區(qū)和第一柵極區(qū)之間；所述第二絕緣介質(zhì)層設(shè)置在所述第二 MOSFET的第二源極區(qū)、第二漏極區(qū)和第二柵極區(qū)之間。在本發(fā)明的另ー較佳實(shí)施方式中，還包括第三絕緣介質(zhì)層和第四絕緣介質(zhì)層，所述第三絕緣介質(zhì)層設(shè)置在介于所述隔離介質(zhì)層與所述埋氧層之間并位于所述第一 MOSFETー側(cè)且與所述第一源極區(qū)、第一漏極區(qū)以及第一柵極區(qū)相連；所述第四絕緣介質(zhì)層與所述第三絕緣介質(zhì)層呈面向設(shè)置并與所述第二源極區(qū)、第二漏極區(qū)以及第ニ柵極區(qū)連接。在本發(fā)明的另ー較佳實(shí)施方式中，還包括第一導(dǎo)電層和第二導(dǎo)電層，所述第一導(dǎo)電層設(shè)置在所述隔離介質(zhì)層與所述第一源極區(qū)、第一漏極區(qū)和第一柵極區(qū)之間；所述第二導(dǎo)電層設(shè)置在第二源極區(qū)、第二漏極區(qū)和第二柵極區(qū)之異于所述隔離介質(zhì)層ー側(cè)。在本發(fā)明的另ー較佳實(shí)施方式中，所述第一半MOSFET通過第四絕緣介質(zhì)層將電極從第一導(dǎo)電層引出，分別形成第一源極、第一漏極和第一柵極。在本發(fā)明的另ー較佳實(shí)施方式中，所述第二 MOSFET通過位于第二源極區(qū)、第二漏極區(qū)和第二柵極區(qū)上的第二導(dǎo)電層將電極引出，分別形成第二源極、第二漏極和第二柵極。 在本發(fā)明的另ー較佳實(shí)施方式中，所述第一 MOSFET通過以下步驟形成
步驟1，在硅襯底上依次形成埋氧層、第一鍺硅層、表面晶向(100)的單晶硅層和第二鍺硅層；
步驟2，刻蝕形成鰭形有源區(qū)并選擇性刻蝕去除鰭形有源區(qū)之間的鍺硅層，形成源漏區(qū)
域；
步驟3，采用熱氧化工藝對鰭形有源區(qū)、硅襯底和源漏區(qū)域表面進(jìn)行氧化，然后濕法エ藝去除鰭形有源區(qū)及襯底和源漏區(qū)域表面的氧化硅，形成第一 MOSFET溝道的硅納米線；步驟4，形成柵極并進(jìn)行離子注入エ藝。在本發(fā)明的另ー較佳實(shí)施方式中，所述第二 MOSFET采用上層硅層與第一 MOSFET通過低溫鍵合エ藝形成。在本發(fā)明的另ー較佳實(shí)施方式中，所述第一半導(dǎo)體納米線與所述第二半導(dǎo)體納米線在空間上疊置，并具有圓形、橫向跑道形或者縱向跑道型的截面結(jié)構(gòu)。在本發(fā)明的另ー較佳實(shí)施方式中，所述隔離介質(zhì)層為ニ氧化硅層或者具有微孔結(jié)構(gòu)的含碳低K ニ氧化硅層。本發(fā)明采用由絕緣介質(zhì)層隔離開的上下兩層半導(dǎo)體納米線M0SFET，可以完全獨(dú)立進(jìn)行エ藝調(diào)試；上下兩層均采用積累型場效應(yīng)晶體管，由于載流子遷移率為體材料遷移率，因而具備較高的載流子遷移率；上下兩層縱向設(shè)置的，具有較高的器件集成密度；埋氧層，可以使其柵極層與襯底之間能很好地隔離；上層器件制備采用低溫技術(shù)以及激光退火(可以實(shí)現(xiàn)局部退火)，可以有效避免影響下層器件性能。


圖I (a)為本發(fā)明雙層隔離混合晶向半導(dǎo)體納米線MOSFET的俯視結(jié)構(gòu)示意圖； 圖I (b)所示為圖I (a)沿X-X，方向的剖視結(jié)構(gòu)示意 圖I (C)所示為圖I (a)沿Y-Y’方向的剖視結(jié)構(gòu)示意 圖2為本發(fā)明雙層半導(dǎo)體納米線MOSFET的立體結(jié)構(gòu)示意 圖3為本發(fā)明雙層半導(dǎo)體納米線MOSFET經(jīng)過后續(xù)半導(dǎo)體制備エ藝所形成的完整場效應(yīng)晶體管的立體結(jié)構(gòu)示意圖；圖4 (a)是本發(fā)明的實(shí)施例的形成頂層硅的結(jié)構(gòu)示意 圖4 (b)是本發(fā)明的實(shí)施例的形成鍺硅層的結(jié)構(gòu)示意 圖4 (c)是本發(fā)明的實(shí)施例的形成單晶硅層的結(jié)構(gòu)示意 圖4 Cd)是本發(fā)明的實(shí)施例的形成單晶硅層及第ニ鍺硅層的結(jié)構(gòu)示意 圖5是本發(fā)明的實(shí)施例的形成鰭形有源區(qū)的結(jié)構(gòu)示意 圖6是本發(fā)明的實(shí)施例的去除鰭形有源區(qū)鍺硅層的結(jié)構(gòu)示意圖。
具體實(shí)施例方式以下將結(jié)合附圖對本發(fā)明做具體闡釋。請參閱圖I (a)、圖I (b)、圖I (C)，圖I (a)所示為本發(fā)明雙層隔離半導(dǎo)體納米線MOSFET的俯視結(jié)構(gòu)示意圖。圖I (b)所示為圖I (a)沿X-X’方向的剖視結(jié)構(gòu)示意圖。圖I (c)所示為圖I (a)沿Y-Y’方向的剖視結(jié)構(gòu)示意圖。所述雙層隔離混合晶向半導(dǎo)體納米線MOSFET I包括半導(dǎo)體襯底10，第一 MOSFET 11，第二 MOSFET 12，設(shè)置在所述第一MOSFET 11與所述第二 M0SFET12之間的隔離介質(zhì)層13，設(shè)置在所述第一 MOSFET 11與所述半導(dǎo)體襯底10之間的埋氧層14，設(shè)置在所述第一 MOSFET 11的第一源極區(qū)110、第一漏極區(qū)111和第一柵極區(qū)112之間的第一絕緣介質(zhì)層113，設(shè)置在所述第二 MOSFET 12的第二源極區(qū)120、第二漏極區(qū)121和第二柵極區(qū)122之間的第二絕緣介質(zhì)層123，設(shè)置在介于所述隔離介質(zhì)層13與所述埋氧層14之間并位于所述第一 MOSFET 11 ー側(cè)且與所述第一源極區(qū)110、第一漏極區(qū)111以及第一柵極區(qū)112相連的第三絕緣介質(zhì)層114，與所述第三絕緣介質(zhì)層114呈面向設(shè)置并與所述第二源極區(qū)120、第二漏極區(qū)121以及第二柵極區(qū)122連接的第四絕緣介質(zhì)層124，以及分別設(shè)置在所述隔離介質(zhì)層13與所述第一源極區(qū)110、第一漏極區(qū)111和第一柵極區(qū)112之間的第一導(dǎo)電層115和分別設(shè)置在第二源極區(qū)120、第二漏極區(qū)121和第二柵極區(qū)122之異于所述隔離介質(zhì)層13 —側(cè)的第二導(dǎo)電層125。請參閱圖2，并結(jié)合參閱圖I (a)、圖I (b)和圖I (C)，圖2所示為本發(fā)明雙層隔離混合晶向半導(dǎo)體納米線MOSFET I的立體結(jié)構(gòu)示意圖。所述第一 MOSFET 11進(jìn)ー步包括橫向貫穿于所述第一柵極區(qū)112并設(shè)置在所述第一源極區(qū)110與所述第一漏極區(qū)111之間的第一半導(dǎo)體納米線116，以及環(huán)包設(shè)置在所述第一半導(dǎo)體納米線116外側(cè)并介于所述第一半導(dǎo)體納米線116與所述第一柵極區(qū)112之間的第一柵氧化層117。請繼續(xù)參閱圖2，并結(jié)合參閱圖I (a)、l (b)、圖I (C)，本發(fā)明雙層隔離混合晶向半導(dǎo)體納米線MOSFET I的第二 MOSFET 12進(jìn)ー步包括橫向貫穿于所述第二柵極區(qū)122并設(shè)置在所述第二源極區(qū)120與所述第二漏極區(qū)121之間的第二半導(dǎo)體納米線126，以及環(huán)包設(shè)置在所述第二半導(dǎo)體納米線126外側(cè)并介于所述第二半導(dǎo)體納米線126與所述第二柵極區(qū)122之間的第二柵氧化層127。所述第一半導(dǎo)體納米線116與所述第二半導(dǎo)體納米線126在空間上疊置，并具有圓形、橫向跑道形或者縱向跑道型的截面結(jié)構(gòu)。在本發(fā)明的實(shí)施例中，第一 MOSFET和第二 MOSFET均為積累型場效應(yīng)晶體管，其源區(qū)和漏區(qū)的雜質(zhì)摻雜類型與溝道雜質(zhì)摻雜類型相同，導(dǎo)電載流子為多數(shù)載流子(多子)，源區(qū)和漏區(qū)分別于溝道之間不存在PN結(jié)，因此第一 MOSFET和第二 MOSFET又可被稱為無PN結(jié)場效應(yīng)晶體管。由于載流子遷移率為體材料遷移率，因而具備較高的載流子遷移率。本發(fā)明的實(shí)施例采用由絕緣介質(zhì)層隔離開的上下兩層半導(dǎo)體納米線M0SFET，可以完全獨(dú)立進(jìn)行エ藝調(diào)試；上下兩層均采用積累型場效應(yīng)晶體管，由于載流子遷移率為體材料遷移率，因而具備較高的載流子遷移率；上下兩層縱向設(shè)置的，具有較高的器件集成密度；埋氧層，可以使其柵極層與襯底之間能很好地隔離；上層器件制備采用低溫技術(shù)以及激光退火(可以實(shí)現(xiàn)局部退火)，可以有效避免影響下層器件性能。在本發(fā)明的實(shí)施例中，第一 MOSFET為NM0SFET，第ニ MOSFET為PM0SFET。第一MOSFET的溝道材料為表面晶向?yàn)?100)的硅納米線，第一 MOSFET的溝道方向?yàn)椤?10〉；第ニ MOSFET的溝道材料為表面晶向?yàn)?110)的硅納米線，第二 MOSFET的溝道方向?yàn)椤?10〉。從而形成了下層(100)/〈110〉、上層(I 10)/〈110〉的結(jié)構(gòu)。下層NM0SFET、上層PM0SFET的結(jié)構(gòu)可以有效的減小PM0SFET的接觸孔電阻以提高PM0SFET性能。并且(100)/〈110〉的電子遷移率最大，(110)/<110>的空穴遷移率最大，可以有效增大NM0SFET和PM0SFET電流驅(qū)動(dòng)能力。請繼續(xù)參閱圖2，所述第一源極區(qū)110、第一漏極區(qū)111的垂直于所述第一半導(dǎo)體納米線116的寬度大于第一半導(dǎo)體納米線116的直徑，所述第二源極區(qū)120、第二漏極區(qū)121的垂直于第二半導(dǎo)體納米線126的寬度大于第二半導(dǎo)體納米線126的直徑，所以本發(fā)明 雙層隔離半導(dǎo)體納米線MOSFET I俯視時(shí)呈中間細(xì)兩端寬大的鰭形。在第一源極區(qū)110、第一漏極區(qū)111和第一柵極區(qū)112之間設(shè)置第一絕緣介質(zhì)層113以避免第一源極區(qū)110、第一漏極區(qū)111和第一柵極區(qū)112之間的相互干擾。在第二源極區(qū)120、第二漏極區(qū)121和第二柵極區(qū)122之間設(shè)置第二絕緣介質(zhì)層123以避免第二源極區(qū)120、第二漏極區(qū)121和第二柵極區(qū)122之間的相互干擾。在第一半導(dǎo)體納米線MOSFET11與半導(dǎo)體襯底10之間設(shè)置埋氧層14，將所述第一半導(dǎo)體納米線MOSFET 11與所述半導(dǎo)體襯底10隔離，有效的減少漏電流，從而提高器件性能。請參閱圖2，并結(jié)合參閱圖3，圖3所示為經(jīng)過后續(xù)半導(dǎo)體制備エ藝所形成的完整場效應(yīng)晶體管的立體結(jié)構(gòu)示意圖。所述第一半導(dǎo)體納米線MOSFET 11可以通過第四絕緣介質(zhì)層124將電極從第一導(dǎo)電層115引出，以分別形成第一源極118a、第一漏極118b和第一柵極119。所述第二半導(dǎo)體納米線MOSFET 12可以通過位于第二源極區(qū)120、第二漏極區(qū)121和第二柵極區(qū)122上的第二導(dǎo)電層125將電極引出，以分別形成第二源極128a、第二漏極128b和第二柵極129。請參閱圖4 (a)、圖4 (b)、圖4 (C)、圖4 (d)，本發(fā)明的第一 MOSFET可以通過以下步驟形成
步驟1，在硅襯底上依次形成埋氧層、第一鍺硅層、表面晶向(100)的單晶硅層和第二鍺硅層；其中，請參閱圖4 (a)，可以首先在具有埋氧層14的常規(guī)SOI硅片3上形成(100)表面晶向的頂層娃31 ;再請參閱圖4 (b),在頂層娃31表面外延ー層(100)表面晶向的SiGe或者Ge的層32 ;利用鍺氧化濃縮法，在表面進(jìn)行氧化處理，這吋，Ge會(huì)向下濃縮到下面的頂層硅31，使得頂層硅變?yōu)镾iGe層，而上面層32為Si02層；圖4 (c)中，濕法去除表面的Si02層，這樣就使頂層硅轉(zhuǎn)化為第一鍺硅層33 ;并最終形成圖4 (d)中所示的表面晶向(100)的單晶硅層34和第二鍺硅層35 ；
步驟2，刻蝕形成鰭形有源區(qū)并選擇性刻蝕去除鰭形有源區(qū)中的鍺硅層，形成源漏區(qū)域。采用光學(xué)光刻(Photolithography)或電子束光刻(electron beam lithography))、刻蝕形成鰭形有源區(qū)4，鰭形有源區(qū)4的剖面如圖5中所示。利用選擇性刻蝕技術(shù)去除鰭形有源區(qū)中的SiGe層(例如采用60(T80(TC的H2和HCl混合氣體，利用次常壓化學(xué)氣相刻蝕法進(jìn)行選擇性刻蝕，其中HCl的分壓大于300Torr)。并最終形成如圖6中所示；
步驟3，控制氧化時(shí)間，然后濕法エ藝去除鰭形有源區(qū)及襯底和源漏區(qū)域表面的Si02，從而形成后續(xù)作為SiNWFET溝道的娃納米線(Silicon Nanowire, SiNW)
步驟4,進(jìn)行柵極氧化層エ藝，如采用爐管氧化(Furnace Oxidation)、快速熱氧化(RTO)、原子層沉積(ALD)在SiNW和襯底及源漏區(qū)域表面形成SiO2或者SiON (加上氮?dú)鈿夥?或者高k介質(zhì)層(如Hf02、Al203、Zr02或者其混合物等)，或者它們的混合層，由于SOI埋氧層的存在，使得后續(xù)柵極與襯底的隔離效果更佳。隨后進(jìn)行柵極材料沉積，可以為多晶硅、無定形硅、金屬(優(yōu)選為鋁或者鈦或鉭的金屬化合物)或者其組合。采用CMP (化學(xué)機(jī)械研磨)去除多余的柵極材料。并通過光刻(采用硬掩膜或者光阻掩膜)、選擇性刻蝕エ藝形成柵極圖形。沉積隔離介質(zhì)如Si02，采用CMP(化學(xué)機(jī)械研磨)去除多余的隔離介質(zhì)，進(jìn)行NM0SFET源漏區(qū)離子注入エ藝(該步驟也可以在鰭形有源區(qū)圖形定義之前，也可以在柵極CMP之后進(jìn)行)，進(jìn)行退火エ藝以激活注入離子。其后進(jìn)行金屬、半導(dǎo)體合金エ藝，沉積下層NM0SFET的隔離介質(zhì)層(ILD),可以為Si02層，為了減少上下器件層之間的電容偶合效應(yīng)，也可以為具有微孔結(jié)構(gòu)的含碳低K ニ氧化硅層。其中，為了保證層轉(zhuǎn)移質(zhì)量，必須保證下層ILD在CMP之后足夠小的表面粗糙度，優(yōu)選地，可以采用FACMP (Fixed Abrasive CMP)，使得表面粗糙度小于10nm。最后進(jìn)行上層(110)表面晶向硅與下面的已制備有(100)/〈110〉SiNW NM0SFET的支撐片低溫鍵合的エ藝流程。需注意的是由于下層NM0SFET已制備完成,為了不影響下層器件和金屬、半導(dǎo)體合金的性能，后續(xù)上層PM0SFET制備過程中必須采用低溫方法，一般要求小于400C。其中，進(jìn)行PM0SFET 源漏區(qū)離子注入エ藝(Photo/Imp/PR Strip/SD Anneal)時(shí)，需注意的是，由于對下層器件溫控的要求，優(yōu)選地，采用激光退火(Laser Anneal)方法，可以實(shí)現(xiàn)上層器件局部Anneal，而不會(huì)影響到下層器件的性能。以上對本發(fā)明的具體實(shí)施例進(jìn)行了詳細(xì)描述，但其只是作為范例，本發(fā)明并不限 制于以上描述的具體實(shí)施例。對于本領(lǐng)域技術(shù)人員而言，任何對本發(fā)明進(jìn)行的等同修改和替代也都在本發(fā)明的范疇之中。因此，在不脫離本發(fā)明的精神和范圍下所作的均等變換和修改，都應(yīng)涵蓋在本發(fā)明的范圍內(nèi)。
權(quán)利要求
1.ー種雙層隔離混合晶向積累型納米線MOSFET，包括依次形成在半導(dǎo)體襯底上的第一 M0SFET、隔離介質(zhì)層和第二 M0SFET，所述第一 MOSFET包括第一源極區(qū)、第一漏極區(qū)、第一柵極區(qū)、橫向貫穿于所述第一柵極區(qū)并設(shè)置在所述第一源極區(qū)與所述第一漏極區(qū)之間的第一半導(dǎo)體納米線和環(huán)包設(shè)置在所述第一半導(dǎo)體納米線外側(cè)并介于第一半導(dǎo)體納米線與第一柵極區(qū)之間的第一柵氧化層，所述第二 MOSFET包括第二源極區(qū)、第二漏極區(qū)以及第ニ柵極區(qū)、橫向貫穿于所述第二柵極區(qū)并設(shè)置在所述第二源極區(qū)與所述第二漏極區(qū)之間的第二半導(dǎo)體納米線和環(huán)包設(shè)置在所述第二半導(dǎo)體納米線外側(cè)井介于所述第二半導(dǎo)體納米線與所述第二柵極區(qū)之間的第二柵氧化層，其特征在于，所述第一源極區(qū)、第一漏極區(qū)和第二源極區(qū)、第二漏極區(qū)的雜質(zhì)摻雜類型分別與第一 MOSFET和第二 MOSFET的溝道雜質(zhì)的摻雜類型相同，所述第一源極區(qū)、第一漏極區(qū)和第二源極區(qū)、第二漏極區(qū)分別與第一 MOSFET和第ニ MOSFET的溝道之間不存在PN結(jié)，所述第一 MOSFET和第二 MOSFET中的導(dǎo)電載流子為多數(shù)載流子。
2.如權(quán)利要求I所述的納米線M0SFET，其特征在于，所述第一MOSFET為NM0SFET，所述第二 MOSFET為PM0SFET，所述第一 MOSFET的溝道材料為表面晶向?yàn)?100)的硅納米線，所述第一 MOSFET的溝道方向?yàn)椤?10〉，所述第二 MOSFET的溝道材料為表面晶向?yàn)?110)的硅納米線，所述第二 MOSFET的溝道方向?yàn)椤?10〉。
3.如權(quán)利要求2所述的納米線M0SFET，其特征在于，還包括埋氧層、第一絕緣介質(zhì)層和第二絕緣介質(zhì)層，所述埋氧層設(shè)置在所述第一 MOSFET與所述半導(dǎo)體襯底之間；所述第一絕緣介質(zhì)層設(shè)置在所述第一 MOSFET的第一源極區(qū)、第一漏極區(qū)和第一柵極區(qū)之間；所述第二絕緣介質(zhì)層設(shè)置在所述第二 MOSFET的第二源極區(qū)、第二漏極區(qū)和第二柵極區(qū)之間。
4.如權(quán)利要求3所述的納米線M0SFET，其特征在干，還包括第三絕緣介質(zhì)層和第四絕緣介質(zhì)層，所述第三絕緣介質(zhì)層設(shè)置在介于所述隔離介質(zhì)層與所述埋氧層之間并位于所述第一 MOSFET —側(cè)且與所述第一源極區(qū)、第一漏極區(qū)以及第一柵極區(qū)相連；所述第四絕緣介質(zhì)層與所述第三絕緣介質(zhì)層呈面向設(shè)置并與所述第二源極區(qū)、第二漏極區(qū)以及第ニ柵極區(qū)連接。
5.如權(quán)利要求4所述的納米線M0SFET，其特征在于，還包括第一導(dǎo)電層和第二導(dǎo)電層，所述第一導(dǎo)電層設(shè)置在所述隔離介質(zhì)層與所述第一源極區(qū)、第一漏極區(qū)和第一柵極區(qū)之間；所述第二導(dǎo)電層設(shè)置在第二源極區(qū)、第二漏極區(qū)和第二柵極區(qū)之異于所述隔離介質(zhì)層ー側(cè)。
6.如權(quán)利要求5所述的納米線M0SFET，其特征在于，所述第一半MOSFET通過第四絕緣介質(zhì)層將電極從第一導(dǎo)電層引出，分別形成第一源極、第一漏極和第一柵極。
7.如權(quán)利要求5所述的納米線M0SFET，其特征在于，所述第二MOSFET通過位于第二源極區(qū)、第二漏極區(qū)和第二柵極區(qū)上的第二導(dǎo)電層將電極引出，分別形成第二源極、第二漏極和第二柵極。
8.如權(quán)利要求5所述的納米線M0SFET，其特征在于，所述第一MOSFET通過以下步驟形成 步驟1，在硅襯底上依次形成埋氧層、第一鍺硅層、表面晶向(100)的單晶硅層和第二鍺硅層； 步驟2，刻蝕形成鰭形有源區(qū)并選擇性刻蝕去除鰭形有源區(qū)中的鍺硅層，形成源漏區(qū)域； 步驟3，采用熱氧化工藝對鰭形有源區(qū)、硅襯底和源漏區(qū)域表面進(jìn)行氧化，然后濕法エ藝去除鰭形有源區(qū)及襯底和源漏區(qū)域表面的氧化硅，形成第一 MOSFET溝道的硅納米線；步驟4，形成柵極并進(jìn)行離子注入エ藝。
9.如權(quán)利要求I所述的納米線M0SFET，其特征在于，所述第二MOSFET采用上層硅層與第一 MOSFET通過低溫鍵合エ藝形成。
10.如權(quán)利要求I所述的納米線M0SFET，其特征在于，所述第一半導(dǎo)體納米線與所述第ニ半導(dǎo)體納米線在空間上疊置，并具有圓形、橫向跑道形或者縱向跑道型的截面結(jié)構(gòu)。
11.如權(quán)利要求I所述的半導(dǎo)體納米線M0SFET，其特征在于，所述隔離介質(zhì)層為ニ氧化娃層或者具有微孔結(jié)構(gòu)的含碳低K ニ氧化娃層。
全文摘要
本發(fā)明提供的一種雙層隔離混合晶向積累型納米線MOSFET，包括依次形成在半導(dǎo)體襯底上的第一MOSFET、隔離介質(zhì)層和第二MOSFET，所述第一源極區(qū)、第一漏極區(qū)和第二源極區(qū)、第二漏極區(qū)的雜質(zhì)摻雜類型分別與第一MOSFET和第二MOSFET的溝道雜質(zhì)的摻雜類型相同。本發(fā)明雙層MOSFET完全獨(dú)立進(jìn)行工藝調(diào)試；具備較高的載流子遷移率；與常規(guī)MOSFET工作模式兼容，有利于電路設(shè)計(jì)；具有較高的器件集成密度；上層器件制備采用低溫技術(shù)以及激光退火，可以有效避免影響下層器件性能。
文檔編號H01L29/78GK102683333SQ201210136019
公開日2012年9月19日 申請日期2012年5月4日 優(yōu)先權(quán)日2012年5月4日
發(fā)明者劉格致, 黃曉櫓 申請人:上海華力微電子有限公司