專利名稱：具有偏置鈍化以減少電遷移的半導體結構的制作方法
具有偏置鈍化以減少電遷移的半導體結構
背景技術：
示范性實施例主要涉及三維半導體集成結構，并且更具體地涉及具有硅通孔結構和偏置鈍化以減少電遷移的三維半導體集成結構。在半導體技術中，硅通孔(TSV)，也被稱為基板通孔，是一種在半導體基板(晶片/芯片)內形成的導電特征。TSV特征垂直穿過半導體基板，提供堆疊晶片/芯片的封裝方法并允許在獨立晶片或芯片內的電路之間的電連接。現(xiàn)有多種用于制作TSV的方法。通常，在半導體基板內蝕刻出孔，并且有時孔也要穿過互連的結構?？纂S后即可內襯以各種絕緣層和/或各種金屬層?？纂S后被填充有通常 是銅(Cu)的導電材料，這些導電材料就成為TSV的主要部分。某些TSV與半導體基板電接觸，而另一些TSV則被電絕緣。蝕刻孔內的任何材料均可被認為是TSV的一部分，因此完整的TSV可以包括Cu加內襯,并且或許還可以包括絕緣層。TSV可以終止于接合襯墊。焊球，也被稱為C-4連接，可以接觸接合襯墊并將一個半導體芯片的接合襯墊連接至另一個半導體芯片或封裝的接合襯墊。用這種方式，即可在封裝上堆疊多個芯片以構成三維的硅集成結構。盡管常規(guī)通孔與硅通孔共享有一定的名稱類似性，但這是基本無關的不同結構。常規(guī)通孔連接管芯或互連結構(例如封裝)內的導線并且可以僅穿過單個介電層。常規(guī)通孔處于它們所連接的金屬線的尺寸量級，通常在最壞情況下也在厚度的三倍到四倍因數(shù)以內。TSV則必須穿過整個半導體基板，可以比常規(guī)通孔的直徑大三十倍。電遷移可以在承載電流的任何導電材料例如TSV結構或金屬化層中發(fā)生。電遷移是由電子在導體內的漸進移動造成的材料移位。這種材料移位可能最終會在導電材料中造成導致其他連接點處電阻更高的間隙或空洞，或者會在所有連接失效時造成開路故障。為了減少這種空洞的出現(xiàn)，已有限制導電材料中所允許電流量的規(guī)則。這樣的電遷移基本規(guī)則在本領域內是公知的。

發(fā)明內容
如上和如下所述示范性實施例的各種優(yōu)點和用途通過根據(jù)示范性實施例的第一種應用提供一種半導體結構來實現(xiàn)，其中包括延伸穿過半導體結構的硅通孔(TSV);半導體結構表面上的導電接合襯墊，TSV以接觸到導電接合襯墊的第一側面而終止；覆蓋導電接合襯墊的鈍化層，鈍化層具有多個開口 ；以及形成在多個開口內并且與導電接合襯墊的第二側面相接觸的多個導電結構，多個導電結構與導電接合襯墊的接觸相對于TSV與導電接合襯墊的接觸而偏置。根據(jù)示范性實施例的第二種應用，提供了一種半導體結構，其中包括三維結構的多個堆疊的半導體芯片。第一半導體芯片與第二半導體芯片相接觸。第一半導體芯片包括延伸穿過第一半導體芯片的硅通孔(TSV);第一半導體芯片表面上的導電接合襯墊，TSV以接觸到導電接合襯墊的第一側面而終止；覆蓋導電接合襯墊的鈍化層，鈍化層具有多個開口 ；以及形成在多個開口內并且與導電接合襯墊的第二側面相接觸的多個導電結構，多個導電結構與導電接合襯墊的接觸相對于TSV與導電接合襯墊的接觸而偏置。根據(jù)示范性實施例的第三種應用，提供了一種減少半導體芯片內的電遷移的方法。所述方法包括獲取一種半導體結構，其中包括延伸穿過半導體結構的硅通孔(TSV)，半導體結構表面上的導電接合襯墊，TSV以接觸到導電接合襯墊的第一側面而終止，以及覆蓋導電接合襯墊的鈍化層；在鈍化層內形成多個開口 ；然后將多個導電結構形成在多個開口內并且與導電接合襯墊的第二側面相接觸，多個導電結構與導電接合襯墊的接觸相對于TSV與導電接合襯墊的接觸而偏置。附圖簡要說明示范性實施例中確信為新穎的特征和示范性實施例中的要素特征均在所附權利要求中予以具體闡述。附圖僅僅是為了進行圖解而并非按比例繪制。既涉及結構又涉及操作方法的示范性實施例可以通過參照以下結合附圖給出的詳細說明而得到更好的理解，在附圖中 圖I示出了常規(guī)的三維(3-D)半導體集成結構。圖2是可以在圖I的3-D集成結構中使用的常規(guī)半導體芯片的截面圖。圖3是圖2中的常規(guī)半導體芯片將焊球移除后的底視圖。圖4是可以在圖I的3-D集成結構中使用的半導體芯片示范性實施例的截面圖。圖5是圖4中的半導體芯片將焊球移除后的底視圖。圖6示出了用于圖2和圖3中的常規(guī)半導體芯片的電遷移模型。圖7示出了用于圖3和圖4中的半導體芯片示范性實施例的電遷移模型。
具體實施例方式更加詳細地參照附圖，并且具體參照

圖1，示出了常規(guī)的3-D半導體集成結構100，其中可以包括互連結構或封裝102，連接至封裝102的第一半導體芯片104以及堆疊在第一半導體芯片104上的至少一個附加的半導體芯片106。封裝102可以是包括塑料封裝、FR-4封裝和陶瓷封裝在內的任意常規(guī)的半導體封裝。在封裝102底部上可以有用于連接至下一級封裝例如母板的焊球108。在封裝102頂部上可以有用于容納第一半導體芯片104的襯墊(未示出)。應該理解的是，盡管3-D集成結構100包括封裝102，但是存在或者缺少任何類型的封裝對于示范性實施例來說并不重要。第一半導體芯片104可以包括用于將半導體芯片104連接至封裝102上的襯墊(未示出)的焊球。半導體芯片104還可以包括一個或多個貫通的TSV 112，用于在封裝102和第二半導體芯片106之間提供功率或信號連接。第一半導體芯片104上堆疊的是第二半導體芯片106，它也可以具有用于將第二半導體芯片106連接至第一半導體芯片104上的襯墊(未示出)的焊球114。第二半導體芯片106也可以具有一個或多個TSV 116，用于在第一半導體芯片104和可以在3-D半導體集成結構100中存在的任何附加的半導體芯片120之間提供功率或信號連接。任何附加的半導體芯片120也都可以具有這樣的TSV?，F(xiàn)參照圖2，示出了常規(guī)半導體芯片200放大的截面圖。半導體芯片200可以是圖I中為了說明而非限制性地示出的任何半導體芯片，半導體200示出了第一半導體芯片104的一部分。半導體芯片200可以包括接合襯墊202，在接合襯墊202上界定出開口 206的鈍化層204以及用于將半導體芯片200連接至封裝或另一個半導體芯片的焊球208。構成襯墊202和鈍化層204的材料通?？梢苑謩e是金屬材料(例如銅)和非金屬材料(例如氮化物或氧化物)，并且對于示范性實施例來說并不重要。半導體芯片200進一步包括終止在接合襯墊202第一側上一端的TSV 210。TSV210在另一端也可以終止于接合襯墊(未 示出)。開口 206位于接合襯墊202的第二側上。應該注意的是，TSV 210的印跡大致與開口 206的中心對齊，正如圖3中清楚看到的那樣。圖3示出了半導體芯片200的移除焊球208后的底視圖。鈍化層204中的開口206暴露出接合襯墊202用于與焊球208相連。以虛線示出的TSV 210的印跡處于開口 206內。半導體芯片200的設計在接合襯墊202上造成可能會導致電遷移問題的高電流密度。芯片到芯片和芯片到封裝連接中的電遷移和高電流在大功率微電子學中可能會成為問題。因為底部芯片可能承載用于疊層內所有其他芯片的全部功率，所以該問題在3D半導體集成結構中可能會惡化。3D半導體集成結構中的另一個問題可能是TSV經(jīng)常對齊在襯墊正下方。因為在芯片的外層和TSV的末端之間幾乎沒有連線，所以電流會集中至TSV區(qū)域。示范性實施例被設計用于解決常規(guī)3-D半導體集成結構的電遷移問題?，F(xiàn)參照圖4，示出了半導體芯片400的示范性實施例放大的截面圖。半導體芯片400可以替代圖I中所示的任何或全部的半導體晶片。最優(yōu)選的是，半導體芯片400作為3-D半導體集成結構中的底部芯片，原因在于此處接合襯墊上的電流密度可能最高并且因此電遷移可能最大。半導體芯片400可以包括接合襯墊402，在接合襯墊404上界定出開口406的鈍化層404以及用于將半導體芯片400連接至封裝或另一個半導體芯片的焊球408。構成接合襯墊402和鈍化層404的材料通常可以分別是金屬材料(例如銅)和非金屬材料(例如氮化物或氧化物)，并且對于示范性實施例來說并不重要。半導體芯片400進一步包括終止在接合襯墊402第一側416上一端的TSV 410。TSV 410在另一端也可以終止于接合襯墊(未示出)。開口 406位于接合襯墊402的第二側418上。在示范性實施例中，TSV 410的印跡相對于開口 406偏置，正如圖5中清楚看到的那樣。TSV 410的印跡可以被界定為接合襯墊402的第一側416上的接觸區(qū)域，與接合襯墊402的第二側418并置，就像TSV 410是與接合襯墊402的第二側418相接觸一樣。 圖5示出了半導體芯片400的移除焊球408后的底視圖。鈍化層404中的開口 406暴露出接合襯墊402用于與焊球408相連。以虛線示出的TSV 410的印跡相對于開口 406偏置并且由鈍化層404覆蓋。為了說明而非限制性地，在圖5中示出了四個開口 406。可以有多于四個開口 406或者少于四個開口 406，但是最少也應該有至少兩個這樣的開口 406。開口 406可以對稱地設置在TSV 410的印跡周圍。也就是說，開口 406可以用如箭頭412所示的尺寸與TSV 410的印跡相等地間隔開，以及用如箭頭414所示的尺寸與接合襯墊402的邊緣相等地間隔開。開口 406必須與TSV 410的印跡間隔至少一定的距離412以避免電流集中導致電遷移問題的惡化。根據(jù)示范性實施例，來自TSV 410的電流將在接合襯墊402處離開，沿接合襯墊402橫向(水平)行進并隨后通過開口 406離開進入焊球408內。因此即可避免TSV 410接觸接合襯墊402的地方出現(xiàn)任何的電流集中。為了說明而非限制性地，TSV 410可以具有約20微米的直徑并且因此也可以在接合襯墊402的第二側418上具有約20微米的印跡。為了說明而非限制性地，圖5中示出的四個開口 406可以相應地具有約18微米的直徑，與TSV 410的印跡間隔約5微米(圖5中的尺寸412)并且與接合襯墊402的邊緣間隔約4微米(圖5中的尺寸414)。根據(jù)本發(fā)明的教導，本領域技術人員可以選擇開口 406的最佳尺寸、與TSV 410印跡的間隔(尺寸412)以及與接合襯墊402的邊緣的間隔(尺寸414)。同樣，為了避免任何集中的電流進入接合襯墊402的中心，尺寸412不能為使得開口與TSV 412的印跡接觸或重疊的零或負值。進行電遷移建模用于設計，其中類似于圖2和圖3中所示常規(guī)的設計，鈍化層內的開口在TSV印跡正上方。TSV在仿真中被假定為具有300mA (毫安)的電流和20 μ m (微米)的直徑。TSV上的鈍化層內的開口具有45μπι的直徑。圖6中示出了電遷移模型的結 果。圖6左側的表框示出了圖6中不同位置的電流密度，其中電流密度在圖6的中心最大。圖6中的接合襯墊在電流集中在接合襯墊中心時對于300mA的電流具有112 μ Α/μ m2 (微安每平方微米)的最大電流密度，或者對于150mA的電流具有56 μ A/ μ m2的最大電流密度。對另一種電遷移進行建模以用于設計，其類似于圖4和圖5中所示示范性實施例，在鈍化層內具有相對于TSV印跡偏置的四個開口。TSV在仿真中被假定為具有150mA(毫安)的電流和20μπι(微米)的直徑。鈍化層具有直徑約為18μπι的四個開口，其中每一個開口都與TSV的印跡間隔約5 μ m (圖5中的尺寸412)并且與接合襯墊的邊緣間隔約4 μ m (圖5中的尺寸414)。圖7中示出了電遷移模型的結果。圖7左側的表框示出了圖7中不同位置的電流密度，其中最大的電流密度從圖7的中心偏離。圖7中的接合襯墊對于150mA的電流具有36 μ A/μ m2的電流密度，其中電流在接合襯墊上更加分散。將圖6中的現(xiàn)有技術實施例與圖7中的示范性實施例相比，電流密度減小了約35%。對于已經(jīng)理解了本公開的本領域技術人員而言，顯而易見的是可以在本文中具體介紹的那些實施例以外得到示范性實施例的其他變形而并不背離本發(fā)明的實質。因此，應該認為這樣的變形是落在本發(fā)明僅由所附權利要求限定的保護范圍內。
權利要求
1.一種半導體結構,包括 延伸穿過半導體結構的硅通孔TSV ； 半導體結構表面處的導電襯墊，TSV以接觸到導電焊盤的第一側而終止； 覆蓋導電襯墊的鈍化層，所述鈍化層具有多個開口 ；以及 形成在多個開口內并且與所述導電襯墊的第二側相接觸的多個導電結構，所述多個導電結構與導電襯墊的接觸相對于TSV與所述導電襯墊的接觸偏置。
2.如權利要求I所述的半導體結構，其中多個導電結構與導電襯墊的邊緣以預定的距離間隔開。
3.如權利要求I所述的半導體結構，其中多個導電結構相對于TSV以預定的距離偏置。
4.如權利要求I所述的半導體結構，其中TSV具有相對于導電襯墊的印跡，印跡被界定為TSV在導電襯墊第一側上的接觸區(qū)域，與導電襯墊第二側并置，就像TSV是與導電襯墊的第二側相接觸一樣，并且其中多個導電結構不接觸或覆蓋TSV的印跡。
5.如權利要求I所述的半導體結構，其中多個導電結構包括至少兩個這樣的導電結構。
6.如權利要求I所述的半導體結構，其中電流從半導體結構穿過TSV沿導電襯墊橫向行進預定距離并隨后穿過多個導電結構。
7.—種半導體結構,包括 三維結構的多個堆疊的半導體芯片； 與第二半導體芯片相接觸的第一半導體芯片，所述第一半導體芯片包括 延伸穿過所述第一半導體芯片的硅通孔TSV ； 第一半導體芯片表面處的導電襯墊，所述TSV以接觸到導電襯墊的第一側而終止； 覆蓋導電襯墊的鈍化層，所述鈍化層具有多個開口 ；以及 形成在多個開口內并且與導電襯墊的第二側相接觸的多個導電結構，多個導電結構與導電襯墊的接觸相對于TSV與導電襯墊的接觸偏置。
8.如權利要求7所述的半導體結構，其中第二半導體芯片包括 延伸穿過第二半導體芯片的硅通孔TSV ； 第二半導體芯片表面處的導電襯墊，所述TSV以接觸到導電襯墊的第一側而終止； 覆蓋導電襯墊的鈍化層，所述鈍化層具有多個開口 ；以及 形成在多個開口內并且與導電襯墊的第二側相接觸的多個導電結構，所述多個導電結構與導電襯墊的接觸相對于所述TSV與導電襯墊的接觸偏置。
9.如權利要求7所述的半導體結構，其中多個導電結構與導電襯墊的邊緣以預定的距離間隔開。
10.如權利要求7所述的半導體結構，其中多個導電結構相對于所述TSV以預定的距離偏置。
11.如權利要求7所述的半導體結構，其中TSV具有相對于導電襯墊的印跡，印跡被界定為TSV在導電襯墊第一側上的接觸區(qū)域，與導電襯墊第二側并置，就像TSV是與導電襯墊的第二側相接觸一樣，并且其中多個導電結構并不接觸或覆蓋TSV的印跡。
12.如權利要求7所述的半導體結構，其中多個導電結構包括至少兩個這樣的導電結構。
13.如權利要求7所述的半導體結構，其中電流從半導體結構穿過TSV，沿導電襯墊橫向行進預定距離并隨后穿過多個導電結構。
14.如權利要求7所述的半導體結構，其中多個導電結構與第二半導體芯片形成電接觸。
15.如權利要求7所述的半導體結構，進一步包括封裝基板，并且其中多個導電結構與封裝基板形成電接觸。
16.—種減少半導體芯片內的電遷移的方法，所述方法包括 獲取一種半導體結構，其中包括延伸穿過半導體結構的硅通孔TSV，半導體結構表面處的導電襯墊，TSV以接觸到導電襯墊的第一側而終止，以及覆蓋導電襯墊的鈍化層； 在鈍化層內形成多個開口 ；以及 將多個導電結構形成在多個開口內并且與導電襯墊的第二側相接觸，多個導電結構與導電襯墊的接觸相對于TSV與導電襯墊的接觸偏置。
全文摘要
一種半導體結構，其中包括三維結構的多個堆疊的半導體芯片。第一半導體芯片與第二半導體芯片相接觸。第一半導體芯片包括延伸穿過第一半導體芯片的硅通孔(TSV)；第一半導體芯片表面上的導電襯墊，TSV以接觸到導電襯墊的第一側面而終止；覆蓋導電襯墊的鈍化層，鈍化層具有多個開口；以及形成在多個開口內并且與導電襯墊的第二側面相接觸的多個導電結構，多個導電結構與導電襯墊的接觸相對于TSV與導電襯墊的接觸而偏置。
文檔編號H01L21/768GK102790030SQ20121015626
公開日2012年11月21日 申請日期2012年5月18日 優(yōu)先權日2011年5月19日
發(fā)明者B·C·韋伯, G·拉封唐, M·J·沙皮羅, M·J·英特蘭特, T·A·瓦西克 申請人:國際商業(yè)機器公司