專利名稱：半導(dǎo)體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體裝置，特別是涉及由導(dǎo)通電阻低、開關(guān)特性優(yōu)良的功率MOS晶體管構(gòu)成的半導(dǎo)體裝置。
背景技術(shù)：
功率MOS晶體管與雙極型功率晶體管相比開關(guān)特性優(yōu)良且特性穩(wěn)定，使用方便，因而廣泛使用于DC - DC轉(zhuǎn)換器等開關(guān)電源、電動機(jī)的倒相電路等。近年來，隨著便攜式電話等便攜式機(jī)器向小型輕量化發(fā)展，需要進(jìn)一步降低在這些機(jī)器上使用的功率MOS晶體管的導(dǎo)通電阻并改善功率MOS晶體管的開關(guān)特性。只要提高低濃度漏極層即漂移層的雜質(zhì)濃度就能夠降低功率MOS晶體管的導(dǎo)通電阻。但是，如果提高漂移層的雜質(zhì)濃度，則漏源極間耐壓BVds下降，導(dǎo)通電阻與BVds處于折衷關(guān)系。因而，不能將漂移層的雜質(zhì)濃度無限制地提高。為了在規(guī)定的BVds的基礎(chǔ)上 進(jìn)一步降低導(dǎo)通電阻，需要增加漏極電流通道的截面積，即需要增加?xùn)艠O寬度W。在這樣的情況下，為了不增加芯片大小，采用指狀電極，該指狀電極構(gòu)成為多個呈手指狀(手指形狀)延伸的漏極電極和源極電極相互插入彼此的指間。柵極電極配置在指狀的漏極電極與源極電極之間，并且從指狀電極的一端部延伸到另一端部。另外，對于功率MOS晶體管的開關(guān)特性，通過在柵極輸入端子上施加規(guī)定大小的脈沖電壓Vp時的柵極電壓\的響應(yīng)速度來評價。在溝道正上方的柵極電極上直接施加的柵極電壓\的大小不是立刻上升到規(guī)定的輸入脈沖電壓Vp，而是延遲與柵極電阻Rt;和柵極輸入電容C1的大小相關(guān)的時間上升。該延遲時間被稱為上升時間tHse，并成為Use - RgCi的關(guān)系。延遲時間Use等于從達(dá)到0. 9Vp的時間減去達(dá)到0. IVp的時間，最終達(dá)到柵極電壓Ng = VP。柵極電阻Rt;和柵極輸入電容C1越大，柵極電壓\的上升時間越長，使得功率MOS晶體管的開關(guān)特性惡化。作為圖3 (A)所示的功率MOS晶體管50的輸入電壓Vin，施加脈沖電壓Vp時的柵極電壓\的上升狀態(tài)如圖3 (C)所示，對此將在后面詳述。脈沖電壓Vp施加在圖3 (B)所示的CR電路上，圖3 (B)所示的CR電路成為圖3 (A)所示的功率MOS晶體管50的等效電路。柵極電壓Ve延遲上升時間上升，該上升時間根據(jù)柵極電阻Re與柵極輸入電容C1的乘積的時間常數(shù)RtA來確定。并且，柵極電壓Vtj在脈沖電壓Vp斷開時也延遲下降。如圖3 (D)所示，漏極電壓Vd與柵極電壓Vtj對應(yīng)地也發(fā)生下降延遲、上升延遲。因而，如果柵極布線的電阻Rc大，則功率MOS晶體管的開關(guān)特性惡化。以往，柵極電極由摻雜有雜質(zhì)的多晶硅膜來形成，但是近年來，通過在多晶硅膜上層疊金屬硅化物膜等的結(jié)構(gòu)來謀求降低柵極電阻Re。在以下專利文件I中公開有降低柵極輸入電容C1的大小和柵極電阻Rt;的內(nèi)容。關(guān)于降低柵極輸入電容(^的內(nèi)容，公開有在抑制功率MOS晶體管的導(dǎo)通電阻上升的同時，謀求降低構(gòu)成該柵極輸入電容C1的柵漏極間電容(^。S卩，降低溝道區(qū)附近的漂移層的雜質(zhì)濃度，使耗盡層容易擴(kuò)大，由此謀求減小柵漏極間電容Cai，降低柵極輸入電容C1，另一方面，通過提高漏極層附近的漂移層的雜質(zhì)濃度來謀求降低導(dǎo)通電阻。關(guān)于降低柵極電阻Rtj的內(nèi)容，公開有在漏源極間延伸的柵極電極上的層間絕緣膜上沿著柵極電極整體形成槽，并將用鎢(W)填充該槽內(nèi)的插塞電極(7電極)作為柵極電極分流布線，由于以相當(dāng)于層間絕緣膜的膜厚的厚度形成金屬鎢(W)，因此能夠謀求降低柵極電阻Re。專利文件(日本)特開2010 - 171433號公報如專利文件I所述，只要在漏源極間延伸的柵極電極上的層間絕緣膜上沿著柵極電極形成槽，并由用鎢(W)填充該槽內(nèi)的插塞電極形成柵極電極分流布線,就能夠?qū)艠O電阻Rc充分降低到一定值。 但是，為了應(yīng)對進(jìn)一步改善開關(guān)特性的要求，需要進(jìn)一步降低由鎢(W)層形成的插塞電極的電阻。為此，需要進(jìn)一步增加由鎢(W)形成的插塞電極的膜厚和寬度。然而，形成這樣膜厚厚、寬度寬的插塞電極，不利于形成細(xì)微化布線圖案。因而，為了進(jìn)一步降低柵極電阻Rtj，就需要新的技術(shù)方案。

發(fā)明內(nèi)容
本發(fā)明的半導(dǎo)體裝置具有基板和半導(dǎo)體芯片，該半導(dǎo)體裝置的特征在于，在該基板上形成有柵極電極分流用基板布線、基板源極布線及基板漏極布線；由指狀電極構(gòu)成的源極電極和漏極電極；在所述源極電極與所述漏極電極之間，從所述指狀電極的一端部延伸到另一端部的柵極電極；經(jīng)由形成于覆蓋在所述柵極電極上的層間絕緣膜的接觸孔與所述柵極電極的兩端部連接的兩個柵極引出電極；覆蓋在所述層間絕緣膜上的鈍化膜；在形成于所述鈍化膜的開口部露出的所述柵極引出電極的一部分即柵極連接電極、所述源極電極的一部分即源極連接電極、所述漏極電極的一部分即漏極連接電極；在所述柵極連接電極、所述源極連接電極及所述漏極連接電極上形成的突起電極；所述基板的所述柵極電極分流用基板布線、所述基板源極布線及所述基板漏極布線分別經(jīng)由所述突起電極與所述半導(dǎo)體芯片的所述柵極連接電極、所述源極連接電極及所述漏極連接電極連接。另外，本發(fā)明的半導(dǎo)體裝置具有基板和半導(dǎo)體芯片，該半導(dǎo)體裝置的特征在于，在該基板上形成有柵極電極分流用基板布線、基板源極布線及基板漏極布線；該半導(dǎo)體芯片包括由指狀電極構(gòu)成的源極電極和漏極電極；在所述源極電極與所述漏極電極之間，從所述指狀電極的一端部延伸到另一端部的柵極電極；
經(jīng)由形成于覆蓋在所述柵極電極上的層間絕緣膜的接觸孔，與所述柵極電極的兩端部以及所述源極電極與所述漏極電極之間的多個柵極電極連接的多個柵極引出電極；覆蓋在所述層間絕緣膜上的鈍化膜；在形成于所述鈍化膜的開口部露出的成為多個所述柵極引出電極的一部分的柵極連接電極、成為所述源極電極的一部分的源極連接電極、成為所述漏極電極的一部分的漏極連接電極；在所述柵極連接電極、所述源極連接電極及所述漏極連接電極上形成的突起電極； 所述基板的所述柵極電極分流用基板布線、所述基板源極布線及所述基板漏極布線分別經(jīng)由所述突起電極與所述半導(dǎo)體芯片的所述柵極連接電極、所述源極連接電極及所述漏極連接電極連接。另外，本發(fā)明的半導(dǎo)體裝置具有基板和半導(dǎo)體芯片，該半導(dǎo)體裝置的特征在于，在該基板上形成有柵極電極分流用基板布線、基板源極布線及基板漏極布線；該半導(dǎo)體芯片包括由指狀電極構(gòu)成的源極電極和漏極電極；在所述源極電極與所述漏極電極之間，從所述指狀電極的一端部延伸到另一端部的柵極電極；經(jīng)由形成于覆蓋在所述柵極電極上的層間絕緣膜的接觸孔，與自所述指狀電極兩端部離開的中央?yún)^(qū)域的所述源極電極和所述漏極電極之間的一個或多個柵極電極連接的一個或多個柵極弓I出電極；覆蓋在所述層間絕緣膜上的鈍化膜；在形成于所述鈍化膜的開口部露出的成為多個所述柵極引出電極的一部分的柵極連接電極、成為所述源極電極的一部分的源極連接電極、成為所述漏極電極的一部分的漏極連接電極；在所述柵極連接電極、所述源極連接電極及所述漏極連接電極上形成的突起電極；所述基板的所述柵極電極分流用基板布線、所述基板源極布線及所述基板漏極布線分別經(jīng)由所述突起電極與所述半導(dǎo)體芯片的所述柵極連接電極、所述源極連接電極及所述漏極連接電極連接。另外，本發(fā)明的半導(dǎo)體裝置具有基板和半導(dǎo)體芯片，該半導(dǎo)體裝置的特征在于，在該基板上形成有柵極電極分流用基板布線、基板源極布線及基板漏極布線；該半導(dǎo)體芯片包括由指狀電極構(gòu)成的源極電極和漏極電極；在所述源極電極與所述漏極電極之間，從所述指狀電極的一端部延伸到另一端部的柵極電極；經(jīng)由形成于覆蓋在所述柵極電極上的層間絕緣膜的接觸孔，與所述柵極電極一端部以及所述源極電極與所述漏極電極之間的柵極電極連接的柵極引出電極；覆蓋在所述層間絕緣膜上的鈍化膜；在形成于所述鈍化膜的開口部露出的成為多個所述柵極引出電極的一部分的柵極連接電極、成為所述源極電極的一部分的源極連接電極、成為所述漏極電極的一部分的漏極連接電極；在所述柵極連接電極、所述源極連接電極及所述漏極連接電極上形成的突起電極；所述基板的所述柵極電極分流用基板布線、所述基板源極布線及所述基板漏極布線分別經(jīng)由所述突起電極與所述半導(dǎo)體芯片的所述柵極連接電極、所述源極連接電極及所述漏極連接電極連接。
并且，本發(fā)明的半導(dǎo)體裝置的特征在于，所述突起電極是在所述半導(dǎo)體芯片的所述各連接電極上形成的金凸塊電極。并且，本發(fā)明的半導(dǎo)體裝置的特征在于，所述金凸塊電極是在所述半導(dǎo)體芯片的各連接電極上通過弓I線接合連接金線并將該金線的前端切斷而形成的。并且，本發(fā)明的半導(dǎo)體裝置的特征在于，所述突起電極是在所述半導(dǎo)體芯片的各連接電極上形成的焊料凸塊電極。并且，本發(fā)明的半導(dǎo)體裝置的特征在于，所述半導(dǎo)體芯片是晶片級芯片尺寸封裝。并且，本發(fā)明的半導(dǎo)體裝置的特征在于，所述基板是球柵陣列基板，在該基板的背面形成有具有焊料凸塊的基板源極背面布線、基板漏極背面布線，該基板源極背面布線和基板漏極背面布線分別經(jīng)由形成于該基板的通孔與該基板表面的所述基板源極電極、所述基板漏極電極連接。并且，本發(fā)明的半導(dǎo)體裝置的特征在于，在所述球柵陣列基板的背面形成有所述柵極電極分流用基板布線，在所述球柵陣列基板的表面形成有經(jīng)由形成于該球柵陣列基板的通孔與該柵極電極分流用基板布線連接的柵極連接用基板電極。并且，本發(fā)明的半導(dǎo)體裝置的特征在于，所述半導(dǎo)體芯片是由功率MOS晶體管及其控制電路、周邊電路構(gòu)成的半導(dǎo)體集成電路，所述功率MOS晶體管具有由所述指狀電極形成的所述源極電極、所述漏極電極等。根據(jù)本發(fā)明的半導(dǎo)體裝置，能夠降低柵極電阻，能夠謀求進(jìn)一步改善功率MOS晶體管的開關(guān)特性。


圖I (A) (C)是本發(fā)明實(shí)施方式的BGA基板的表面結(jié)構(gòu)、背面結(jié)構(gòu)及由半導(dǎo)體芯片和BGA基板構(gòu)成的半導(dǎo)體裝置的剖面圖。圖2 (A)、(B)是本發(fā)明實(shí)施方式的半導(dǎo)體芯片內(nèi)的功率MOS晶體管的俯視圖和主要部分放大剖面圖。圖3 (A) (D)表示在功率MOS晶體管的輸入端子上施加脈沖電壓時的柵極電壓、漏極電壓的響應(yīng)特性。圖4 (A) (C)表示在采用多個本實(shí)施方式的半導(dǎo)體裝置即功率MOS晶體管構(gòu)成并聯(lián)結(jié)構(gòu)時的半導(dǎo)體芯片狀態(tài)下的各功率MOS晶體管的柵極電壓對應(yīng)于脈沖電壓輸入的響應(yīng)特性。圖5 (A) (C)表示在采用多個本實(shí)施方式的半導(dǎo)體裝置即功率MOS晶體管構(gòu)成并聯(lián)結(jié)構(gòu)時的作為半導(dǎo)體裝置的各功率MOS晶體管的柵極電壓對應(yīng)于脈沖電壓輸入的響應(yīng)特性。圖6 (A)、(B)表示在采用多個其他實(shí)施方式的半導(dǎo)體裝置即功率MOS晶體管構(gòu)成并聯(lián)結(jié)構(gòu)時的作為半導(dǎo)體裝置的各功率MOS晶體管的柵極電壓對應(yīng)于脈沖電壓輸入的響應(yīng)特性。附圖標(biāo)記說明I P型阱；2 N-型漂移層；3 N+型源極層；4 N+型漏極層；5柵極絕緣膜；6柵極電極；7層間絕緣膜；8漏極電極；9漏極電極；11柵極引出電極；12鈍化膜；GE1，GE2柵極電極端部；G1，Gil, G12，G2，G21，G22柵極連接電極；GXX，GXl GX5柵極連接電極；SI S5漏極連接電極；D1 D5漏極連接電極；50功率MOS晶體管；100半導(dǎo)體芯片；21基板源極布線；22基板漏極布線；23柵極電極分流用基板布線；21a基板源極背面布線；22a基板漏極背面布線；24焊料凸塊；25突起電極；SHl SH5源極連接用基板電極；DHl DH5漏極連接用基板電極；HG1，HG2，HGX1 HGX5柵極連接用基板電極200 ；BGA基 板；201 BGA基板的表面；202 BGA基板的背面。
具體實(shí)施例方式下面，參照圖I和圖2對本實(shí)施方式的半導(dǎo)體裝置的特征進(jìn)行說明。如圖I (C)所示，本實(shí)施方式的半導(dǎo)體裝置構(gòu)成為，將包括圖2所示功率MOS晶體管50的半導(dǎo)體芯片100經(jīng)由突起電極25連接到圖I所示的球柵陣列(BGA =Ball Grid Array)基板200的表面201。圖I (A)是BGA基板200的表面201的俯視圖。在圖I (A)中，雖形成有由銅(Cu)等構(gòu)成的各種基板布線，但僅表示出說明本實(shí)施方式的半導(dǎo)體裝置所需要的與功率MOS晶體管50直接相關(guān)的基板源極布線21、基板漏極布線22以及柵極電極分流用基板布線23。在各布線上覆蓋有未圖示的保護(hù)膜，而漏極連接用基板電極DHl DH5部分、源極連接用基板電極SHl SH5部分及柵極連接用基板電極HG1，HG2部分上的保護(hù)膜被去除，包括其他所需部分在內(nèi)的各布線的一部分露出。圖I (B)是BGA基板200的背面202的俯視圖。在圖I (B)中，雖也形成有由銅(Cu)等構(gòu)成的各種基板布線，但以同樣的主旨僅表示基板源極背面布線21a和基板漏極背面布線22a?；逶礃O布線21與基板源極背面布線21a、基板漏極布線22與基板漏極背面布線22a經(jīng)由形成于BGA基板200的未圖示的通孔通過導(dǎo)電層被連接。需要說明的是，也可以在BGA基板200的表面201上僅形成柵極連接用基板電極HGl，HG2，在BGA基板200的背面202上形成經(jīng)由形成于BGA基板200的通孔與該柵極連接用基板電極HG1，HG2連接的柵極電極分流用基板布線23。在各背面布線的規(guī)定區(qū)域形成焊料凸塊24。圖2(A)是本實(shí)施方式的半導(dǎo)體裝置所使用的半導(dǎo)體芯片100的俯視圖，僅表示功率MOS晶體管50，而省略了用于說明發(fā)明不需要的控制電路等周邊電路的記載。圖2 (B)是圖2 (A)的A — A線的主要部分放大剖面圖。如圖2 (A)所示，功率MOS晶體管50采用源極電極8與漏極電極9呈指狀配置在彼此的電極間的指狀電極。作為一個例子，在源極電極8的引出部中表示有后面敘述的五個源極連接電極SI S5，在漏極電極9的引出部中表示有五個漏極連接電極Dl D5。各連接電極的個數(shù)可根據(jù)各電極的大小來增減。需要說明的是，從降低導(dǎo)通電阻的觀點(diǎn)來看，功率MOS晶體管50的形狀為如圖2(A)所示，將呈指狀的源極電極8和漏極電極9的長度縮短，在整體上呈橫長的結(jié)構(gòu)比在整體上呈縱長的結(jié)構(gòu)有利。因?yàn)橥ㄟ^使漏極電極9的長度縮短而使漏極電極9的電阻更加減小，有助于功率MOS晶體管50的低導(dǎo)通電阻化。如圖2 (A)所示，柵極電極6在形成為指狀的源極電極8與漏極電極9之間，從指狀電極的一端部GEl向另一端部GE2延伸。如上所述，在將功率MOS晶體管50的形狀構(gòu)成為橫長的情況下，柵極電極6的端部GEl與端部GE2之間的距離比起將功率MOS晶體管50的形狀構(gòu)成為縱長的情況，長出與指之間的角部數(shù)量增加相應(yīng)的長度。圖2 (B)是圖2 (A)的A — A線的主要部分放大剖面圖。在未圖示的P型半導(dǎo)體基板上形成未圖示的N型外延層，該N型外延層通過未圖示的P+型分離層被分離成多個有源區(qū)域。在其中一個有源區(qū)域的N型外延層上形成P型阱層I。在P型阱層I上形成未圖示的P型體層。在P型體層上形成N+型源極層3。 并且，在P型阱層I上形成N —型漂移層2，在該N —型漂移層2上形成N+型漏極層4。在N+型源極層3與N —型漂移層2之間的P型阱層I等上形成柵極絕緣膜5，在該柵極絕緣膜5上形成由硅化物膜等形成的柵極電極6。柵極絕緣膜5、柵極電極6延伸到指狀電極的左右柵極電極6的端部GE1、GE2。形成源極電極8、漏極電極9以及柵極引出電極11，其中，源極電極8由鋁(Al)等形成，經(jīng)由形成于層間絕緣膜7的接觸孔與N+型源極層3連接，漏極電極9與N+型漏極層4連接，柵極引出電極11與柵極電極6的端部GE1、端部GE2連接。另外，根據(jù)需要也形成與指部的柵極電極6的一部分或全部連接的未圖示的柵極引出電極11。在包括柵極引出電極11等的半導(dǎo)體芯片的整個面上形成鈍化膜12，如圖2 (A)所示，從形成于該鈍化膜12的開口，露出作為源極電極8的一部分的源極連接電極SI S5、作為漏極電極9的一部分的漏極連接電極Dl D5、作為柵極引出電極11的一部分的柵極連接電極 Gll，G12，G21，G22。根據(jù)需要，也使與各指部的柵極電極6的一部分或全部連接的柵極引出電極11的未圖示的柵極連接電極GXX露出。在以下說明中，將Gll、G12表示為G1、將G21、G22表示為G2。在多層布線結(jié)構(gòu)的情況下，形成各層的層間絕緣膜和由鋁(Al)等形成的上層布線，該上層布線通過形成于該層間絕緣膜的通孔與下層布線連接。根據(jù)需要，源極連接電極SI S5、漏極連接電極Dl D5、柵極連接電極G1，G2經(jīng)由該通孔被引出到上層布線，在鈍化膜12的開口露出。如圖I (C)所示，圖I (A)所示的BGA基板200的表面201與圖2所示的半導(dǎo)體芯片100經(jīng)由突起電極25連接，由此完成BGA基板200與半導(dǎo)體芯片100 —體化的本實(shí)施方式的半導(dǎo)體裝置。BGA基板200與半導(dǎo)體芯片100 —體化的順序如下。在形成于覆蓋半導(dǎo)體芯片100表面的鈍化膜12上的開口露出的源極連接電極SI S5、漏極連接電極Dl D5、柵極連接電極Gl，G2以及其他必要部分的開口部的布線上，通過引線接合連接金(Au)引線，在該引線接合部分的正上方附近切斷金(Au)引線。由此，在各自的開口部的布線等上形成突起電極25。
在將突起電極25的前端平坦化之后，將源極連接電極SI S5上的突起電極25與BGA基板200的表面201的源極布線連接用基板電極SHl SH5對位連接，將漏極連接電極Dl D5上的突起電極25與漏極布線連接用基板電極DHl DH5對位連接，將柵極連接電極Gl，G2上的突起電極25與柵極布線連接用基板電極HG1，HG2對位連接，由此，BGA基板200與半導(dǎo)體芯片100被一體化。在本實(shí)施方式中，如上所述，經(jīng)由通過金(Au)引線的引線接合而形成的突起電極25，半導(dǎo)體芯片100與BGA基板200連接。取而代之，也可以采用規(guī)定的工序在半導(dǎo)體芯片100的源極連接電極SI S5等上形成焊料凸塊電極等構(gòu)成為晶片級芯片尺寸封裝(WLP Wafer Level Chip Size Package),并經(jīng)由該焊料凸塊電極，使該WLP與BGA基板200的表面201的各布線連接用基板電極連接。也可以不是WLP而是一般的帶焊料凸塊的半導(dǎo)體芯片100。并且，突起電極25也 能夠通過電解鍍金(Au)或化學(xué)鍍金(Au)來形成。涉及本實(shí)施方式的發(fā)明的特征在于，利用在BGA基板200的表面201形成的膜厚厚的由低電阻的銅(Cu)等形成的布線形成柵極電極分流用基板布線23，該柵極電極分流用基板布線23對功率MOS晶體管的柵極電極6的兩端部GE1，GE2上的柵極連接電極Gl和柵極連接電極G2進(jìn)行分流。在圖5中表示有通過本實(shí)施方式的柵極電極分流用基板布線23改善開關(guān)特性的效果。在以下，比較說明通過本實(shí)施方式得到的開關(guān)特性改善效果與圖4所示的不存在柵極電極分流用基板布線23的功率MOS晶體管單體的情況下的開關(guān)特性。在比較兩者之前，參照圖3說明在對具有柵極電阻Rtj和柵極輸入電容C1的功率MOS晶體管50施加脈沖電壓Vp時的柵極電壓Vs、漏極電壓Vd的響應(yīng)特性。圖3 (A)是功率MOS晶體管50的電路圖，圖3 (B)是作為該電路圖的等效電路的由ReC1時間常數(shù)構(gòu)成的電路圖。功率MOS晶體管50的柵極輸入電容C1成為將柵源極間電容Cffi與柵漏極間的反饋電容Cra相加的值。將C1的存儲電荷量設(shè)為q時，在輸入端子Vin上施加脈沖電壓Vp時的柵極電壓\，即在柵極輸入電容C1上施加的電壓成為q/Q = Vp — Rg (dq/dt) = Ve,通過求解該微分方程得到 q = CVp (I —因而，Ve = q/Q = VpCl-并且，用初始值 t = O、q = C1Vp來求解Rdq/dt+q/Q = 0,得出脈沖電壓Vp斷開時的柵極電壓Ve為Ve = VPe_t/EGCi°能夠理解到柵極電壓\不是與脈沖電壓Vp對應(yīng)地呈階梯狀變化，而是按照指數(shù)函數(shù)關(guān)系變化。圖3 (C)表示在施加脈沖電壓Vp時的柵極電壓\的上升、下降的狀態(tài)。即使脈沖電壓Vp導(dǎo)通，柵極電壓\也不能立刻上升，且即使脈沖電壓Vp斷開，柵極電壓\也不能立刻變?yōu)榱?。如圖3 (D)所示，即使柵極電壓\上升，直到超過閾值電壓Vt為止，漏極電壓Vd也不降低。另外，即使柵極電壓\下降，直到下降到閾值電壓Vt以下為止，漏極電壓不上升。柵極電壓Ve的上升時間乘積成比例地變長。因而，為了提高開關(guān)特性，需要降低柵極輸入電容C1并將柵極電阻Rtj盡可能地減小。在圖4和圖5中，通過假設(shè)柵極寬度寬且柵極電極6長的功率MOS晶體管50與并聯(lián)多個小的功率MOS晶體管的結(jié)構(gòu)等效，來分析其開關(guān)特性。小的功率MOS晶體管可以以指為單位或者以多根指為單位。
在圖4 (A)中，作為一個例子表示的是，在沒有將半導(dǎo)體芯片與BGA基板200連接的狀態(tài)下，將功率MOS晶體管50單體作為五個小功率MOS晶體管TRl TR5的集合的情況下的電路圖。對柵極電極端部GEl施加作為輸入電壓Vin的電壓VP。圖4 (B)是其等效電路。RsI R#是各功率MOS晶體管TRl TR5的柵極電阻，RgX是TR5與柵極電極端部GE2之間的電阻。離柵極電極端部GEl最近的第一晶體管TRl的柵極電阻是&1，第三晶體管TR3的柵極電阻是ly+RJ+RJ，第五晶體管TR5的柵極電阻是I^l+RJ+RJ+Rd+R#，從作為信號輸入端子的柵極電極6的端部GEl越趨向相反側(cè)的柵極電極6的端部GE2，各小的晶體管的柵極電阻Re變得越大。其結(jié)果如圖4 (C)所示，離信號輸入端子最近的柵極阻值小的晶體管TRl的柵極電壓\的上升快，離輸入端子最遠(yuǎn)的相反側(cè)的端子GE2附近的柵極阻值大的晶體管TR5的上升時間最長。在晶體管TRl與晶體管TR5之間的晶體管TR2，TR3，TR4從晶體管TRl的上升時間依次接近晶體管TR5的上升時間。這樣，作為這些晶體管的集合體，功率MOS晶體管50的柵極電壓Ve的上升時間被確定。
·
圖5 (A)表示將圖4 (A)所示的功率MOS晶體管50連接到BGA基板200的表面201時的功率MOS晶體管50的電路圖。對于與BGA基板200的表面201的連接部，僅以理解本發(fā)明所需的限度來表示。S卩，僅表示BGA基板200的表面201的柵極電極分流用基板布線23、柵極連接用基板電極HGl，HG2、與該柵極連接用基板電極HGl，HG2連接的柵極連接電極Gl，G2、突起電極25。圖5 (B)是圖5 (A)的功率MOS晶體管50的等效電路。與圖4 (B)的不同點(diǎn)在于，與作為信號輸入端子的柵極電極端部GEl連接的柵極連接電極Gl和與柵極電極端部GE2連接的柵極連接電極G2分別連接在柵極電極分流用基板布線23兩端的柵極連接用基板電極HGl，HG2上，該柵極電極分流用基板布線23形成于BGA基板200的表面201。柵極電極分流用基板布線23由銅(Cu)等的薄膜形成，與使用于半導(dǎo)體芯片100的金屬布線的膜厚小于I U m的薄鋁(Al)等相比，膜厚厚十倍左右，電阻率也比鋁(Al)等小。即，柵極電極分流用基板布線23的薄膜電阻比半導(dǎo)體芯片100的由鋁(Al)等形成的金屬布線小十倍左右以上。因而，離信號輸入端遠(yuǎn)的柵極連接電極G2的電位變得與柵極連接電極Gl的電位幾乎相等。其結(jié)果，TRl的柵極電阻成為RsI和RJ+RJ+Rd+I^+RJ的并聯(lián)電阻，TR2的柵極電阻成為Rcl+R#和RJ+Rd+RA+RJ的并聯(lián)電阻，TR3的柵極電阻成為Rd+RJ+RJ和Rg4+Rg5+RgX的并聯(lián)電阻。TR4的柵極電阻與TR2相同，TR5的柵極電阻是與TRl相同。在將Rel，Rg2, Rg3, Rg4, Rg5, RgX考慮成相同的電阻并設(shè)為R的情況下，TRl, TR5的柵極電阻成為(5/6)R，TR2，TR4的柵極電阻成為(4/3) R，TR3的柵極電阻成為(3/2) R。與此相比，圖4的情況是，TRl的柵極電阻是R，TR2的柵極電阻是2R，TR3的柵極電阻是3R，TR4的柵極電阻是4R，TR5的柵極電阻是5R，即各柵極電阻大，因此本實(shí)施方式的柵極電阻的改善效果顯著。在這樣的情況下，在脈沖電壓Vp被輸入時的柵極電壓Ve的上升、下降特性如圖5(C)所示。因?yàn)門Rl與TR5的柵極阻值幾乎相等，各柵極電壓\的上升、下降變得相等。與圖4的TRl的情況相比，柵極電阻變小為(5/6)R，TRl的柵極電壓\的上升、下降時間相應(yīng)地得到改善。TR5的情況是柵極電阻從圖4的5R降低到(5/6) R，因此其改善度大。TR2的情況是柵極電阻從圖4的2R降低到(4/3) R，TR3的情況是從3R降低到(3/2) R，TR4的情況是從4R降低到(4/3) R，柵極電壓\的上升、下降時間相應(yīng)地得到較大改善。其結(jié)果，對本實(shí)施方式的功率MOS晶體管50輸入脈沖電壓Vp時的柵極電壓Ve的上升、下降特性，比起圖4所示的功率MOS晶體管50單體的情況下的柵極電壓\的上升、下降特性得到較大改善。本實(shí)施方式的特征在于，如上所述，利用在BGA基板200的表面201形成的低電阻的柵極電極分流用基板布線23將柵極連接電極Gl和G2分流，由此較大地改善柵極電壓\的上升、下 降特性。并且，如圖6 (A)的等效電路所示，在與指部的柵極電極6連接的柵極引出電極11的一部分即柵極連接電極GXl GX5部分，也形成突起電極25a，將該突起電極25a與柵極電極分流用基板布線23的一部分即柵極連接用基板電極HGXl HGX5分別連接，其中柵極電極分流用基板布線23形成于BGA基板200的表面201，由此能夠進(jìn)一步改善開關(guān)特性。在這樣的情況下，對于各晶體管TRl TR5，不是經(jīng)由在半導(dǎo)體芯片100中通常使用的薄層電阻40mQ左右的由鋁(Al)等形成的金屬布線，而是經(jīng)由薄層電阻比其低十倍左右的柵極電極分流用基板布線23施加脈沖電壓VP。因而，如圖6 (B)所示，各晶體管表現(xiàn)出相同的被改善了的柵極電壓Ve的上升、下降特性，使功率MOS晶體管50整體的柵極電壓Vs的上升、下降特性也得到較大改善。并且，在這樣的情況下，不是將所有柵極連接電極GXl GX5，而是僅將其中之一與對應(yīng)的一個柵極連接用基板電極HGXl HGX5連接，也具有改善開關(guān)特性的效果。此時，優(yōu)選將GX3與HGX3連接。另外，在本實(shí)施方式中，構(gòu)成功率MOS晶體管的各部MOS晶體管變得平均地工作，因此還產(chǎn)生有利于靜電釋放(ESD Electro Static Discharge)特性的效果。省略圖示的說明，即使是僅將圖6中的TR3的柵極連接電極GX3與柵極連接用基板電極HGX3連接而不存在其他柵極連接電極的方式，開關(guān)特性也被改善。在這樣的情況下，TR3的柵極電阻因由柵極分流用電極23構(gòu)成而變小，TR2和TR4的柵極電阻分別成為RG3、RG4，TRl和TR5的柵極電阻分別成為RG2+RG3、RG4+RG5。將各電阻如上所述設(shè)為相等的R時，TR2和TR4的柵極電阻成為R，TRl和TR5的柵極電阻成為2R。因而，雖然開關(guān)特性不能被改善到相當(dāng)于圖6的方式，但是能夠期待與圖5的方式同等以上的改善效果。雖然TR1、TR5的柵極電阻是2R，變得大于圖5情況下的(5/6)R，但是TR2、TR4的柵極電阻是R，小于圖5情況下的(4/3)R，TR3的柵極電阻是比圖5情況下的(3/2 )R低十倍左右。在這樣的情況下，如果進(jìn)一步將柵極連接電極Gl，G2中的任一個與對應(yīng)的柵極連接用基板電極HG1，HG2中的任一個連接，則開關(guān)特性的改善效果好。另外，例如，將柵極連接電極GXl與柵極連接用基板電極HGXl連接，將離柵極連接電極GXl遠(yuǎn)的一側(cè)的柵極連接電極G2與柵極連接用基板電極HG2連接，而離柵極連接電極GXl近的一側(cè)的柵極連接電極Gl不與柵極連接用基板電極HGl連接的方式也具有改善開關(guān)特性的效果。需要說明的是，在本實(shí)施方式中，說明了半導(dǎo)體芯片100與BGA基板連接的半導(dǎo)體裝置，但是，顯然也適用于不伴有凸塊電極的一般的基板。
權(quán)利要求
1.一種半導(dǎo)體裝置，其特征在于，具有基板和半導(dǎo)體芯片； 在該基板上形成有柵極電極分流用基板布線、基板源極布線及基板漏極布線； 該半導(dǎo)體芯片包括 由指狀電極構(gòu)成的源極電極和漏極電極； 在所述源極電極與所述漏極電極之間，從所述指狀電極的一端部延伸到另一端部的柵極電極； 經(jīng)由形成于覆蓋在所述柵極電極上的層間絕緣膜的接觸孔與所述柵極電極的兩端部連接的兩個柵極引出電極； 覆蓋在所述層間絕緣膜上的鈍化膜； 在形成于所述鈍化膜的開口部露出的所述柵極引出電極的一部分即柵極連接電極、所 述源極電極的一部分即源極連接電極、所述漏極電極的一部分即漏極連接電極； 在所述柵極連接電極、所述源極連接電極及所述漏極連接電極上形成的突起電極；所述基板的所述柵極電極分流用基板布線、所述基板源極布線及所述基板漏極布線分別經(jīng)由所述突起電極與所述半導(dǎo)體芯片的所述柵極連接電極、所述源極連接電極及所述漏極連接電極連接。
2.—種半導(dǎo)體裝置，其特征在于，具有基板和半導(dǎo)體芯片； 在該基板上形成有柵極電極分流用基板布線、基板源極布線及基板漏極布線； 該半導(dǎo)體芯片包括 由指狀電極構(gòu)成的源極電極和漏極電極； 在所述源極電極與所述漏極電極之間，從所述指狀電極的一端部延伸到另一端部的柵極電極； 經(jīng)由形成于覆蓋在所述柵極電極上的層間絕緣膜的接觸孔，與所述柵極電極的兩端部以及所述源極電極與所述漏極電極之間的多個柵極電極連接的多個柵極引出電極； 覆蓋在所述層間絕緣膜上的鈍化膜； 在形成于所述鈍化膜的開口部露出的成為多個所述柵極引出電極的一部分的柵極連接電極、成為所述源極電極的一部分的源極連接電極、成為所述漏極電極的一部分的漏極連接電極； 在所述柵極連接電極、所述源極連接電極及所述漏極連接電極上形成的突起電極；所述基板的所述柵極電極分流用基板布線、所述基板源極布線及所述基板漏極布線分別經(jīng)由所述突起電極與所述半導(dǎo)體芯片的所述柵極連接電極、所述源極連接電極及所述漏極連接電極連接。
3.一種半導(dǎo)體裝置，其特征在于，具有基板和半導(dǎo)體芯片； 在該基板上形成有柵極電極分流用基板布線、基板源極布線及基板漏極布線； 該半導(dǎo)體芯片包括 由指狀電極構(gòu)成的源極電極和漏極電極； 在所述源極電極與所述漏極電極之間，從所述指狀電極的一端部延伸到另一端部的柵極電極； 經(jīng)由形成于覆蓋在所述柵極電極上的層間絕緣膜的接觸孔，與自所述指狀電極兩端部離開的中央?yún)^(qū)域的所述源極電極和所述漏極電極之間的一個或多個柵極電極連接的一個或多個柵極引出電極； 覆蓋在所述層間絕緣膜上的鈍化膜； 在形成于所述鈍化膜的開口部露出的成為多個所述柵極引出電極的一部分的柵極連接電極、成為所述源極電極的一部分的源極連接電極、成為所述漏極電極的一部分的漏極連接電極； 在所述柵極連接電極、所述源極連接電極及所述漏極連接電極上形成的突起電極； 所述基板的所述柵極電極分流用基板布線、所述基板源極布線及所述基板漏極布線分別經(jīng)由所述突起電極與所述半導(dǎo)體芯片的所述柵極連接電極、所述源極連接電極及所述漏極連接電極連接。
4.一種半導(dǎo)體裝置，其特征在于，具有基板和半導(dǎo)體芯片； 在該基板上形成有柵極電極分流用基板布線、基板源極布線及基板漏極布線； 該半導(dǎo)體芯片包括 由指狀電極構(gòu)成的源極電極和漏極電極； 在所述源極電極與所述漏極電極之間，從所述指狀電極的一端部延伸到另一端部的柵極電極； 經(jīng)由形成于覆蓋在所述柵極電極上的層間絕緣膜的接觸孔，與所述柵極電極一端部以及所述源極電極與所述漏極電極之間的柵極電極連接的柵極引出電極； 覆蓋在所述層間絕緣膜上的鈍化膜； 在形成于所述鈍化膜的開口部露出的成為多個所述柵極引出電極的一部分的柵極連接電極、成為所述源極電極的一部分的源極連接電極、成為所述漏極電極的一部分的漏極連接電極； 在所述柵極連接電極、所述源極連接電極及所述漏極連接電極上形成的突起電極； 所述基板的所述柵極電極分流用基板布線、所述基板源極布線及所述基板漏極布線分別經(jīng)由所述突起電極與所述半導(dǎo)體芯片的所述柵極連接電極、所述源極連接電極及所述漏極連接電極連接。
5.如權(quán)利要求I至4中任一項(xiàng)所述的半導(dǎo)體裝置，其特征在于，所述突起電極是在所述半導(dǎo)體芯片的各連接電極上形成的金凸塊電極。
6.如權(quán)利要求5所述的半導(dǎo)體裝置，其特征在于，所述金凸塊電極是在所述半導(dǎo)體芯片的各連接電極上通過弓I線接合連接金線并將該金線的前端切斷而形成的。
7.如權(quán)利要求I至4中任一項(xiàng)所述的半導(dǎo)體裝置，其特征在于，所述突起電極是在所述半導(dǎo)體芯片的各連接電極上形成的焊料凸塊電極。
8.如權(quán)利要求5所述的半導(dǎo)體裝置，其特征在于，所述半導(dǎo)體芯片是晶片級芯片尺寸封裝。
9.如權(quán)利要求I至4中任一項(xiàng)所述的半導(dǎo)體裝置，其特征在于，所述基板是球柵陣列基板，在該基板的背面形成有具有焊料凸塊的基板源極背面布線、基板漏極背面布線，該基板源極背面布線和基板漏極背面布線分別經(jīng)由形成于該基板的通孔與該基板表面的所述基板源極電極、所述基板漏極電極連接。
10.如權(quán)利要求9所述的半導(dǎo)體裝置，其特征在于，在所述球柵陣列基板的背面形成有所述柵極電極分流用基板布線，在所述球柵陣列基板的表面形成有經(jīng)由形成于該球柵陣列基板的通孔與該柵極電極分流用基板布線連接的柵極連接用基板電極。
11.如權(quán)利要求I至4中任一項(xiàng)所述的半導(dǎo)體裝置，其特征在于，所述半導(dǎo)體芯片是由功率MOS晶體管及其控制電路、周邊電路構(gòu)成的半導(dǎo)體集成電路，所述功率MOS晶體管具有由所述指狀電極形成的所述源極電極、所述漏極電極等。
全文摘要
一種半導(dǎo)體裝置，其為高效率功率MOS晶體管，比現(xiàn)有技術(shù)進(jìn)一步改善了具有低導(dǎo)通電阻特性的功率MOS晶體管的開關(guān)特性。半導(dǎo)體芯片(100)具有柵極電極(6)，其在由指狀電極構(gòu)成的源極電極(8)與漏極電極(9)之間從指狀電極的一端部(GE1)延伸到另一端部(GE2)；柵極引出電極，其經(jīng)由形成于層間絕緣膜(7)的接觸孔分別與柵極電極的端部(GE1，GE2)連接；鈍化膜(12)，其覆蓋在所述層間絕緣膜上；柵極連接電極(G1，G2)，其成為所述柵極引出電極的一部分，在該鈍化膜的開口部露出；突起電極(25)，其形成于該柵極連接電極。該半導(dǎo)體芯片(100)經(jīng)由該突起電極與形成于BGA基板(200)的表面(201)的電阻低的柵極電極分流用基板布線(23)連接。
文檔編號H01L29/423GK102800703SQ201210161920
公開日2012年11月28日 申請日期2012年5月23日 優(yōu)先權(quán)日2011年5月23日
發(fā)明者橋本史則 申請人:半導(dǎo)體元件工業(yè)有限責(zé)任公司