專利名稱：半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
(相關(guān)申請引用)本申請基于2011年6月8日提交的日本專利申請No. 2011-128541，并且要求上述申請的優(yōu)先權(quán)，通過引用其整體將其公開內(nèi)容合并于此。本發(fā)明涉及一種半導(dǎo)體器件。更具體地，涉及一種其中具有相同功能的多個半導(dǎo)體芯片，例如存儲器件，被堆疊在一起的半導(dǎo)體器件。
背景技術(shù)：
專利文獻(xiàn)I示出了一種半導(dǎo)體器件，其中多個半導(dǎo)體芯片堆疊在一起并且通過穿透電極互連，并且其包括焊盤120。在多個半導(dǎo)體芯片堆疊在一起之前的階段，焊盤用于測試每個半導(dǎo)體芯片。 [專利文獻(xiàn)I]日本專利特開公布No. JP2009-10390A,其對應(yīng)于美國專利申請公布No.US2009/001367o

發(fā)明內(nèi)容
通過本發(fā)明給出下面的分析。在由堆疊在一起的多個半導(dǎo)體芯片組成的堆疊的半導(dǎo)體器件中，存在這樣一種由多個不同種類的半導(dǎo)體芯片一個在另一個上面堆疊而構(gòu)成的半導(dǎo)體器件。這種器件的示例是存儲器系統(tǒng)，在存儲器系統(tǒng)中由多個堆疊在一起的存儲芯片構(gòu)成的堆疊的存儲芯片組件堆疊在不同種類的半導(dǎo)體芯片上，例如存儲控制器芯片上。在制造這種類型的堆疊的存儲器系統(tǒng)時，堆疊的存儲芯片部分和存儲器控制器部分可能由不同的制造廠商來制備。在這種情況下，堆疊的存儲芯片部分和存儲器控制器部分需要分開制備并且進(jìn)行測試來看這些部分是否是處于良好狀況。然后將這兩個部分裝配在一起。這樣導(dǎo)致提高了最終產(chǎn)品的可靠性。然而，如果形成在堆疊的存儲芯片組件中用于互連堆疊的存儲芯片部分和存儲控制器的凸塊電極被直接接觸，也就是說，測試器探針直接應(yīng)用到凸塊電極上，那么諸如探針劃痕的擦傷可能會留在凸塊電極上。當(dāng)為了連接而使堆疊的存儲芯片部分和存儲器控制器部分堆疊在一起時，這種擦傷會引起連接失敗。由此，可以設(shè)想在沒有直接接觸凸塊電極的情況下測試堆疊的存儲芯片部分。也就是說，可以考慮如下方法，在該方法中，如專利文獻(xiàn)I中所公開的，在測試預(yù)堆疊存儲器芯片(晶圓測試)中使用的測試焊盤被連接到凸塊電極，并且在該方法中，在存儲器芯片堆疊在一起之后，接觸該測試焊盤用于測試。然而，在這種情況下，可能引起測試焊盤的焊盤電容疊加在凸塊電極的引腳電容上的問題。在本發(fā)明公開的一方面，提供了一種器件，包括半導(dǎo)體襯底，穿透半導(dǎo)體襯底的第一穿透電極，第一測試焊盤，和耦合在第一穿透電極和第一測試焊盤之間的第一三態(tài)緩沖器。第一三態(tài)緩沖器在其控制端子上接收緩沖器控制信號。該器件進(jìn)一步包括為第一三態(tài)緩沖器提供緩沖器控制信號的緩沖器控制電路。在本發(fā)明公開的另一方面中，提供了這樣一種器件，其包括第一半導(dǎo)體芯片和與第一半導(dǎo)體芯片堆疊的第二半導(dǎo)體芯片。第一半導(dǎo)體芯片包括包含彼此相對的第一和第二主表面的第一半導(dǎo)體襯底；穿透第一半導(dǎo)體襯底的第一穿透電極；形成在第一半導(dǎo)體襯底的第一主表面一側(cè)上并且電連接到第一穿透電極的第一端子；形成在第一半導(dǎo)體襯底的第二主表面一側(cè)上并且電連接到第一穿透電極的第二端子；形成在第一半導(dǎo)體襯底的第一主表面一側(cè)上的第一測試焊盤；第一三態(tài)緩沖器，形成在第一半導(dǎo)體襯底的第一主表面一側(cè)上，耦合在第一穿透電極和第一測試焊盤之間，并且在其控制端上接收第一緩沖器控制信號；和向三態(tài)緩沖器提供第一緩沖器控制信號的第一緩沖器控制電路。另一方面，第二半導(dǎo)體芯片與第一半導(dǎo)體芯片堆疊，并且包括包含彼此相對的第三和第四主表面的第二半導(dǎo)體襯底，形成在第二半導(dǎo)體襯底的第三主表面一側(cè)上并且電連接到第一半導(dǎo)體芯片的第二端子的第三端子。


圖I是用于示出根據(jù)本公開的示例性實(shí)施例I的半導(dǎo)體器件的整體結(jié)構(gòu)的示意橫截面圖。圖2是用于示出示例性實(shí)施例I的互連結(jié)構(gòu)的框圖。圖3是用于示出示例性實(shí)施例I中將堆疊的存儲器芯片部分和存儲器控制器部分組合在一起來制備半導(dǎo)體器件10的工藝的工藝圖。圖4是示出示例性實(shí)施例I中的半導(dǎo)體芯片的框圖。圖5是示出示例性實(shí)施例I中多個半導(dǎo)體芯片堆疊在一起的狀態(tài)的框圖。圖6是示例性實(shí)施例I的改進(jìn)的半導(dǎo)體芯片的框圖。圖7是示出示例性實(shí)施例I的改進(jìn)中多個半導(dǎo)體芯片堆疊在一起的狀態(tài)的框圖。圖8是示例性實(shí)施例2中的半導(dǎo)體芯片的框圖。圖9是示出示例性實(shí)施例2中多個半導(dǎo)體芯片堆疊在一起的狀態(tài)的框圖。圖10是用于示出示例性實(shí)施例3中的互連結(jié)構(gòu)的框圖。圖11是示出示例性實(shí)施例4中的多個半導(dǎo)體芯片堆疊在一起的狀態(tài)的框圖。圖12是示出對于每個示例性實(shí)施例的半導(dǎo)體器件的印刷線路板的示例實(shí)施的橫截面圖。圖13是示出對于每個示例性實(shí)施例的半導(dǎo)體器件的印刷線路板的另一示例實(shí)施的橫截面圖。
具體實(shí)施例方式[示例性實(shí)施例I]圖I描繪了用于示出根據(jù)本公開的示例性實(shí)施例I的半導(dǎo)體器件10的整體結(jié)構(gòu)的示意橫截面圖。參考圖1，本示例性實(shí)施例的半導(dǎo)體器件10包括四個存儲器件21至24和單個存儲控制器30，所有這些堆疊在一起。存儲器件21至24以及存儲控制器30每個都是使用硅襯底的單芯片半導(dǎo)體器件。存儲器件21至24具有相同的電路結(jié)構(gòu)。在本示例性實(shí)施例中，這些都是僅僅非限制性的通用DRAM芯片。因此，存取方法是由相關(guān)標(biāo)準(zhǔn)規(guī)定。注意，這些通用DRAM指的是包含所謂前端部分和所謂后端部分的這種DRAM。前端部分包括經(jīng)由外部端子與外部對接的電路。后端部分包括多個存儲單元陣列和存取這些存儲單元陣列的電路。僅通過說明的方式，DDR3 (雙倍數(shù)據(jù)速率3) SDRAM (同步動態(tài)隨機(jī)存取存儲器)屬于通用DRAM。存儲器件21至24的每個都包括多個穿過硅襯底以電互連垂直相鄰芯片的穿透電極TSV (穿透硅通孔)。存儲控制器30還包括多個穿透電極TSV，用于電連接到提供在內(nèi)插器40的前表面41上的布線。堆疊在內(nèi)插器(interposer)40上的存儲控制器30和存儲器件21至24，被封裝樹脂50覆蓋，以物理保護(hù)這些芯片。內(nèi)插器40是樹脂的電路襯底，在其背表面42上形成多個外部端子(焊球)SB。內(nèi)插器的后表面42是與前表面41相對的第二表面。內(nèi)插器40不僅保證其整體內(nèi)的半導(dǎo)體 器件10的機(jī)械強(qiáng)度，而且用作再布線襯底以增強(qiáng)電極間距。簡而言之，形成在內(nèi)插器40的前表面41上的電極通過穿孔電極被引向背表面42，通過提供在背表面42上的再布線層來擴(kuò)大外部端子SB的間距。也就是，以比穿透電極TSV的間距更寬的間距形成外部端子SB。外部端子SB的數(shù)目僅僅是說明性的，并且在實(shí)際應(yīng)用中，外部端子SB的數(shù)目大得多。圖2是用于示出本示例性實(shí)施例的半導(dǎo)體器件10的互連結(jié)構(gòu)的框圖。參考圖2，四個存儲器件21至24共同連接到存儲控制器30。具體地，提供在存儲控制器30中的時鐘端子30a、地址端子30b、命令端子30c和數(shù)據(jù)端子30d，分別連接到提供在存儲器件21至24中的時鐘端子20a、地址端子20b、命令端子20c和數(shù)據(jù)端子20d。因此，從存儲控制器30輸出的外部時鐘信號CLK、地址信號ADD和命令CMD，共同傳遞到四個存儲器件21至24。另一方面，從存儲器件21至24輸出的讀出數(shù)據(jù)DQ在公共數(shù)據(jù)總線上被傳遞到存儲控制器30。相反，從存儲控制器30輸出的寫入數(shù)據(jù)DQ在公共數(shù)據(jù)總線上被傳遞到四個存儲器件21至24。在本示例性實(shí)施例中，每個芯片提供128個數(shù)據(jù)端子，使得可以同時傳送128位讀出數(shù)據(jù)或?qū)懭霐?shù)據(jù)。通過芯片選擇信號確定存儲器件21至24中的哪個被存儲控制器30選擇。只要利用為每個存儲器件21至24提供的互連將芯片選擇信號傳遞到存儲器件21至24就足夠了。另一方面，如果芯片選擇信號在公共互連上被傳遞到存儲器件21至24，則只要將芯片地址分配給存儲器件21至24的每一個，并且選擇其芯片地址與芯片選擇信號相符的那個存儲器件就足夠了。圖3描繪了用于說明示例性實(shí)施例I中通過組合堆疊的存儲器芯片部分IOa和存儲控制部分IOb制造半導(dǎo)體器件10的工藝的工藝圖。在制造半導(dǎo)體器件10時,具有相同電路結(jié)構(gòu)的存儲器件21至24放置在一起作為堆疊的存儲器芯片部分10a，經(jīng)受高級位置匹配(advance position matching),如圖3的堆疊的存儲芯片IOa所示。然后,對于由此一個堆疊在另一個上方的存儲器件21至24，通過測試確認(rèn)存儲器件21至24按規(guī)則工作。那么對于存儲控制器30和內(nèi)插器41來說,堆疊的存儲芯片部分IOa是標(biāo)準(zhǔn)統(tǒng)一的。在圖3中，僅存儲控制器30裝配到內(nèi)插器40，以完成存儲控制部分10b。然后，利用關(guān)于存儲控制部分IOb的凸塊電極BE2位置匹配的堆疊的存儲器芯片部IOa的凸塊電極BE1，堆疊的存儲器芯片部分IOa和存儲控制部分IOb裝配在一起。然后產(chǎn)生的產(chǎn)品用封裝樹脂50密封，以完成圖I的半導(dǎo)體器件10。然而，可能可以在半導(dǎo)體器件10的整體制造完成之前，通過其自身僅僅測試堆疊的存儲器芯片部10a。在這種情況下，可以使用任何合適的可選工藝，由堆疊的存儲器芯片部分10a、存儲控制器30和內(nèi)插器40制造完整的半導(dǎo)體器件10。在示例性實(shí)施例I中，堆疊的存儲器芯片部IOa被首先裝配，然后通過測試來檢查堆疊的存儲器芯片部分IOa的存儲器件21至24操作正常。除了堆疊的存儲器芯片部分IOa之外，存儲控制器部IOb與堆疊的存儲器芯片部分IOa裝配，以完成半導(dǎo)體器件10。因此，在最后裝配階段發(fā)現(xiàn)堆疊的存儲器芯片部IOa有缺陷的概率相當(dāng)?shù)?。結(jié)果，可以高可靠性地制造半導(dǎo)體器件10。在僅測試作為半成品的堆疊的存儲器芯片部分IOa時，測試期間探測凸塊電極BEl是個問題。因?yàn)槎询B的存儲器芯片部IOa還沒有提供外部端子SB，認(rèn)為有必要通過例如用于測試的測試設(shè)備來探測凸塊電極。然而，形成在堆疊的存儲器芯片部分IOa表面上的凸塊電極BEl的間距比外部端 子SB的間距窄。這些端子證明是半導(dǎo)體器件10的最終外部端子。凸塊電極BEl的尺寸也更小。由此，如果例如通過測試設(shè)備直接探測凸塊電極BE1，那么通過探測造成的如探針劃痕的擦傷就會留在凸塊電極上。在為了連接而將存儲器芯片部分IOa堆疊在存儲控制器30上時，這種擦傷有造成連接失敗的風(fēng)險。還可以考慮不直接接觸凸塊電極來測試堆疊的存儲芯片部分。在這種情況下，可以使用直接連接到凸塊電極的測試焊盤。那么堆疊的存儲芯片部分就可以由測試設(shè)備不通過凸塊電極而通過測試焊盤進(jìn)行測試。然而，如果測試焊盤直接連接到凸塊電極，則凸塊電極的負(fù)載電容就會增加。然而，凸塊電極負(fù)載電容的這種增加，對于高速操作來說是不期望的，而高速操作對于完成的半導(dǎo)體器件10和在實(shí)際應(yīng)用中會是所期待的。由此，在示例性實(shí)施例I中，測試焊盤和凸塊電極通過測試緩沖器彼此連接，并且可以測試堆疊的存儲器芯片部10a，因?yàn)橥箟K電極的負(fù)載電容僅增加到最小的可能值。不必從外部直接探測凸塊電極?，F(xiàn)在將詳細(xì)描述具體電路構(gòu)造。圖4描繪了示出示例性實(shí)施例I中半導(dǎo)體芯片內(nèi)部的框圖。圖5描繪了示出半導(dǎo)體芯片裝配形成堆疊的存儲器芯片部IOa的框圖。如已經(jīng)陳述的，半導(dǎo)體芯片是具有相同電路構(gòu)造的存儲器件21至24中的任意一個。每個存儲器件21至24包括輸入/輸出電路60、存取控制電路71和存儲單元陣列72，如圖4所示。響應(yīng)于經(jīng)由輸入/輸出電路60從外部傳遞的命令，存取控制電路71控制存儲單元陣列72的寫入和讀出操作。輸入/輸出電路包括輸入電路61和輸出電路62，并且接收從外部傳遞的命令信號、地址信號、時鐘信號和寫入數(shù)據(jù)。輸入/輸出電路60將接收的信號和數(shù)據(jù)傳遞到存取控制電路71。輸入/輸出電路60還接收從存取控制電路71傳遞的讀出數(shù)據(jù)，以將接收數(shù)據(jù)輸出到外部。在正常操作期間，凸塊電極ΒΡ_0至BP_N，N為不小于2的整數(shù)，操作為存儲器件21至24的外部端子，與外部(例如，存儲控制器)交換信號。也就是，存儲器件21至24基于從外部經(jīng)由這些凸塊電極傳遞的信號工作，同時經(jīng)由這些凸塊電極向外部輸出信號。在凸塊電極ΒΡ_0至BP_N中，有時鐘端子20a、地址端子20b、命令端子20c和數(shù)據(jù)端子20d，例如圖2中示出的。除了凸塊電極ΒΡ_0至BP_N之外，還有凸塊電極BP_RSTB，其用作復(fù)位信號的輸入端子。參考圖5，這些凸塊電極ΒΡ_0至BP_N和BP_RSTB，通過穿過堆疊的存儲器件21至24的穿透電極TSV_0至TSV_N和TSV_RSTB，共同連接到存儲器件21至24。測試焊盤PAD_0至PAD_N用作存儲器件的外部端子，以在測試操作期間與外部(例如，測試設(shè)備)交換信號。也就是，存儲器件21，當(dāng)存儲器件裝配形成堆疊的存儲器芯片部IOa時它的測試焊盤PAD_0至PAD_N暴露于外部(見圖5)，在測試操作期間，基于經(jīng)由這些測試焊盤從外部提供的信號工作。存儲器件還經(jīng)由這些凸塊電極向外部輸出信號。注意，存儲器件22至24每個都具有與存儲器件21相同的電路構(gòu)造，因此擁有測試焊盤PAD_0至PAD_N。然而，測試焊盤PAD_0至PAD_N以及測試焊盤PAD_SETB和PAD_RSTB對實(shí)際工作基本沒有幫助。多個測試緩沖器TD_0至TD_N連接在測試焊盤PAD_0至PAD_N與凸塊電極ΒΡ_0至BP_N和輸入/輸出電路60之間的節(jié)點(diǎn)之間。取決于相關(guān)的凸塊電極是輸入端子(或輸出端子)還是輸入輸出端子，測試緩沖器可以是輸入緩沖器或輸出緩沖器，如圖4的TD_0，或者是包含輸入緩沖器和輸出緩沖器的雙向緩沖器，如TD_N。在下面的說明中，僅僅為了說明，測試緩沖器假定為輸入緩沖器。測試緩沖器TD_0至TD_N是三態(tài)緩沖器，取決于提供給自身控制端子的緩沖器控制信號的邏輯電平，被控制為激活狀態(tài)或非激活狀態(tài)(Hi-z)。具體 地，當(dāng)測試緩沖器處于激活狀態(tài)時，該測試緩沖器擔(dān)任電連接穿透電極和測試焊盤的角色，并且當(dāng)測試緩沖器處于非激活狀態(tài)時，穿透電極與測試焊盤電斷開。具體地，在正常操作期間，測試緩沖器處于非激活狀態(tài)。在測試操作期間，堆疊的存儲器芯片部IOa的最低層上的存儲芯片21的具有暴露于外部的測試焊盤的測試緩沖器，被控制為激活狀態(tài)，而其余存儲器件22至24的測試緩沖器被控制為非激活狀態(tài)。圖4的緩沖控制器BC向測試緩沖器TD_0至TD_N傳遞控制信號。在示例性實(shí)施例I中，置位復(fù)位觸發(fā)電路被用作緩沖控制器BC，該置位復(fù)位觸發(fā)電路具有置位端子和復(fù)位端子作為兩個輸入端子以及一個輸出端子。緩沖控制器BC的輸出端子共同連接到測試緩沖器TD_0至TD_N的控制端子。緩沖控制器BC的置位端子S連接到測試焊盤PAD_SEB，同時經(jīng)由電阻器上拉連接到電源電位VDD。緩沖控制器BC的復(fù)位端子R連接到測試焊盤PAD_RSTB。注意，在示例性實(shí)施例I中，分別提供給測試焊盤PAD_SETB和測試焊盤PAD_RSTB的置位信號SETB和復(fù)位信號RSTB都是低激活的。也就是，低電平是激活電平，高電平是非激活電平。因此，緩沖控制器BC的置位端子S (測試焊盤PAD_SETB)和復(fù)位端子R (測試焊盤PAD_RSTB)都翻轉(zhuǎn)輸入信號。參考圖5，凸塊電極ΒΡ_0至BP_N分別連接到穿透電極TSV_0至TSV_N。測試焊盤PAD_0至PAD_N也分別經(jīng)由測試緩沖器TD_0至TD_N連接到穿透電極TSV_0至TSV_N。測試焊盤PAD_RSTB連接到穿透電極TSV_RSTB。穿透電極TSV_0至TSV_N和TSV_RSTB將相關(guān)聯(lián)的凸塊電極連接到背側(cè)凸塊電極，該背側(cè)凸塊電極提供在其間具有襯底的對準(zhǔn)位置(registering location)。存儲器件 21 至 24 的穿透電極 TSV_0 至 TSV_N 和 TSV_RSTB 以對準(zhǔn)關(guān)系彼此連接。在圖5中，上面帶有測試焊盤PAD_0至PAD_N的存儲器件21至24的表面代表前面，與前面相對的表面是背面。注意，存儲器件21至2的前面是半導(dǎo)體襯底中其上帶有電路元件的一側(cè)。另一方面，背面是半導(dǎo)體襯底中其上沒有攜帶電路元件的一側(cè)。如圖5所示，示例性實(shí)施例I中的堆疊的存儲器芯片部IOa是所謂的面向下型堆疊的芯片部分，其中存儲器件21至24前面向下堆疊。
(示例性實(shí)施例I的操作正常操作)現(xiàn)在將參考圖4和5描述示例性實(shí)施例I的操作。首先，將說明在完成存儲器件21至24作為圖I所示的半導(dǎo)體器件10之后的正常操作。在這種狀態(tài)下，存儲器件21至24的凸塊電極ΒΡ_0至BP_N和BP_RSTB連接到存儲控制器30或外部端子SB。存儲器件21至24的測試焊盤PAD_0至PAD_N、PAD_SETB和PAD_RSTB處于未連接狀態(tài)。當(dāng)復(fù)位信號傳遞到存儲器件21至24的凸塊電極BP_RSTB時，存儲器件21至24的緩沖控制器BC復(fù)位。存儲器件21至24的測試緩沖器TD_0至TD_N被置位為非激活狀態(tài)，作為默認(rèn)狀態(tài)。從此時起，存儲器件經(jīng)由穿透電極TSV_0至TSV_N和TSV_RSTB與存儲 控制器30或外部端子SB交換信號，作為半導(dǎo)體器件10工作。(示例性實(shí)施例I的操作測試單個存儲器件)在晶圓或芯塊狀態(tài)，其中堆疊的存儲器芯片部分IOa的存儲器件21至24還沒有裝配成堆疊的存儲器芯片部分10a，可以利用測試焊盤PAD_0至PAD_N、PAD_SETB或PAD_RSTB測試每個單個存儲器件。對于進(jìn)行測試的存儲器件21至24，測試焊盤PAD_0至PAD_N、PAD_SETB和PAD_RSTB連接到測試設(shè)備。由于對單個存儲器件進(jìn)行測試，所以凸塊電極ΒΡ_0至BP_N和BP_RSTB處于非連接狀態(tài)。首先，在測試狀態(tài)下存儲器件21至24的每一個的緩沖控制器BC經(jīng)由測試狀態(tài)下的存儲器件的測試焊盤PAD_SETB接收來自外部(例如，測試設(shè)備)的激活電平(低電平)置位信號SETB。響應(yīng)于激活電平置位信號，緩沖控制器BC將緩沖器控制信號置位成激活狀態(tài)(高電平)。由于測試狀態(tài)下的存儲器件的測試緩沖器TD_0至TD_N接收激活電平(高電平)的緩沖器控制信號，并且在電平上激活，所以測試狀態(tài)下的存儲器件的測試焊盤PAD_0至PAD_N電連接到輸入/輸出電路60。在這種狀態(tài)下，可以測試每個單個的存儲器件。(示例性實(shí)施例I的操作測試堆疊的存儲器芯片部分IOa)參考圖4和5，將說明示例性實(shí)施例I中堆疊的存儲器芯片部分IOa的測試操作。在測試堆疊的存儲器芯片部分IOa時，經(jīng)由其測試焊盤暴露于外部的存儲器件21的測試焊盤與外部測試設(shè)備交換信號。在存儲器件22至24中，經(jīng)由穿透電極TSV_0至TSV_N和TSV_RSTB與外部測試設(shè)備交換信號。最初，存儲器件21的緩沖控制器BC經(jīng)由它的測試焊盤PAD_SETB從外部接收激活電平(低電平)置位信號SETB。緩沖控制器BC響應(yīng)于激活電平置位信號SETB將緩沖器控制信號設(shè)置為激活狀態(tài)(高電平)。由于存儲器件21的測試緩沖器TD_0至TD_N接收在激活電平(高電平)下的緩沖器控制信號并且在電平上激活，其測試焊盤PAD_0至PAD_N電連接至穿透電極TSV_0至TSV_N。注意，存儲器件22至24的測試焊盤PAD_SETB沒有連接至例如外部測試設(shè)備并且保持在上拉狀態(tài)。因此，測試焊盤保持在非激活電平(高電平)。存儲器件22至24的測試緩沖器TD_0至TD_N由此被保持在非激活狀態(tài)。利用存儲器件21的測試焊盤PAD_0至PAD_N，進(jìn)入/輸出所希望的測試信號。結(jié)果，經(jīng)由測試焊盤PAD_0至PAD_N和穿透電極TSV_0至TSV_N在存儲器件21的輸入/輸出電路60和外部測試設(shè)備之間交換信號。經(jīng)由凸塊電極ΒΡ_0至BP_N和穿透電極TSV_0至TSV_N給存儲器件22至24供應(yīng)所希望的測試信號。通過這種方式，可以測試堆疊的存儲器芯片部分IOa而不探測凸塊電極。在測試結(jié)束之后，從存儲器件21的復(fù)位測試焊盤PAD_RSTB傳遞激活電平復(fù)位信號，使存儲器件21的測試緩沖器停用，以電斷開測試緩沖器與穿透電極。通過這樣做，在正常工作期間，測試焊盤的電容沒有疊加在凸塊電極的電容上。也就是，在測試堆疊的存儲器芯片部分IOa時，激活了堆疊的存儲器件21至24之中其測試焊盤PAD_0至PAD_N和PAD_RSTB暴露于外部的存儲器件21的測試緩沖器TD_0至TD_N。通過激活存儲器件21的測試緩沖器，測試焊盤和凸塊電極互連，從而允許通過測試焊盤進(jìn)行測試。注意，存儲器件21的凸塊電極ΒΡ_0至BP_N還經(jīng)由穿透電極TSV_0至TSV_N連接到其它存儲器件22至24的凸塊電極ΒΡ_0至BP_N。由此，通過存儲器件21的測試焊盤PAD_0至PAD_N和測試緩沖器TD_0至TD_N，可以測試存儲器件22至24。(示例性實(shí)施例I的改進(jìn))圖6描繪了示出根據(jù)示例性實(shí)施例I的改進(jìn)的半導(dǎo)體芯片內(nèi)部的框圖。圖7是基于堆疊多個圖6中示出的半導(dǎo)體芯片獲得的堆疊的存儲器芯片部分IOa的框圖?，F(xiàn)在將僅說明圖6和7中示出的本改進(jìn)的構(gòu)造和操作與示例性實(shí)施例I的不同點(diǎn)。圖6和7的本改進(jìn)的構(gòu)造和操作與示例性實(shí)施例I基本相同的部分，用相同的附圖標(biāo)記指示，并且省略多 余的說明。參考圖6，除了置位復(fù)位觸發(fā)電路Fl之外，示例性實(shí)施例I的改進(jìn)的緩沖控制器BC還包括與(AND)電路Al。在圖6中，置位復(fù)位觸發(fā)電路Fl與圖4中示出的示例性實(shí)施例I的緩沖控制器BC整體上基本相似。在圖6中示出的示例性實(shí)施例I的改進(jìn)中，AND電路Al使置位復(fù)位觸發(fā)電路Fl的輸出端子和從凸塊電極BP_TEST進(jìn)入的測試進(jìn)入信號進(jìn)行AND運(yùn)算。AND電路Al的輸出信號成為本改進(jìn)的緩沖控制器BC的輸出信號。凸塊電極BP_TEST連接至輸入焊盤PAD_TEST也用于測試進(jìn)入信號。參考圖7，當(dāng)裝配堆疊的存儲器芯片部分IOa時，用于測試進(jìn)入信號的凸塊電極BP_TEST,像其他的凸塊電極ΒΡ_0至BP_N和BP_RSTB —樣，通過穿透電極TSV_RSTB共同連接至用于堆疊的存儲器件21至24的測試進(jìn)入信號的凸塊電極BP_TEST。凸塊電極BP_TEST還連接至輸入焊盤PAD_TEST用于存儲器件21至24的測試進(jìn)入信號。然而，只有暴露在堆疊的存儲器芯片部IOa表面上的存儲器件21的焊盤PAD_TEST用于傳遞測試進(jìn)入信號。如果一旦完成了堆疊的存儲器芯片部分10a，用于存儲器件22至24的測試進(jìn)入信號的輸入焊盤PAD_TEST就不用于傳遞測試進(jìn)入信號?，F(xiàn)在，將說明圖6和7中所示的示例性實(shí)施例的改進(jìn)的操作。在本改進(jìn)中，不僅來自存儲器件21的測試焊盤PAD_SETB的激活電平置位信號SETB由外部測試設(shè)備提供，而且用于存儲器件21的測試進(jìn)入信號的輸入焊盤PAD_TEST繼續(xù)保持在激活電平(高電平)以允許激活測試緩沖器TD_0至TD_N。在正常操作期間，測試進(jìn)入信號TEST被固定在非激活電平或低電平以防止在正常操作期間出現(xiàn)測試緩沖器TD_0至TD_N的誤激活。[示例性實(shí)施例2]圖8是示出示例性實(shí)施例2中的半導(dǎo)體芯片內(nèi)部的框圖。圖9描繪了示出圖8的半導(dǎo)體芯片被裝配到堆疊的半導(dǎo)體芯片部分IOa的情形的狀態(tài)的框圖。本示例性實(shí)施例的的構(gòu)造和操作與示例性實(shí)施例I相同的部分由相同的附圖標(biāo)記表示，并且省去了多余的說明。在圖8中所示的示例性實(shí)施例2中，通過連接至凸塊電極BP_TEST和焊盤PAD_TEST的TEST信號、預(yù)先存在的測試進(jìn)入信號，以及連接至凸塊電極BP_CS0B和焊盤PAD_CS0B芯片選擇信號CS0B、一部分命令信號來進(jìn)入測試操作模式。區(qū)別于示例性實(shí)施例1，不必提供用于測試堆疊的存儲器芯片部分IOa的額外的測試焊盤PAD_SETB。示例性實(shí)施例2的緩沖控制器BC包括置位復(fù)位觸發(fā)電路Fl、F2，AND電路A1、A2和或(OR)電路01。參考圖9，芯片選擇信號CSOB至CS3B，用于選擇存儲器件21至24的標(biāo)識信號，與其他信號不同，不是通過與存儲器件21至24共用的穿透電極傳遞的。代替地，耦合至存儲器件21至24的芯片選擇信號CSOB至CS3B具有偏移進(jìn)行連接。也就是說，連接芯片選擇信號的穿透電極TSV_CS0至TSV_CS3，沒有連接至提供在與其間具有襯底的凸塊電極對準(zhǔn)的位置的反面凸塊電極，而是連接至在偏離的位置提供的反面凸塊電極。當(dāng)完成堆疊的存儲器芯片部分IOa時，存儲器件21至24的穿透電極TSV_CS0至TSV_CS3螺旋形連接凸塊電極。(堆疊的存儲器芯片部分10的測試操作)如同示例性實(shí)施例I 一樣，從存儲器件21的測試焊盤(PAD_0至PAD_N、PAD_TEST、PAD_CS0B、PAD_RSTB)，開始對于堆疊的存儲器芯片部分IOa的測試操作。為了進(jìn)入測試模式，使用PAD_TEST、PAD_CS0B和PAD_RSTB。注意，在堆疊的存儲器芯片部分IOa的測試期 間，必須使PAD_CS1B至PAD_CS3B保持在非激活電平(高電平)。從存儲器件21的測試焊盤PAD_TEST提供激活電平(高電平)的測試信號。這允許通過置位復(fù)位觸發(fā)電路Fl控制存儲器件21的緩沖器控制信號。從存儲器件21的測試焊盤PAD_RSTB傳遞激活電平(低電平)復(fù)位信號RSTB。復(fù)位信號RSTB經(jīng)由凸塊電極BP_RSTB和穿透電極連接至存儲器件21至24。因此，存儲器件21至24的置位復(fù)位觸發(fā)電路F1、F2被復(fù)位(F1、F2的輸出為低)。將激活電平(低電平)芯片選擇信號CSOB提供給存儲器件21的測試焊盤PAD_CSOB。此時，存儲器件21的測試焊盤PAD_CS1B至PAD_CS3B被保持在非激活電平(高電平)。在存儲器件21中，OR電路01的輸出變低以置位存儲器件21的置位復(fù)位觸發(fā)電路Fl。結(jié)果，激活了從AND電路Al輸出的緩沖器控制信號(高電平)，以激活測試緩沖器TD_0至TD_N。這使得測試焊盤PAD_0至PAD_N連接至相關(guān)聯(lián)的穿透電極TSV_0至TSV_N。在存儲器件22至24中，AND電路A2的輸出變低以置位置位復(fù)位觸發(fā)電路F2，置位復(fù)位觸發(fā)電路F2然后輸出高電平。OR電路01的輸出則變高。變成緩沖控制器BC的輸出信號的AND電路Al的輸出信號變低，以提供非激活電平。由于測試緩沖器TD_0至TD_N停用，測試焊盤PAD_0至PAD_N保持與相關(guān)聯(lián)的穿透電極TSV_0至TSV_N電斷開。在這種狀態(tài)下，所希望的測試信號經(jīng)由存儲器件21的測試焊盤PAD_0至PAD_N輸入/輸出。由此可以在不探測凸塊電極的情況下測試堆疊的存儲器芯片部分10a。在測試堆疊的存儲器芯片部分IOa結(jié)束之后，從存儲器件21的測試焊盤PAD_RSTB傳遞激活電平(低電平)復(fù)位信號RSTB。通過缺省設(shè)置，存儲器件21至24的置位復(fù)位觸發(fā)電路FI、F2被復(fù)位，相應(yīng)的輸出變低。然后測試結(jié)束。(正常操作)在堆疊的存儲器芯片部分IOa裝配有存儲控制器30和內(nèi)插器40以提供半導(dǎo)體器件10之后，沒有從諸如PAD_TEST的測試焊盤傳遞激活電平(高電平)測試信號。由此可以將測試緩沖器TD_0至TD_N —直設(shè)置在非激活狀態(tài)，而不取決于置位復(fù)位觸發(fā)電路F2的狀態(tài)。(示例性實(shí)施例2的有利效果)
在示例性實(shí)施例2中，可以利用芯片選擇信號CSOB至CS3B設(shè)置堆疊的存儲器芯片部分IOa的測試模式，而不需要提供堆疊的存儲器芯片部分IOa的專用測試焊盤(PAD_SETB),由此增加了示例性實(shí)施例I的有利效果。[示例性實(shí)施例3]圖10描繪了用于示出圖2中所示的半導(dǎo)體器件10的示例性實(shí)施例3的互連結(jié)構(gòu)的框圖。在圖10所示的示例性實(shí)施例3中，存儲器件21a至24a中每個都具有四個通道(通道O至通道3)并且逐通道地共同連接至存儲控制器30x。存儲器件21a至24a的每一個逐通道地都包括時鐘端子20a、地址端子20b、命令端子20c和數(shù)據(jù)端子20d，這些端子逐通道地分別連接至存儲控制器30的時鐘端子30a、地址端子30b、命令端子30c和數(shù)據(jù)端子30d。
在具有關(guān)于示例性實(shí)施例I說明的上述構(gòu)造、單元的半導(dǎo)體器件、其改進(jìn)和示例性實(shí)施例2中，如圖4、6和8中所示，可以逐通道地提供諸如緩沖控制器BC。代替逐通道地提供緩沖控制器BC，可以為存儲器件21a至24a每個提供與四個通道共用的緩沖控制器。[示例性實(shí)施例4]圖11描繪了示出示例性實(shí)施例4的堆疊的存儲器芯片部分IOa的框圖。將僅說明圖11與圖5中所示的示例性實(shí)施例I的不同點(diǎn)。與圖5相同的部件由相同的附圖標(biāo)記指示并且省去了相應(yīng)的說明。在圖11所示的示例性實(shí)施例4中，穿透電極提供在存儲器件21至23中，而不是提供在最上面的存儲器件24b中。存儲器件21至23和24b是面朝下型，也就是說，帶有測試焊盤PAD至PAD_N的面向下進(jìn)行堆疊，也就是，半導(dǎo)體襯底中帶有電路元件的面向下。因此，在最上面的存儲器件24b中不必提供穿透電極。省略了在最上層中提供穿透電極的工藝。然而，除了凸塊電極沒有連接至穿透電極之外，本示例性實(shí)施例的內(nèi)部構(gòu)造與圖4中所示的內(nèi)部構(gòu)造基本相同。當(dāng)然，單個的存儲器件的測試和由存儲器件組成的堆疊的存儲器芯片部分IOa的測試以與示例性實(shí)施例I相同的方式進(jìn)行。圖12示出了根據(jù)示例性實(shí)施例I至4中任一個的半導(dǎo)體器件10的示例實(shí)施。為了附圖簡明起見沒有示出測試焊盤、測試緩沖器和緩沖控制器。在本示例實(shí)施中，存儲器件是通用存儲器(DRAM)。半導(dǎo)體器件10提供在控制通用DRAM的存儲控制器45上。DRAM 21至24 (24b)每個的時鐘端子、命令端子、地址端子和數(shù)據(jù)端子共同連接并且連接至存儲控制器45的相關(guān)聯(lián)的端子。在封裝襯底40上實(shí)施控制器45并且用樹脂封裝整個部件以完成多芯片模塊。模塊可以實(shí)現(xiàn)為布線襯底80上的母板連同其他半導(dǎo)體芯片，如MPU或CPU，或電子部件。注意，封裝襯底40可以由絕緣體和絕緣體表面或內(nèi)部中的導(dǎo)電材料形成，因此可以稱為布線襯底。由此可以與作為母板的布線襯底80類似。圖13示出了根據(jù)示例性實(shí)施例I至4的半導(dǎo)體器件10的另一示例實(shí)施。為了附圖簡明起見省略了測試焊盤、測試緩沖器和緩沖控制器。在本示例實(shí)施中，半導(dǎo)體器件10的存儲器件是核心存儲器并且省略了與存儲控制器的對接部分。接口芯片60作為接口的角色。在上面堆疊了堆疊的存儲器芯片10的封裝襯底60上實(shí)現(xiàn)接口芯片60。在作為母板的印刷布線襯底80上實(shí)施模塊和存儲控制器70。注意，存儲控制器45、70的功能可以由微處理器/微控制器本身擁有?？梢栽诓徊迦敕庋b襯底40的情況下在布線襯底80上實(shí)施存儲控制器45和/或接口芯片60。在上述的示例性實(shí)施例中，在堆疊的存儲器芯片部分IOa上實(shí)施的存儲器件的數(shù)量為四。然而，在堆疊的存儲器芯片部分IOa上實(shí)施的存儲器件的數(shù)量可以任意選擇。盡管在上述的示例性實(shí)施例中，堆疊的半導(dǎo)體芯片是存儲器件，但半導(dǎo)體芯片當(dāng)然可以是不同于存儲器件的部件。上述專利文獻(xiàn)I的公開通過引用合并于此?；诎l(fā)明的基本技術(shù)構(gòu)思， 在本發(fā)明整個公開的范圍內(nèi)，包含權(quán)利要求，可以修改或調(diào)整具體的示例性實(shí)施例或示例。另外，可以在權(quán)利要求的上下文內(nèi)進(jìn)行本文公開的元件的各種組合或選擇。因此根據(jù)本發(fā)明的整個公開，包含權(quán)利要求，和本發(fā)明的技術(shù)構(gòu)思，本發(fā)明可以涵蓋對本領(lǐng)域技術(shù)人員而言可以出現(xiàn)的廣泛的改進(jìn)或修正。
權(quán)利要求
1.一種器件，包括 半導(dǎo)體襯底； 第一穿透電極，所述的第一穿透電極穿透所述半導(dǎo)體襯底； 第一測試焊盤； 第一三態(tài)緩沖器，所述第一三態(tài)緩沖器耦合在所述第一穿透電極和所述第一測試焊盤之間并且在其控制端子上接收緩沖器控制信號；以及 緩沖器控制電路，所述緩沖器控制電路為所述第一三態(tài)緩沖器提供所述緩沖器控制信號。
2.如權(quán)利要求I所述的器件，進(jìn)一步包括第二測試焊盤，所述第二測試焊盤耦合至所述緩沖器控制電路，并且其中所述緩沖器控制電路被構(gòu)造為響應(yīng)于經(jīng)由所述第二測試焊盤從外部提供的第一信號而產(chǎn)生所述緩沖器控制信號。
3.如權(quán)利要求2所述的器件，進(jìn)一步包括第三測試焊盤，所述第三測試焊盤耦合至所述緩沖器控制電路，并且其中所述緩沖器控制電路被構(gòu)造為響應(yīng)于經(jīng)由所述第三測試焊盤從外部提供的復(fù)位信號而停止產(chǎn)生所述緩沖器控制信號。
4.如權(quán)利要求3所述的器件，進(jìn)一步包括第二穿透電極，所述第二穿透電極穿透所述半導(dǎo)體襯底，并且其中所述第三測試焊盤耦合至所述第二穿透電極。
5.如權(quán)利要求I所述的器件，進(jìn)一步包括 多個第二穿透電極，所述多個第二穿透電極的每一個都穿透所述半導(dǎo)體襯底， 多個第二測試焊盤，以及 多個第二三態(tài)緩沖器，所述多個第二三態(tài)緩沖器的每一個都耦合在所述第二穿透電極的相應(yīng)一個和所述第二測試焊盤的相應(yīng)一個之間，所述第二三態(tài)緩沖器在其控制端子處接收所述緩沖器控制信號。
6.如權(quán)利要求I所述的器件，其中當(dāng)所述器件處于測試操作時，所述第一三態(tài)緩沖器將所述第一測試焊盤連接至所述第一穿透電極，并且當(dāng)所述器件處于正常操作時，所述第一三態(tài)緩沖器將所述第一測試焊盤從所述第一穿透電極斷開。
7.一種器件，包括 第一半導(dǎo)體芯片，所述第一半導(dǎo)體芯片包括 第一半導(dǎo)體襯底，所述第一半導(dǎo)體襯底包含彼此相對的第一主表面和第二主表面， 第一穿透電極，所述第一穿透電極穿透所述第一半導(dǎo)體襯底， 第一端子，所述第一端子形成在所述第一半導(dǎo)體襯底的所述第一主表面一側(cè)上并且電連接到所述第一穿透電極， 第二端子，所述第二端子形成在所述第一半導(dǎo)體襯底的所述第二主表面一側(cè)上并且電連接到所述第一穿透電極， 第一測試焊盤，所述第一測試焊盤形成在所述第一半導(dǎo)體襯底的所述第一主表面一側(cè)上， 第一三態(tài)緩沖器，所述第一三態(tài)緩沖器形成在所述第一半導(dǎo)體襯底的所述第一主表面一側(cè)上，耦合在所述第一穿透電極和所述第一測試焊盤之間，并且在其控制端子上接收第一緩沖器控制信號；以及 第一緩沖器控制電路，所述第一緩沖器控制電路向所述三態(tài)緩沖器提供所述第一緩沖器控制信號，以及 第二半導(dǎo)體芯片，所述第二半導(dǎo)體芯片與所述第一半導(dǎo)體芯片堆疊并且包括 第二半導(dǎo)體襯底，所述第二半導(dǎo)體襯底包含彼此相對的第三主表面和第四主表面， 第三端子，所述第三端子形成在所述第二半導(dǎo)體襯底的所述第三主表面一側(cè)上并且電連接到所述第一半導(dǎo)體芯片的所述第二端子。
8.如權(quán)利要求7所述的器件，其中所述第一半導(dǎo)體芯片進(jìn)一步包括第二測試焊盤，所述第二測試焊盤形成在所述第一半導(dǎo)體襯底的所述第一主表面一側(cè)上，耦合至所述第一緩沖器控制電路，并且其中所述第一緩沖器控制電路被構(gòu)造為響應(yīng)于經(jīng)由所述第二測試焊盤從外部提供的第一信號而產(chǎn)生所述第一緩沖器控制信號。
9.如權(quán)利要求8所述的器件，其中所述第一半導(dǎo)體芯片進(jìn)一步包括第三測試焊盤，所述第三測試焊盤形成在所述第一半導(dǎo)體襯底的所述第一主表面一側(cè)上，耦合至所述第一緩沖器控制電路，并且其中所述第一緩沖器控制電路被構(gòu)造為響應(yīng)于經(jīng)由所述第三測試焊盤從外部提供的復(fù)位信號而停止產(chǎn)生所述第一緩沖器控制信號。
10.如權(quán)利要求9所述的器件，其中所述第一半導(dǎo)體芯片進(jìn)一步包括 第三穿透電極，所述第三穿透電極穿透所述第一半導(dǎo)體襯底并且電連接至所述第三測試焊盤，以及 第四端子，所述第四端子形成在所述第一半導(dǎo)體襯底的所述第二主表面一側(cè)上并且電連接至所述第三穿透電極，并且 所述第二半導(dǎo)體芯片進(jìn)一步包括 第四測試焊盤，所述第四測試焊盤形成在所述第二半導(dǎo)體襯底的所述第三主表面一側(cè)上， 第五端子，所述第五端子形成在所述第二半導(dǎo)體襯底的所述第三主表面一側(cè)上并且電連接至所述第一半導(dǎo)體芯片的所述第四端子， 第二三態(tài)緩沖器，所述第二三態(tài)緩沖器形成在所述第二半導(dǎo)體襯底的所述第三主表面一側(cè)上，耦合在所述第三端子和所述第四測試焊盤之間，并且在其控制端子上接收第二緩沖器控制信號；以及 第二緩沖器控制電路，所述第二緩沖器控制電路向所述第二三態(tài)緩沖器提供所述第二緩沖器控制信號，所述第二緩沖器控制電路被耦合至所述第五端子并且被構(gòu)造為響應(yīng)于經(jīng)由所述第五端子提供的復(fù)位信號而停止產(chǎn)生所述第二緩沖器控制信號。
11.如權(quán)利要求7所述的器件，其中所述第一半導(dǎo)體芯片進(jìn)一步包括 多個第二穿透電極，所述多個第二穿透電極的每一個都穿透所述第一半導(dǎo)體襯底，多個第四端子，所述多個第四端子的每一個都形成在所述第一半導(dǎo)體襯底的所述第一主表面一側(cè)上并且電連接至所述第二穿透電極的相應(yīng)一個， 多個第五端子，所述多個第五端子的每一個都形成在所述第一半導(dǎo)體襯底的所述第二主表面一側(cè)上并且電連接至所述第二穿透電極的相應(yīng)一個， 多個第二測試焊盤，所述多個第二測試焊盤的每一個都形成在所述第一半導(dǎo)體襯底的所述第一主表面一側(cè)上，以及 多個第二三態(tài)緩沖器，所述多個第二三態(tài)緩沖器的每一個都形成在所述第一半導(dǎo)體襯底的所述第一主表面一側(cè)上，耦合在所述第二穿透電極的相應(yīng)一個和所述第二測試焊盤的相應(yīng)一個之間，所述第二三態(tài)緩沖器在其控制端子上接收所述第一緩沖器控制信號；并且 所述第二半導(dǎo)體芯片進(jìn)一步包括 多個第六端子，所述多個第六端子的每一個都形成在所述第二半導(dǎo)體襯底的所述第三主表面的一側(cè)上并且電連接至所述第一半導(dǎo)體芯片的所述第五端子。
12.如權(quán)利要求7所述的器件，其中當(dāng)所述器件處于測試操作時，所述第一半導(dǎo)體芯片的所述第一三態(tài)緩沖器將所述第一測試焊盤連接至所述第一穿透電極，并且當(dāng)所述器件處于正常操作時，所述第一半導(dǎo)體芯片的所述第一三態(tài)緩沖器將所述第一測試焊盤從所述第一穿透電極斷開。
13.如權(quán)利要求7所述的器件，其中所述第一半導(dǎo)體芯片進(jìn)一步包括 第一電子電路，所述第一電子電路實(shí)現(xiàn)電路操作，以及 第一輸入緩沖器，所述第一輸入緩沖器耦合在所述第一穿透電極和所述第一電子電路之間，并且 所述第二半導(dǎo)體芯片進(jìn)一步包括 第二電子電路，所述第二電子電路實(shí)現(xiàn)電路操作，以及 第二輸入緩沖器，所述第二輸入緩沖器耦合在所述第三端子和所述第二電子電路之間。
14.如權(quán)利要求7所述的器件，其中所述第二半導(dǎo)體芯片進(jìn)一步包括 第二穿透電極，所述第二穿透電極穿透所述第二半導(dǎo)體襯底并且電連接至所述第三端子，以及 第四端子，所述第四端子形成在所述第二半導(dǎo)體襯底的所述第四主表面一側(cè)上并且電連接至所述第二穿透電極，并且 所述器件進(jìn)一步包括第三半導(dǎo)體芯片，所述第三半導(dǎo)體芯片與所述第一半導(dǎo)體芯片和所述第二半導(dǎo)體芯片堆疊，以使得所述第二半導(dǎo)體芯片夾在所述第一半導(dǎo)體芯片和所述第三半導(dǎo)體芯片之間，所述第三半導(dǎo)體芯片包括 第三半導(dǎo)體襯底，所述第三半導(dǎo)體襯底包括彼此相對的第五主表面和第六主表面，以及 第五端子，所述第五端子形成在所述第三半導(dǎo)體襯底的所述第五主表面的一側(cè)上并且電連接至所述第二半導(dǎo)體芯片的所述第四端子。
15.一種器件，包括 第一半導(dǎo)體芯片，所述第一半導(dǎo)體芯片包括 第一半導(dǎo)體襯底，所述第一半導(dǎo)體襯底包含彼此相對的第一主表面和第二主表面， 第一存儲器電路，所述第一存儲器電路形成在所述第一半導(dǎo)體襯底的所述第一主表面一側(cè)上， 第一穿透電極，所述第一穿透電極穿透所述第一半導(dǎo)體襯底， 第一端子，所述第一端子形成在所述第一半導(dǎo)體襯底的所述第一主表面一側(cè)上并且電連接至所述第一存儲器電路和所述第一穿透電極， 第二端子，所述第二端子形成在所述第一半導(dǎo)體襯底的所述第二主表面一側(cè)上并且電連接至所述第一穿透電極， 第一測試焊盤，所述第一測試焊盤形成在所述第一半導(dǎo)體襯底的所述第一主表面一側(cè)上， 第一三態(tài)緩沖器，所述第一三態(tài)緩沖器形成在所述第一半導(dǎo)體襯底的所述第一主表面一側(cè)上，耦合在所述第一穿透電極和所述第一測試焊盤之間，并且在其控制端子上接收第一緩沖器控制信號；以及 第一緩沖器控制電路，所述第一緩沖器控制電路向所述三態(tài)緩沖器提供所述第一緩沖器控制信號，以及 第二半導(dǎo)體芯片，所述第二半導(dǎo)體芯片與所述第一半導(dǎo)體芯片堆疊以形成芯片堆疊結(jié)構(gòu)，并且所述第二半導(dǎo)體芯片包括 第二半導(dǎo)體襯底，所述第二半導(dǎo)體襯底包含彼此相對的第三主表面和第四主表面， 第二存儲器電路，所述第二存儲器電路形成在所述第二半導(dǎo)體襯底的所述第三主表面一側(cè)上，以及 第三端子，所述第三端子形成在所述第二半導(dǎo)體襯底的所述第三主表面一側(cè)上并且電連接至所述第二存儲器電路，所述第三端子電連接至所述第一半導(dǎo)體芯片的所述第二端子，以及 控制器芯片，所述控制器芯片耦合至所述芯片堆疊結(jié)構(gòu)以在所述第一存儲器電路和所述第二存儲器電路的每一個上進(jìn)行數(shù)據(jù)讀/寫操作。
16.如權(quán)利要求15所述的器件，進(jìn)一步包括布線板，所述控制器芯片被安裝在所述布線板上方，并且所述芯片堆疊結(jié)構(gòu)被安裝在所述控制器芯片上方。
17.如權(quán)利要求16所述的器件，進(jìn)一步包括絕緣材料，所述絕緣材料形成在所述布線板上以封裝所述控制器芯片和所述芯片堆疊結(jié)構(gòu)。
18.如權(quán)利要求15所述的器件，進(jìn)一步包括接口芯片和第一布線板和第二布線板，所述接口芯片插入在所述控制器芯片和所述芯片堆疊結(jié)構(gòu)之間以控制所述芯片堆疊結(jié)構(gòu)在所述控制器芯片的控制之下，所述接口芯片被安裝在所述第一布線板上方，所述芯片堆疊結(jié)構(gòu)被安裝在所述接口芯片上方，所述第一布線板被安裝在所述第二布線板上方，并且所述控制器芯片被安裝在所述第二布線板上方。
19.如權(quán)利要求18所述的器件，進(jìn)一步包括絕緣材料，所述絕緣材料形成在所述第一布線板上以封裝所述接口芯片和所述芯片堆疊結(jié)構(gòu)。
20.如權(quán)利要求15所述的器件，其中所述第一半導(dǎo)體芯片進(jìn)一步包括第二測試焊盤，所述第二測試焊盤形成在所述第一半導(dǎo)體襯底的所述第一主表面一側(cè)上，耦合至所述第一緩沖器控制電路，并且其中所述第一緩沖器控制電路被構(gòu)造為響應(yīng)于經(jīng)由所述第二測試焊盤從外部提供的第一信號而產(chǎn)生所述第一緩沖器控制信號。
全文摘要
本發(fā)明涉及一種半導(dǎo)體器件。一種器件，包括半導(dǎo)體襯底；穿透半導(dǎo)體襯底的第一穿透電極；第一測試焊盤；和耦合在第一穿透電極和第一測試焊盤之間的第一三態(tài)緩沖器。第一三態(tài)緩沖器在其控制端子上接收緩沖器控制信號。該器件進(jìn)一步包括為第一三態(tài)緩沖器提供緩沖器控制信號的緩沖器控制電路。
文檔編號H01L25/065GK102820283SQ20121018912
公開日2012年12月12日 申請日期2012年6月8日 優(yōu)先權(quán)日2011年6月8日
發(fā)明者石川透 申請人:爾必達(dá)存儲器株式會社