專利名稱：單層多晶非易失性存儲器單元的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種 用于非易失性存儲器陣列的存儲器單元結(jié)構(gòu)。
背景技術(shù)：
與標(biāo)準(zhǔn)邏輯CMOS器件的制造相比，具有堆疊式浮置柵極配置的高密度非易失性存儲器單元的制造需要額外的處理步驟。因此，用于非易失性存儲器單元的制造工藝通常落后于可用于邏輯CMOS器件制造的領(lǐng)先工藝技術(shù)。例如，2010年領(lǐng)先的邏輯CMOS工藝已經(jīng)是28nm工藝水平，然而，用于嵌入在CMOS中的高密度非易失性存儲器的最先進(jìn)工藝技術(shù)仍基于90nm工藝。通過摒棄堆疊式柵極配置，可以使用標(biāo)準(zhǔn)CMOS工藝來制造低密度非易失性存儲器陣列，而無需任何附加工藝步驟。例如，這可通過將耦合電容器、檢測晶體管(sensingtransistor)和隧道電容器(tunnelling capacitor)置于在共用浮置柵電極以下的半導(dǎo)體襯底中限定的不同有源區(qū)來實現(xiàn)。這種單元結(jié)構(gòu)在美國專利第7，671，401號中作了描述，并在圖I中給予示出。圖I中，23代表編程晶體管(programming transistor), 21代表存取晶體管(access transistor),以及22代表控制電容器。然而，這種低密度非易失性存儲器單元具有與較常規(guī)的高密度非易失性存儲器單元相比各存儲器單元占用面積大的缺陷。這是因為必須確保存儲器單元的有源區(qū)在襯底中充分隔開，以避免單元的組成部件之間相互影響。這甚至對于利用更先進(jìn)的工藝技術(shù)的具有共用浮置柵電極的非易失性存儲器而言，也是事實。例如，具有共用浮置柵電極的非易失性存儲器(NOVeA)可由Synopsys供應(yīng),它使用65nm工藝技術(shù)來制造,但估計表明，這些器件仍需要約 40 μ m2/位的面積。參見 Rosenberg, John ,Embedded Flash on Standard CMOSLogic Enables Security for Deep Submicron Designs，，;Virage Logic s. I. ；GovernmentMicrocircuit Applications Critical Technology Conference,2009。此外，由于因夫倫克爾-普爾(Frenkel-Poole)導(dǎo)電機(jī)制而致使浮置電極產(chǎn)生電荷損失，從而對使用深亞微米CMOS技術(shù)而無附加工藝步驟制成非易失性存儲器單元的一般性追求受到阻礙。這種電荷損失是由在柵堆疊層上使用非化學(xué)計量的電介質(zhì)層以提供刻蝕停止層并控制機(jī)械應(yīng)力從而增強(qiáng)CMOS溝道的遷移率而引起的。當(dāng)柵堆疊高度和間隔寬度減小時，該電荷損失加劇。由于單個耦合電容器的較大的相對周長，所以換做低密度存儲器單元結(jié)構(gòu)會增加由夫倫克爾-普爾導(dǎo)電機(jī)制而導(dǎo)致的電荷損失的可能性。因此，期待著能完全使用標(biāo)準(zhǔn)CMOS處理步驟來制造的較高密度的非易失性存儲器單元。這將允許非易失性存儲器單元接入領(lǐng)先的CMOS工藝技術(shù)，并因此利用了由改進(jìn)后的工藝技術(shù)所提供的更小尺寸、更高速度和更低功耗的好處。此外，需要解決在納米尺度的非易失性存儲器單元中由夫倫克爾-普爾導(dǎo)電機(jī)制而導(dǎo)致的電荷損失。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的第一方面，提供一種非易失性存儲器單元，包括半導(dǎo)體襯底；耦合電容器，其位于半導(dǎo)體襯底的第一有源區(qū)中；以及檢測晶體管和隧道電容器，均位于半導(dǎo)體襯底的共享的第二有源區(qū)處，隧道電容器與檢測晶體管的柵極并聯(lián)配置；其中，耦合電容器、檢測晶體管和隧道電容器共享一個共用的浮置柵電極，并且檢測晶體管包括源極區(qū)和漏極區(qū)，它們被配置為使得隧道電容器由浮置柵電極與檢測晶體管的源極區(qū)之間的重疊區(qū)域來限定。該非易失性存儲器單元優(yōu)選還包括柵極電介質(zhì)層，其位于浮置柵電極與半導(dǎo)體襯底之間。優(yōu)選地，耦合電容 器由浮置柵電極與第一有源區(qū)的第一摻雜阱之間的重疊區(qū)域來限定，該耦合電容器在所有側(cè)面上與淺溝槽隔離區(qū)鄰接。該非易失性存儲器單元優(yōu)選還包括半導(dǎo)體襯底的第三有源區(qū)，其支持用于字線的接觸塊，第三有源區(qū)位于第一有源區(qū)的第一摻雜阱中，但下降至半導(dǎo)體襯底中的第一深度，并通過淺溝槽隔離區(qū)與第一有源區(qū)分隔開，其中，第一深度小于第一有源區(qū)的第一摻雜阱深度，且第三有源區(qū)通過第一有源區(qū)的第一摻雜阱的在第一深度以下延伸的那部分電學(xué)連接至耦合電容器。優(yōu)選地，檢測晶體管的源極區(qū)是共享的第二有源區(qū)的第二摻雜阱，并且在該單元的平面內(nèi)，第二摻雜阱的面積顯著大于浮置柵電極與第二摻雜阱之間的重疊區(qū)域的面積。優(yōu)選地，檢測晶體管的漏極區(qū)是輕摻雜漏極區(qū)。優(yōu)選地，檢測晶體管的漏極耦合至用于位線的接觸塊，以及檢測晶體管的源極耦合至用于源極線的接觸塊。該非易失性存儲器單元優(yōu)選還包括控制晶體管，其被限定在半導(dǎo)體襯底的第四有源區(qū)中，控制晶體管被配置為在用于位線的接觸塊與檢測晶體管之間與檢測晶體管串聯(lián)，其中，控制晶體管的柵極與共用浮置柵電極電學(xué)隔離。優(yōu)選地，通過對控制晶體管的柵極處的電壓進(jìn)行操縱，控制晶體管可操作性地將檢測晶體管與用于位線的接觸塊隔離。合適地，半導(dǎo)體襯底是P型襯底，以及浮置柵電極是η型摻雜導(dǎo)體。合適地，第一摻雜阱是η型阱。合適地，第二摻雜阱是η型阱。合適地，檢測晶體管是η溝道器件，以及隧道電容器是η型MOS電容器。優(yōu)選地，耦合電容器的電容顯著大于隧道電容器和檢測晶體管的柵極電容的總電容。優(yōu)選地，耦合電容器的電容比隧道電容器和檢測晶體管的柵極電容的總電容大10倍以上。優(yōu)選地，浮置柵電極為多晶硅。優(yōu)選地，浮置柵電極基本上被刻蝕停止層覆蓋。優(yōu)選地，該單元包括保護(hù)層，其介于浮置柵極與刻蝕停止層之間，用于抑制浮置柵極與刻蝕停止層之間的導(dǎo)電。優(yōu)選地，保護(hù)層是硅化物保護(hù)層。優(yōu)選地，該單元通過下述制造工藝形成，通過該制造工藝，第一形式的離子注入可用于對阱的注入，并借助于第一形式的離子注入來增強(qiáng)第一和第二摻雜阱中的摻雜濃度。根據(jù)本發(fā)明的第二方面，提供了一種非易失性存儲器陣列，包括多個根據(jù)本發(fā)明的第一方面配置的非易失性存儲器單元，其中，借助于字線和位線的網(wǎng)，各非易失性存儲器單元可被唯一尋址。根據(jù)本發(fā)明的第三方面，提供了一種非易失性存儲器單元，包括耦合電容器、檢測晶體管和隧道電容器，均位于半導(dǎo)體襯底上，隧道電容器與檢測晶體管的柵極并聯(lián)配置，并且耦合電容器、檢測晶體管和隧道電容器共享一個共用的浮置柵電極；其中，耦合電容器包括薄氧化物區(qū)，該區(qū)在襯底的平面內(nèi)被淺溝槽隔離區(qū)包圍。


現(xiàn)將參照附圖，以實例方式對本發(fā)明進(jìn)行描述，其中圖I是存儲器單元的一個現(xiàn)有技術(shù)設(shè)計的示圖。圖2 (a)是根據(jù)本發(fā)明配置的非易失性存儲器單元的示意圖；圖2 (b)是圖2 (a)所示的非易失性存儲器單元的示例性單元布局。圖3是沿著圖2 (b)中A與A’之間的斷面214截取的結(jié)合了檢測晶體管和隧道
電容器的橫截面。圖4是沿著圖2 (b)中B與B’之間的斷面215截取的存儲器單元的橫截面。圖5 Ca)是根據(jù)本發(fā)明的優(yōu)選實施方式配置的非易失性存儲器單元的示意圖；圖5 (b)是圖5 (a)所示的非易失性存儲器單元的示例性單元布局。
具體實施例方式給予以下描述，使本領(lǐng)域任何技術(shù)人員均能夠?qū)嵤┖褪褂帽景l(fā)明，并將其提供在具體申請的上下文中。對所公開實施方式的各種修改對于本領(lǐng)域技術(shù)人員而言將是顯而易見的。在不脫離本發(fā)明的思想和范圍的情況下，本文定義的一般性原理可被用于其他實施方式和應(yīng)用。因此，本發(fā)明并不意味著限于所示的這些實施方式，而是給予了與本文所公開的原理和特征相一致的最廣闊的范圍。本發(fā)明涉及非易失性存儲器單元，且具體地，涉及具有單個共用浮置柵電極的緊湊型非易失性存儲器單元。這種存儲器單元可被配置為嵌入邏輯集成電路或?qū)Ｓ梅且资源鎯ζ髂K中的存儲器單元陣列。本文所述的非易失性存儲器單元不限于由具體材料或根據(jù)任何具體工藝技術(shù)來制造。此外，顯然本領(lǐng)域技術(shù)人員可將根據(jù)本發(fā)明配置的存儲器單元的摻雜半導(dǎo)體區(qū)的類型換為相反類型(即，η型區(qū)可替換為P型區(qū)，反之亦然)，并且本文所述實例僅是說明用于根據(jù)本發(fā)明配置的存儲器單元的摻雜半導(dǎo)體區(qū)的一個可能配置。圖2示出了根據(jù)本發(fā)明配置的非易失性存儲器單元。圖2 (a)是示出介于字線201、位線202和源極線203之間的非易失性存儲器單元的配置的示意圖，可借助于這些線在存儲器陣列中對單元進(jìn)行尋址。該存儲器單元包括耦合電容器204、檢測晶體管205和隧道電容器206。隧道電容器與檢測晶體管的柵極并聯(lián)配置，且檢測晶體管在位線與源極線之間延伸。應(yīng)注意，在圖2 (a)的表示中，圖中所示的隧道電容器206和檢測晶體管205可互換，使得電容器206與位線相鄰。圖2 (b)示出了在P型襯底上圖2 (a)的非易失性存儲器單元的示例性布局。字線由一組接觸塊201表示，該組接觸塊將形成耦合電容器204的底板的耦合電容器N阱209連接至η型區(qū)中。重要的是，接觸塊201的有源區(qū)與耦合電容器204的后板通過介于接觸塊與電容器之間提供隔離的區(qū)域而分隔開。正如本實例中那樣，該區(qū)域可以是STI(淺溝槽隔離)區(qū)。以此方式使用隔離區(qū)有利于延長夫倫克爾-普爾導(dǎo)電路徑。耦合電容器的頂板由浮置柵電極208構(gòu)成，該浮置柵電極208在耦合電容器204、隧道電容器206和檢測晶體管205上延伸，并根據(jù)圖2 (a)來連接它們。通常，浮置柵電極為多晶硅，但其可以是任何的摻雜半導(dǎo)體、金屬或其他導(dǎo)體。將浮置柵電極與N阱分隔開的耦合電容器204的電介質(zhì)(通常為二氧化硅)由區(qū)域210來指代。根據(jù)本發(fā)明的教導(dǎo)，將隧道電容器206與檢測晶體管205合并為介于源極線接觸塊203與位線接觸塊202之間的單個有源區(qū)212。從圖3將清晰看到，浮置柵電極208形成檢測晶體管205的浮置柵極和電容器206的頂板。浮置柵電極通過電容器204的電介質(zhì)層213與N阱分隔開。隧道電容器形成在η型區(qū)和隧道電容器N阱211以上，隧道電容器N阱211形成該隧道電容器的底板。配置阱分接塊(well-tap)207以防止開啟在N 阱區(qū)209與211之間形成的寄生橫向雙極型npn晶體管。圖3示出了沿著圖2 (b)中A與A’之間的斷面214截取的結(jié)合了檢測晶體管和隧道電容器的橫截面。隧道電容器206在檢測晶體管205的有源區(qū)中，由位于浮置柵電極208與在P型襯底301中限定的N阱211之間的重疊區(qū)域形成。通常，隧道電容器是N+多晶硅/N阱MOS型電容器。檢測晶體管由介于N阱211與η型摻雜區(qū)302之間的有源區(qū)形成。區(qū)302可被視為NLDD(n型輕摻雜漏極)區(qū)。浮置柵電極通過電介質(zhì)層213與N阱和晶體管溝道隔離。配置重?fù)诫sη型區(qū)303以連接位線接觸塊和源極線接觸塊(未示出)。優(yōu)選地，浮置柵電極被刻蝕停止層304覆蓋。雖然該層可用作刻蝕停止層，但它可能具有導(dǎo)致夫倫克爾-普爾電荷損失的缺陷?？赏ㄟ^減小或最小化在有源半導(dǎo)體上延伸的浮置柵極長度和/或通過使用保護(hù)層(例如，用于防止在ESD保護(hù)所用的多晶硅電阻器(poly resistor)或晶體管中的硅化物形成的電介質(zhì)層)來減輕該損失，如下文更詳細(xì)描述。通過將檢測晶體管與隧道電容器合并為單個有源區(qū)，可減小單元尺寸。對此的一個解釋是，耦合電容器的電容應(yīng)利于與隧道和檢測區(qū)的電容線性成比例，以使隧道區(qū)成為隧道電壓通過其下降的主要位置。為此，單元尺寸很大程度上取決于耦合電容器的尺寸。事實上，若有源區(qū)的寬度達(dá)到或接近在工藝技術(shù)下支持的最小尺寸，則這是有利的，該最小尺寸通常明顯小于由工藝技術(shù)所制造的標(biāo)稱I/o晶體管的寬度。例如，使用40nm工藝技術(shù)，根據(jù)本發(fā)明配置的存儲器單元可獲得約3. 35 μ m2的單元面積，這比當(dāng)前圍繞共用浮置柵極而設(shè)計的非易失性存儲器單元大約小10倍。參見Rosenberg, supra。在40nm工藝節(jié)點(diǎn)處，圖3中305和306的尺寸可以是O. 15 μ m至O. 3 μ m的量級。減小單元尺寸會減小有源區(qū)上的浮置柵電極的周長長度，并因此降低了越過刻蝕停止層的夫倫克爾-普爾電荷損失。有利地，檢測晶體管的溝道寬度應(yīng)盡可能地小到能夠使用給定的制造工藝令人滿意地形成，因為溝道寬度影響著耦合電容器的尺寸，并因此影響著單元的總尺寸。有利地，檢測晶體管的溝道長度應(yīng)為最小，因為這可充分控制晶體管的閾值電壓。合并及最小化隧道電容器和檢測晶體管還具有使檢測晶體管的柵極電容可以加快向單元的寫操作的優(yōu)勢。為確保在字線與源極線，或字線與位線之間的電位差主要跨隧道電容器206而發(fā)生，稱合電容器204的電容必須顯著大于隧道電容器206和檢測晶體管205的總電容。選擇使分別形成耦合電容器的板電介質(zhì)和隧道電容器的柵極電介質(zhì)/板電介質(zhì)的電介質(zhì)層210和213的厚度足夠薄，以允許隧道電流在低于所涉及的p/n結(jié)的擊穿電壓的電壓下流動，但也要足夠厚以維持通過電介質(zhì)的電荷損失在可接受的水平，從而提供足夠的數(shù)據(jù)保留。優(yōu)選地，電介質(zhì)是適用于雙柵極邏輯CMOS工藝的I/O晶體管的柵極氧化物。用于該電介質(zhì)的材料的一些實例包括Si02、SiON和諸如HfSiOx的高k電介質(zhì)。若如圖4所示來配置耦合電容器，則這是更有利的，圖4是沿著圖2 (b)中B與B’之間的斷面215截取的通過存儲器單元的橫截面。圖4示出了耦合電容器204以及結(jié)合后的隧道電容器和檢測晶體管212，這二者通過淺溝槽隔離(STI)區(qū)401分隔開。STI 401保持η型阱211與209在ρ型襯底中適當(dāng)?shù)馗糸_距離402。選擇該距離以防止在寫或擦除操作期間過多的結(jié)泄漏和擊穿。在圖中的橫截面內(nèi)能夠看到單個浮置柵電極208的兩肢在電介質(zhì)層210和213上。在本實施方式中，如之前所討論，浮置柵電極被刻蝕停止層304覆蓋。通過配置使字線接觸塊通過單獨(dú)的有源區(qū)403連接至耦合電容器N阱209中，該耦合電容器可有效地被埋入浮置柵電極之下，并在所有側(cè)面上與STI 401鄰接。接觸有源區(qū)403的字線接觸塊通過STI與電容器分開，并通過N阱209 (有效地，耦合電容器的后
板)在字線接觸塊與耦合電容器之間進(jìn)行連接。此舉通過延長泄漏路徑大大降低了夫倫克爾-普爾導(dǎo)電機(jī)制，并改善了單元的數(shù)據(jù)保留。圖5示出了本發(fā)明的一種替代實施方式，其中，配置了與檢測晶體管205串聯(lián)的附加控制晶體管501。圖5 (a)是示出介于字線201、位線202與源極線203之間的優(yōu)選非易失性存儲器單元的配置的示意圖，可借助于這些線在存儲器陣列中對單元進(jìn)行尋址。該存儲器單元包括如圖2 Ca)所示的耦合電容器204、檢測晶體管205和隧道電容器206，但將結(jié)合后的器件212的隧道電容器翻轉(zhuǎn)過來，從而將隧道電容器的N阱211從控制晶體管501的有源區(qū)移開?？刂凭w管501的柵極連接至控制線502，借助于控制線502可關(guān)閉控制晶體管，以將檢測晶體管與位線(或源極線，若通過交換結(jié)合后的器件212與控制晶體管501的位置而重新配置存儲器單元)隔離。與其他實施方式相比，圖5的實施方式的可取性可取決于在單元的低VT (閾值電壓)狀態(tài)下檢測晶體管的截止?fàn)顟B(tài)泄漏。對于單個位單元而言，圖5的配置可能是有利的，因為面積損失(area penalty)很小。對于差分位單元而言，可優(yōu)先選擇不包括附加控制晶體管的實施方式?？蓪㈢R像位的存取區(qū)和隧道區(qū)推入存取晶體管的區(qū)域中。因此，控制晶體管的引入可被用于控制存儲器單元的泄漏和干擾特性，且有利地，允許結(jié)合后的檢測晶體管和隧道電容器器件212更小，并表現(xiàn)出比其他對于期望的數(shù)據(jù)保留水平是可以接受的泄漏特性更弱的泄漏特性。重要的是，由于只需要維持在耦合電容器與隧道電容器的N阱區(qū)之間的適當(dāng)距離，同時維持隧道電容器的N阱尺寸在可制造的水平，所以控制晶體管的引入使存儲器單元尺寸僅增加了約10%?？刂凭w管自身優(yōu)選為標(biāo)準(zhǔn)I/O晶體管尺寸。從圖5 (b)中可以看出，控制晶體管明顯大于結(jié)合后的檢測晶體管和隧道電容器器件212 :這確?？刂凭w管的導(dǎo)通電阻和變化不會與單元的讀取臨界折中。圖5 (b)示出了在ρ型襯底上的圖5 (a)的優(yōu)選非易失性存儲器單元的示例性布局。從圖5 (b)中可以看出，浮置柵電極208不在控制晶體管501上延伸?？刂凭w管的柵電極連接至控制線接觸塊502。然而，如圖5 (b)的實例所示，控制晶體管可與結(jié)合后的器件212共享一層共用的電介質(zhì)層213?？刂凭w管501與結(jié)合后的器件212可通過高摻雜的半導(dǎo)體區(qū)或另一互連層串聯(lián)在一起。根據(jù)本發(fā)明配置的非易失性存儲器單元可通過表I所列的位線、字線、源極線和(在根據(jù)優(yōu)選實施方式配置的單元情況下)控制線上的電壓來讀取、寫入和擦除。對于根據(jù)標(biāo)準(zhǔn)40nm CMOS工藝制造的存儲器單元而言，編程電壓Vprog為7V-9V的量級，而且由于低電流要求，這些電壓可通過片上電荷泵來產(chǎn)生。抑制電壓Vinh約為OV與Vprog之間的中間值，以防止對單元的意外寫入或擦除。通常，CMOS芯片的電源電壓足以作抑制電壓。表I
權(quán)利要求
1.一種非易失性存儲器單元，包括 半導(dǎo)體襯底； 耦合電容器，其位于所述半導(dǎo)體襯底的第一有源區(qū)中；以及 檢測晶體管和隧道電容器，均位于所述半導(dǎo)體襯底的共享的第二有源區(qū)處，所述隧道電容器與所述檢測晶體管的柵極并聯(lián)配置； 其中，所述耦合電容器、所述檢測晶體管和所述隧道電容器共享一個共用的浮置柵電極，并且所述檢測晶體管包括源極區(qū)和漏極區(qū)，所述源極區(qū)和所述漏極區(qū)被配置為使得所述隧道電容器由所述浮置柵電極與所述檢測晶體管的源極區(qū)之間的重疊區(qū)域來限定。
2.根據(jù)權(quán)利要求I所述的非易失性存儲器單元，還包括柵極電介質(zhì)層，其位于所述浮置柵電極與所述半導(dǎo)體襯底之間。
3.根據(jù)權(quán)利要求I所述的非易失性存儲器單元，其中，所述耦合電容器由所述浮置柵電極與所述第一有源區(qū)的第一摻雜阱之間的重疊區(qū)域來限定，所述耦合電容器在所有側(cè)面上與淺溝槽隔離區(qū)鄰接。
4.根據(jù)權(quán)利要求I所述的非易失性存儲器單元，還包括所述半導(dǎo)體襯底的第三有源區(qū)，其支持用于字線的接觸塊，所述第三有源區(qū)位于所述第一有源區(qū)的所述第一摻雜阱中，但下降至所述半導(dǎo)體襯底中的第一深度，并通過淺溝槽隔離區(qū)與所述第一有源區(qū)分隔開，其中，所述第一深度小于所述第一有源區(qū)的所述第一摻雜阱的深度，且所述第三有源區(qū)通過所述第一有源區(qū)的所述第一摻雜阱的在所述第一深度以下延伸的那部分電學(xué)連接至所述率禹合電容器。
5.根據(jù)權(quán)利要求I所述的非易失性存儲器單元，其中，所述檢測晶體管的所述源極區(qū)是共享的所述第二有源區(qū)的第二摻雜阱，并且在所述單元的平面內(nèi)，所述第二摻雜阱的面積顯著大于所述浮置柵電極與所述第二摻雜阱之間的重疊區(qū)域的面積。
6.根據(jù)權(quán)利要求I所述的非易失性存儲器單元，其中，所述檢測晶體管的漏極區(qū)是輕摻雜漏極區(qū)。
7.根據(jù)權(quán)利要求I所述的非易失性存儲器單元，其中，所述檢測晶體管的漏極耦合至用于位線的接觸塊，以及所述檢測晶體管的源極耦合至用于源極線的接觸塊。
8.根據(jù)權(quán)利要求I所述的非易失性存儲器單元，還包括控制晶體管，其被限定在所述半導(dǎo)體襯底的第四有源區(qū)中，所述控制晶體管被配置為在所述用于位線的接觸塊與所述檢測晶體管之間與所述檢測晶體管串聯(lián)，其中，所述控制晶體管的柵極與所述共用的浮置柵電極電學(xué)隔離。
9.根據(jù)權(quán)利要求8所述的非易失性存儲器單元，其中，通過對所述控制晶體管的柵極處的電壓進(jìn)行操縱，所述控制晶體管可操作性地將所述檢測晶體管與所述用于位線的接觸塊隔離。
10.根據(jù)權(quán)利要求I所述的非易失性存儲器單元，其中，所述半導(dǎo)體襯底是P型襯底，以及所述浮置柵電極是η型摻雜導(dǎo)體。
11.根據(jù)權(quán)利要求4所述的非易失性存儲器單元，其中，所述第一摻雜阱是η型阱。
12.根據(jù)權(quán)利要求5所述的非易失性存儲器單元，其中，所述第二摻雜阱是η型阱。
13.根據(jù)權(quán)利要求I所述的非易失性存儲器單元，其中，所述檢測晶體管是η溝道器件，以及所述隧道電容器是η型MOS電容器。
14.根據(jù)權(quán)利要求I所述的非易失性存儲器單元，其中，所述耦合電容器的電容顯著大于所述隧道電容器和所述檢測晶體管的柵極電容的總電容。
15.根據(jù)權(quán)利要求14所述的非易失性存儲器單元，其中，所述耦合電容器的電容比所述隧道電容器和所述檢測晶體管的柵極電容的總電容大10倍以上。
16.根據(jù)權(quán)利要求I所述的非易失性存儲器單元，其中，所述浮置柵電極為多晶硅。
17.根據(jù)權(quán)利要求I所述的非易失性存儲器單元，其中，所述浮置柵電極基本上被刻蝕停止層覆蓋。
18.根據(jù)權(quán)利要求I所述的非易失性存儲器單元，其中，所述單元包括保護(hù)層，其介于所述浮置柵極與刻蝕停止層之間，用于抑制所述浮置柵極與所述刻蝕停止層之間的導(dǎo)電。
19.根據(jù)權(quán)利要求I所述的非易失性存儲器單元，其中，所述保護(hù)層是硅化物保護(hù)層。
20.根據(jù)權(quán)利要求I所述的非易失性存儲器單元，其中，所述單元通過下述制造工藝形成通過該制造工藝，第一類型的離子注入能夠用于對阱的注入，并借助于所述第一類型的離子注入來增強(qiáng)所述第一摻雜阱和所述第二摻雜阱中的摻雜濃度。
21.一種非易失性存儲器陣列，包括多個如權(quán)利要求I所述的非易失性存儲器單元，其中，能夠借助于字線和位線的網(wǎng)對各非易失性存儲器單元進(jìn)行唯一地尋址。
22.—種非易失性存儲器單元，包括耦合電容器、檢測晶體管和隧道電容器，均位于半導(dǎo)體襯底上，所述隧道電容器與所述檢測晶體管的柵極并聯(lián)配置，并且所述耦合電容器、所述檢測晶體管和所述隧道電容器共享一個共用的浮置柵電極； 其中，所述耦合電容器包括薄氧化物區(qū)，所述薄氧化物區(qū)在所述襯底的平面內(nèi)被淺溝槽隔離區(qū)圍繞。
全文摘要
本發(fā)明公開了一種單層多晶非易失性存儲器單元，包括半導(dǎo)體襯底；耦合電容器，其位于半導(dǎo)體襯底的第一有源區(qū)中；以及檢測晶體管和隧道電容器，均位于共享的半導(dǎo)體襯底的第二有源區(qū)處，隧道電容器與檢測晶體管的柵極并聯(lián)配置；其中，耦合電容器、檢測晶體管和隧道電容器共享一個共用的浮置柵電極，并且檢測晶體管包括源極區(qū)和漏極區(qū)，它們被配置為使得隧道電容器由介于浮置柵電極與檢測晶體管的源極區(qū)之間的重疊區(qū)域來限定。字線接觸塊可以是與耦合電容器分隔開的有源區(qū)。這些和/或其他特征可有助于降低夫倫克爾-普爾導(dǎo)電機(jī)制。
文檔編號H01L27/115GK102881692SQ20121019319
公開日2013年1月16日 申請日期2012年6月12日 優(yōu)先權(quán)日2011年7月12日
發(fā)明者賴納·赫貝霍爾茨 申請人:劍橋硅無線電有限公司