半導體結(jié)構(gòu)及其制造方法
【專利摘要】本發(fā)明提供一種半導體結(jié)構(gòu)的制造方法，包括：a）在半導體襯底上形成柵極堆疊，并去除柵堆疊兩側(cè)的部分襯底；b）在所述柵極堆疊及其下方的襯底的部分的側(cè)壁上形成側(cè)墻；c）在柵極堆疊兩側(cè)的襯底中形成摻雜區(qū)，并形成覆蓋整個半導體結(jié)構(gòu)的第一介質(zhì)層；d）在柵極堆疊的寬度方向上選擇性去除部分柵極堆疊以及部分第一介質(zhì)層，形成溝道區(qū)開口及其兩側(cè)的源漏區(qū)開口；e）在溝道區(qū)開口的側(cè)壁上形成高k介質(zhì)層；f）外延生長形成連續(xù)的跨溝道區(qū)開口和源漏區(qū)開口的鰭結(jié)構(gòu)。相應的，本發(fā)明還提供一種根據(jù)上述方法制造的半導體結(jié)構(gòu)。本發(fā)明能夠簡單、高效地形成用于隔離柵極堆疊和源/漏區(qū)的高質(zhì)量側(cè)墻。
【專利說明】半導體結(jié)構(gòu)及其制造方法
【技術領域】
[0001]本發(fā)明涉及半導體【技術領域】，尤其涉及一種半導體結(jié)構(gòu)及其制造方法。
【背景技術】
[0002]立體型半導體結(jié)構(gòu)，例如鰭型場效應晶體管和三柵場效應晶體管有望應用于22nm技術節(jié)點及其以下。隨著器件尺寸進一步縮小，器件中源/漏區(qū)和柵極堆疊之間的隔離就
變得非常重要。

【發(fā)明內(nèi)容】

[0003]為了解決上述問題，本發(fā)明的目的之一是提供能夠容易地制作隔離源漏區(qū)和柵極堆疊的側(cè)墻的多柵極場效應晶體管及其制造方法。
[0004]根據(jù)本發(fā)明的一個方面，提供一種半導體結(jié)構(gòu)的制造方法，包括:
[0005]a)在半導體襯底上形成柵極堆疊，并去除柵堆疊兩側(cè)的部分襯底；
[0006]b)在所述柵極堆疊及其下方的襯底的部分的側(cè)壁上形成側(cè)墻；
[0007]c)在柵極堆疊兩側(cè)的襯底中形成摻雜區(qū)，并形成覆蓋整個半導體結(jié)構(gòu)的第一介質(zhì)層；
[0008]d)在柵極堆疊的寬度方向上選擇性去除部分柵極堆疊以及部分第一介質(zhì)層，形成溝道區(qū)開口及其兩側(cè)的源漏區(qū)開口；
[0009]e)在溝道區(qū)開口的側(cè)壁上形成高k介質(zhì)層；
[0010]f)外延生長形成連續(xù)的跨溝道區(qū)開口和源漏區(qū)開口的鰭結(jié)構(gòu)。
[0011]根據(jù)本發(fā)明的另一個方面，提供半導體結(jié)構(gòu)，包括:
[0012]襯底；
[0013]在寬度方向上延伸的柵極堆疊，位于襯底之上，所述柵極堆疊包括介質(zhì)層和柵極材料層，其中柵極堆疊底部的襯底的部分高于兩側(cè)的襯底部分；
[0014]側(cè)墻，位于所述柵極堆疊以及柵極堆疊下方的襯底的部分的側(cè)壁上；
[0015]溝道區(qū)開口，位于所述柵極堆疊中，在寬度方向上將所述柵極堆疊分割成兩部分；
[0016]高k介質(zhì)層，位于溝道區(qū)開口暴露的柵極堆疊的側(cè)壁上；
[0017]硅鰭片，包括位于溝道區(qū)開口中的溝道區(qū)和其兩側(cè)的源漏區(qū)。
[0018]本發(fā)明提供的半導體結(jié)構(gòu)的制造方法及其結(jié)構(gòu)，通過采用嵌入式方法形成了多柵極結(jié)構(gòu)，形成的半導體結(jié)構(gòu)中，側(cè)墻可以有效隔離柵極和源/漏區(qū)，并且該側(cè)墻形成簡單，質(zhì)量高。采用本發(fā)明的方法可以有效提高多柵(鰭形)器件的可制造性。
【專利附圖】

【附圖說明】
[0019]通過閱讀參照以下附圖所作的對非限制性實施例所作的詳細描述，本發(fā)明的其它特征、目的和優(yōu)點將會變得更明顯:[0020]圖1為根據(jù)本發(fā)明的一種半導體結(jié)構(gòu)的制造方法的一個【具體實施方式】的流程示意圖；
[0021]圖2、圖3 (a)、圖4 (a)、圖5 (a)、圖6 (a)、圖7 (a)和圖8 (a)分別為根據(jù)本發(fā)明的一種半導體結(jié)構(gòu)的制造方法的各個步驟的俯視示意圖；
[0022]圖3 (b)、圖4 (b)、圖5 (b)、圖6 (b)、圖7 (b)和圖8 (b)分別為沿圖3 (a)、圖4 (a)、圖5 (a)、圖6 (a)、圖7 (a)和圖8 Ca)中AA’的剖面示意圖；
[0023]圖6 (C)、圖7 (C)和圖8 (C)分別為沿圖6 (a)、圖7 (a)和圖8 (a)中BB’的剖面示意圖；
[0024]圖6⑷、圖7 (d)和圖8 (d)分別為沿圖6 (a)、圖7 (a)和圖8 (a)中CC，的剖面示意圖。
[0025]附圖中相同或相似的附圖標記代表相同或相似的部件。
【具體實施方式】
[0026]為使本發(fā)明的目的、技術方案和優(yōu)點更加清楚，下面將結(jié)合附圖對本發(fā)明的實施例作詳細描述。
[0027]下面詳細描述本發(fā)明的實施例，所述實施例的示例在附圖中示出，其中自始至終相同或類似的標號表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實施例是示例性的，僅用于解釋本發(fā)明，而不能解釋為對本發(fā)明的限制。
[0028]下文的公開提供了許多不同的實施例或例子用來實現(xiàn)本發(fā)明的不同結(jié)構(gòu)。為了簡化本發(fā)明的公開，下文中對特定例子的部件和設置進行描述。當然，它們僅僅為示例，并且目的不在于限制本發(fā)明。此外，本發(fā)明可以在不同例子中重復參考數(shù)字和/或字母。這種重復是為了簡化和清楚的目的，其本身不指示所討論各種實施例和/或設置之間的關系。此夕卜，本發(fā)明提供了的各種特定的工藝和材料的例子，但是本領域普通技術人員可以意識到其他工藝的可應用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的結(jié)構(gòu)可以包括第一和第二特征形成為直接接觸的實施例，也可以包括另外的特征形成在第一和第二特征之間的實施例，這樣第一和第二特征可能不是直接接觸。應當注意，在附圖中所圖示的部件不一定按比例繪制。本發(fā)明省略了對公知組件和處理技術及工藝的描述以避免不必要地限制本發(fā)明。
[0029]下文中將描述本發(fā)明提供的半導體結(jié)構(gòu)的制造方法的實施例。
[0030]參考圖1，圖1是根據(jù)本發(fā)明的半導體結(jié)構(gòu)的制造方法的一個【具體實施方式】的流程圖，該方法包括:
[0031]步驟S101，在半導體襯底上形成柵極堆疊，并去除柵堆疊兩側(cè)的部分襯底；
[0032]步驟S102，在所述柵極堆疊及其下方的襯底的部分的側(cè)壁上形成側(cè)墻；
[0033]步驟S103，在柵極堆疊兩側(cè)的襯底中形成摻雜區(qū)，并形成覆蓋整個半導體結(jié)構(gòu)的第一介質(zhì)層；
[0034]步驟S104，在柵極堆疊的寬度方向上選擇性去除部分柵極堆疊以及部分第一介質(zhì)層，形成溝道區(qū)開口及其兩側(cè)的源漏區(qū)開口 ；
[0035]步驟S105，在溝道區(qū)開口的側(cè)壁上形成高k介質(zhì)層；
[0036]步驟S106，外延生長形成連續(xù)的跨溝道區(qū)開口和源漏區(qū)開口的鰭結(jié)構(gòu)。[0037]下面結(jié)合圖2至圖8 (d)對步驟SlOl至步驟S104進行闡釋。圖2至圖8(d)是根據(jù)本發(fā)明的多個【具體實施方式】按照圖1示出的流程制造半導體結(jié)構(gòu)過程中該半導體結(jié)構(gòu)各個制造階段的示意圖。需要說明的是，本發(fā)明各個實施例的附圖僅是為了示意的目的，因此沒有必要按比例繪制。
[0038]步驟S101，在半導體襯底上形成柵極堆疊，并去除柵堆疊兩側(cè)的部分襯底。參考圖2,提供襯底100,襯底100可以包括娃襯底(例如娃晶片)。根據(jù)現(xiàn)有技術公知的設計要求(例如P型襯底或者N型襯底)，襯底100可以包括各種摻雜配置。其他實施例中襯底100還可以包括其他基本半導體，例如鍺?；蛘?，襯底100可以包括化合物半導體，例如碳化硅、砷化鎵、砷化銦或者磷化銦。典型地，襯底100可以具有但不限于約幾百微米的厚度，例如可以在400 μ πm-800 μ m的厚度范圍內(nèi)，例如:400 μ m、650 μ m或800 μ m。
[0039]在襯底100上形成柵堆疊底部介質(zhì)層210，所述柵堆疊底部介質(zhì)層210可以是熱氧化層，包括氧化硅或氮氧化硅，用于將柵極與襯底隔離。
[0040]之后，在柵堆疊底部介質(zhì)層210上形成柵極材料層220。柵極材料層220可以為金屬材料制成，優(yōu)選為多晶硅。金屬材料包括但不限于TaN、TaC、TiN、TaAIN、TiAIN、MoAIN、TaTbN, TaErN, TaYbN,TaSiN、HfSiN、MoSiN、RuTax^NiTax 中的一種或其任意組合。其厚度范圍例如可以為10nm~80nm,如30nm、50nm或80nm。
[0041]參考圖3 (a)~圖3 (b)，在柵極材料層220上形成掩膜層(圖中未示出)，并進行圖形化。掩膜層的材料可以是光刻膠、有機聚合物、氧化娃、氮化娃、硼娃玻璃、硼磷娃玻璃及其組合。所述掩膜層為光刻膠時，可以通過旋涂、噴膠的方法形成在所述柵極材料層220上，并通過曝光、顯影進行圖形化。所述掩膜層為有機聚合物時，可以通過旋涂、升華的方法形成在所述柵極材料層220上；而當所述掩膜層為氧化硅、氮化硅、硼硅玻璃、硼磷硅玻璃時，可以通過化學氣相淀積、濺射等合適的方法形成在所述柵極材料層220上，然后，再沉積光刻膠作為掩膜，通過干法刻蝕或濕法腐蝕進行圖形化。圖形化之后，根據(jù)所述圖形對柵極材料層220和柵堆疊底部介質(zhì)層210進行刻蝕，形成柵極堆疊。之后可以繼續(xù)去除柵堆疊兩側(cè)的部分襯底，使得柵極堆疊底部的襯底的部分高于兩側(cè)的襯底部分。
[0042]執(zhí)行步驟S102，在所述柵極堆疊及其下方的襯底的部分的側(cè)壁上形成側(cè)墻。參考圖4 (a)和圖4 (b)，在柵極堆疊及其下方的襯底的部分的側(cè)壁上形成側(cè)墻230，用于將柵極堆疊隔開。側(cè)墻230可以由氮化硅、氧化硅、氮氧化硅、碳化硅及其組合，和/或其他合適的材料形成。側(cè)墻230可以具有多層結(jié)構(gòu)。側(cè)墻230可以通過包括沉積刻蝕工藝形成，其厚度范圍可以是10nm~100nm,如10nm、50nm或lOOnm。
[0043]步驟S103，在柵極堆疊兩側(cè)的襯底中形成摻雜區(qū)，并形成覆蓋整個半導體結(jié)構(gòu)的第一介質(zhì)層。形成源/漏摻雜雜質(zhì)源區(qū)110，源/漏摻雜雜質(zhì)源區(qū)110可以通過向襯底100中注入P型或N型摻雜物或雜質(zhì)而形成。例如，對于PMOS來說，源/漏摻雜雜質(zhì)源區(qū)110可以是P型摻雜的；對于NMOS來說，源/漏摻雜雜質(zhì)源區(qū)110可以是N型摻雜的。源/漏摻雜雜質(zhì)源區(qū)可以由包括光刻、離子注入、擴散、外延生長和/或其他合適工藝的方法形成。在本實施例中，優(yōu)選采用離子注入的方式形成源/漏摻雜雜質(zhì)源區(qū)。在后續(xù)的形成硅鰭片的步驟中，源/漏摻雜雜質(zhì)源區(qū)110中的摻雜離子將會擴散到硅鰭片中，從而自對準地在硅鰭片中形成源漏區(qū)。
[0044]可選的，對半導體結(jié)構(gòu)進行退火，以激活源/漏摻雜雜質(zhì)源區(qū)110中的雜質(zhì)。對之前形成的半導體結(jié)構(gòu)進行退火處理，例如可以采用激光退火、閃光退火等，來激活半導體結(jié)構(gòu)中的雜質(zhì)。在一個實施例中，可以采用瞬間退火工藝對半導體結(jié)構(gòu)進行退火，例如在大約SOO0C?1100°C的高溫下進行激光退火。
[0045]參考圖5 (a)?圖5 (b),在半導體結(jié)構(gòu)表面形成第一介質(zhì)層300,例如氧化物襯層。第一介質(zhì)層300可以通過CVD、高密度等離子體CVD、旋涂或其他合適的方法形成在半導體結(jié)構(gòu)表面。第一介質(zhì)層300的材料可以采用包括SiO2、碳摻雜Si02、BPSG、PSG、UGS、氮氧化娃、低k材料或其組合。第一介質(zhì)層300的厚度范圍可以是40nnTl50nm,如80nm、100nm或 120nmo
[0046]步驟S104，在柵極堆疊的寬度方向上選擇性去除部分柵極堆疊以及部分第一介質(zhì)層，形成溝道區(qū)開口 211及其兩側(cè)的源漏區(qū)開口 212。參考圖6 (a)?圖6 (d)，在柵極堆疊的寬度方向上選擇性對第一介質(zhì)層300進行刻蝕?？蛇x的，形成掩膜層，并進行圖形化。形成掩膜層以及進行圖形化的工藝以及材料在本說明書的前述部分有所闡釋，在此不再贅述。進行圖形化之后，根據(jù)所述圖形化后的圖案對第一介質(zhì)層300進行刻蝕，在柵極堆疊的寬度方向(CC’的方向)上選擇性去除部分柵極堆疊以及部分第一介質(zhì)層，形成溝道區(qū)開口211及其兩側(cè)的源漏區(qū)開口 212，暴露部分襯底100和側(cè)墻230。如圖6 (a)所示，溝道區(qū)開口 211在寬度方向上將柵極堆疊分為兩個獨立的部分，其使得柵極材料層在開口 211處露出。
[0047]接下來，執(zhí)行步驟S105，在溝道區(qū)開口 211的側(cè)壁上形成高k介質(zhì)層240。高k介質(zhì)層240形成在露出的柵極材料層上，用于作為柵介質(zhì)層。所述高k介質(zhì)層240的材質(zhì)可以為例如 HfAlON、HfSiAlON, HfTaAlON, HfTiAlON, HfON, HfSiON, HfTaON, HfTiON 中的一種或其組合。
[0048]接下來，執(zhí)行步驟S 106，外延生長形成連續(xù)的跨溝道區(qū)開口 211和源漏區(qū)開口212的鰭結(jié)構(gòu)，參考圖7 (a廣圖7 (d)。在溝道區(qū)開口 211和源漏區(qū)開口 212處，由于在暴露的單晶襯底上進行外延，因此向上生長形成單晶的跨溝道區(qū)開口 211和源漏區(qū)開口 212的鰭結(jié)構(gòu)。在其他區(qū)域，由于在第一介質(zhì)層上外延生長，因此形成多晶材料的區(qū)域。在外延生長的過程中，源漏區(qū)開口 212處先前注入到源/漏摻雜雜質(zhì)源區(qū)110中的雜質(zhì)向上擴散到鰭結(jié)構(gòu)中，在鰭結(jié)構(gòu)中自對準地形成源漏區(qū)222，如圖7 (c)所示。鰭結(jié)構(gòu)位于溝道區(qū)開口 211中的部分為溝道區(qū)221。外延之后可以對整個半導體結(jié)構(gòu)進行平坦化，并對外延生長的硅進行過刻蝕，如圖7 (b)和圖7 (d)所示。
[0049]可選的，參考圖8 (a廣圖8 (d)，形成接觸塞510。首先，形成第二介質(zhì)層500，覆蓋上述半導體結(jié)構(gòu)；之后在第二介質(zhì)層500中形成使柵極材料層220、鰭結(jié)構(gòu)250至少部分暴露的接觸孔。具體地，可以使用干法刻蝕、濕法刻蝕或其他合適的刻蝕方式刻蝕第二介質(zhì)層500以形成接觸孔。
[0050]接觸孔的下部是暴露的柵極材料層220、鰭結(jié)構(gòu)250，在該柵極材料層220、鰭結(jié)構(gòu)250上沉積金屬，進行退火處理后形成金屬硅化物。具體地，首先，通過接觸孔，采用離子注入、沉積非晶化物或者選擇性生長的方式，對暴露的柵極材料層220和鰭結(jié)構(gòu)250進行預非晶化處理，形成局部非晶硅區(qū)域；然后利用金屬濺鍍方式或化學氣相沉積法，在該柵極材料層220和鰭結(jié)構(gòu)250上形成均勻的金屬層。優(yōu)選地，該金屬可以是鎳。當然該金屬也可以是其他可行的金屬，例如T1、Co或Cu等。隨后對該半導體結(jié)構(gòu)進行退火，在其他的實施例中可以采用其他的退火工藝，如快速熱退火、尖峰退火等。根據(jù)本發(fā)明的實施例，通常采用瞬間退火工藝對器件進行退火，例如在大約1000°c以上的溫度進行微秒級激光退火，使所述沉積的金屬與該柵極材料層220和鰭結(jié)構(gòu)250內(nèi)形成的非晶化物發(fā)生反應形成金屬硅化物，最后可以選用化學刻蝕的方法除去未反應的沉積的所述金屬。所述非晶化物可以是非晶硅、非晶化硅鍺或者非晶化硅碳中的一種。形成金屬硅化物的好處是可以減小接觸塞中的接觸金屬與鰭結(jié)構(gòu)250和柵極材料層之間的接觸電阻。
[0051]值得注意的是，形成金屬硅化物的步驟是優(yōu)選步驟，即也可以不形成金屬硅化物，直接在接觸孔中填充接觸金屬，形成接觸塞510。
[0052]在接觸孔內(nèi)通過沉積的方法填充接觸金屬形成接觸塞510。該接觸金屬經(jīng)過接觸孔貫穿所述第二介質(zhì)層500并露出其頂部。優(yōu)選地，接觸金屬的材料為W。當然根據(jù)半導體的制造需要，接觸金屬的材料包括但不限于W、Al、TiAl合金中任一種或其組合?？蛇x地，在填充接觸金屬之前，可以選擇在接觸孔的內(nèi)壁以及底部形成襯層(未在圖中示出)，該襯層可以通過ALD、CVD、PVD等沉積工藝沉積在接觸孔的內(nèi)壁以及底部，該襯層的材料可以是T1、TiN、Ta、TaN、Ru或其組合,該襯層的厚度可以是5nm-20nm,如IOnm或15nm。
[0053]采用本發(fā)明提供的半導體制造方法，能夠形成用于隔離柵極和源/漏區(qū)的高質(zhì)量側(cè)墻，有效提高半導體器件的性能。
[0054]下面對根據(jù)本發(fā)明的方法制造的半導體結(jié)構(gòu)進行概述。
[0055]參考圖8 (β圖8 (d)，該半導體結(jié)構(gòu)包括:襯底100 ;在寬度方向上延伸的柵極堆疊，位于襯底100之上，所述柵極堆疊包括介質(zhì)層210和柵極材料層220，其中柵極堆疊底部的襯底的部分高于兩側(cè)的襯底部分；側(cè)墻230，位于所述柵極堆疊以及柵極堆疊下方的襯底的部分的側(cè)壁上；溝道區(qū)開口，位于所述柵極堆疊中，在寬度方向上將所述柵極堆疊分割成兩部分；高1^介質(zhì)層240，位于溝道區(qū)開口暴露的柵極堆疊的側(cè)壁上；硅鰭片250，包括位于溝道區(qū)開口中的溝道區(qū)221和其兩側(cè)的源漏區(qū)222。
[0056]襯底100包括硅襯底(例如硅晶片)。根據(jù)現(xiàn)有技術公知的設計要求(例如P型襯底或者N型襯底)，襯底100可以包括各種摻雜配置。其他實施例中襯底100還可以包括其他基本半導體，例如鍺?；蛘?，襯底100可以包括化合物半導體，例如碳化硅、砷化鎵、砷化銦或者磷化銦。典型地，襯底100可以具有但不限于約幾百微米的厚度，例如可以在400um-800um的厚度范圍內(nèi)。
[0057]柵堆疊底部介質(zhì)層210可以是熱氧化層，包括氧化硅、氮氧化硅。柵極材料層220可以為金屬材料制成，優(yōu)選為多晶硅。金屬材料包括但不限于TaN、TaC、TiN、TaAlN、TiAlN、MoAIN, TaTbN, TaErN, TaYbN, TaSiN, HfSiN, MoSiN, RuTax, NiTax 中的一種或其任意組合。
[0058]側(cè)墻230可以由氮化硅、氧化硅、氮氧化硅、碳化硅及其組合，和/或其他合適的材料形成。
[0059]高k 介質(zhì)層 240 為 HfA10N、HfSiA10N、HfTaA10N、HfTiA10N、HfON、HfSi0N、HfTa0N、HfTiON中的一種或其任意組合。
[0060]可選的，該半導體結(jié)構(gòu)還可以包括第二介質(zhì)層500和形成于第二介質(zhì)層500中的接觸塞510。第二介質(zhì)層500的材料可以采用包括SiO2、碳摻雜Si02、BPSG、PSG、UGS、氮氧化硅、低k材料或其任意組合。
[0061]接觸塞510采用的接觸金屬的材料優(yōu)選為W。根據(jù)半導體結(jié)構(gòu)的制造需要，接觸金屬的材料包括但不限于W、Al、TiAl合金中任一種或其任意組合。
[0062]雖然關于示例實施例及其優(yōu)點已經(jīng)詳細說明，應當理解在不脫離本發(fā)明的精神和所附權(quán)利要求限定的保護范圍的情況下，可以對這些實施例進行各種變化、替換和修改。對于其他例子，本領域的普通技術人員應當容易理解在保持本發(fā)明保護范圍內(nèi)的同時，工藝步驟的次序可以變化。
[0063]此外，本發(fā)明的應用范圍不局限于說明書中描述的特定實施例的工藝、機構(gòu)、制造、物質(zhì)組成、手段、方法及步驟。從本發(fā)明的公開內(nèi)容，作為本領域的普通技術人員將容易地理解，對于目前已存在或者以后即將開發(fā)出的工藝、機構(gòu)、制造、物質(zhì)組成、手段、方法或步驟，其中它們執(zhí)行與本發(fā)明描述的對應實施例大體相同的功能或者獲得大體相同的結(jié)果，依照本發(fā)明可以對它們進行應用。因此，本發(fā)明所附權(quán)利要求旨在將這些工藝、機構(gòu)、制造、物質(zhì)組成、手段、方法或步驟包含在其保護范圍內(nèi)。
【權(quán)利要求】
1.一種半導體結(jié)構(gòu)的制造方法，包括: a)在半導體襯底(100)上形成柵極堆疊，并去除柵堆疊兩側(cè)的部分襯底； b)在所述柵極堆疊及其下方的襯底(100)的部分的側(cè)壁上形成側(cè)墻(230)； c)在柵極堆疊兩側(cè)的襯底中形成摻雜區(qū)(110)，并形成覆蓋整個半導體結(jié)構(gòu)的第一介質(zhì)層(300)； d)在柵極堆疊的寬度方向上選擇性去除部分柵極堆疊以及部分第一介質(zhì)層(300)，形成溝道區(qū)開口(211)及其兩側(cè)的源漏區(qū)開口(212); e)在溝道區(qū)開口(211)的側(cè)壁上形成高k介質(zhì)層(240)； f)外延生長形成連續(xù)的跨溝道區(qū)開口(211)和源漏區(qū)開口(212)的鰭結(jié)構(gòu)(250)。
2.根據(jù)權(quán)利要求1所述的方法，其中柵極堆疊從下到上包括二氧化硅層(210)和多晶硅層(220)。
3.根據(jù)權(quán)利要求1所述的方法，其中側(cè)墻(230)的材料為Si3N4。
4.根據(jù)權(quán)利要求1所述的方法，其中所述高k介質(zhì)層(240)包括HfAlON、HfSiAlON,HfTaAlON, HfTiAlON, HfON, HfSiON, HfTaON, HfTiON 中的一種或其任意組合。
5.根據(jù)權(quán)利要求1所述的方法，在步驟f)之后還包括對整個半導體結(jié)構(gòu)平坦化，以及在鰭結(jié)構(gòu)和柵極堆疊上形成接觸塞。
6.—種半導體結(jié)構(gòu),包括: 襯底(100)； 在寬度方向上延伸的柵極堆疊，位于襯底(100)之上，所述柵極堆疊包括介質(zhì)層(210)和柵極材料層(220)，其中柵極堆疊底部的襯底的部分高于兩側(cè)的襯底部分； 側(cè)墻(230)，位于所述柵極堆疊以及柵極堆疊下方的襯底的部分的側(cè)壁上； 溝道區(qū)開口(211)，位于所述柵極堆疊中，在寬度方向上將所述柵極堆疊分割成兩部分； 高k介質(zhì)層(240)，位于溝道區(qū)開口暴露的柵極堆疊的側(cè)壁上； 硅鰭片(250)，包括位于溝道區(qū)開口中的溝道區(qū)(221)和其兩側(cè)的源漏區(qū)(222)。
7.根據(jù)權(quán)利要求6所述的半導體結(jié)構(gòu)，所述高k介質(zhì)層(240)包括HfA10N、HfSiA10N、HfTaAlON, HfTiAlON, HfON, HfSiON, HfTaON, HfTiON 中的一種或其任意組合。
【文檔編號】H01L29/78GK103515232SQ201210206401
【公開日】2014年1月15日 申請日期:2012年6月18日 優(yōu)先權(quán)日:2012年6月18日
【發(fā)明者】梁擎擎, 鐘匯才, 朱慧瓏, 趙超, 葉甜春 申請人:中國科學院微電子研究所