一種低引腳數(shù)的晶體管測試電路的制作方法
【專利摘要】本發(fā)明用于集成電路的生產(chǎn)和測試，提出了一種低引腳數(shù)的晶體管測試電路的設(shè)計(jì),可以降低成本。
【專利說明】—種低引腳數(shù)的晶體管測試電路
【技術(shù)領(lǐng)域】
[0001]本發(fā)明用于集成電路的生產(chǎn)和測試，提出了一種低引腳數(shù)的晶體管測試電路的設(shè)計(jì)，可以降低成本。
【背景技術(shù)】
[0002]在集成電路產(chǎn)品的生產(chǎn)和開發(fā)過程中，需要對基本的單個晶體管進(jìn)行測試，以進(jìn)行工藝控制，器材優(yōu)化和建模等工作。為此，往往需要測量大量的晶體管，造成測試結(jié)構(gòu)的引腳數(shù)大幅增長，所占面積遠(yuǎn)遠(yuǎn)超過這些被測晶體管所占面積。

【發(fā)明內(nèi)容】

[0003]本發(fā)明將大批待測除柵(G)晶體管并聯(lián)起來，采用對柵極采取反向偏置的辦法關(guān)閉不想測試的晶體管，而這個開關(guān)由脈沖計(jì)數(shù)器控制，用一個輸入引腳即可完成。
【專利附圖】

【附圖說明】
[0004]圖1以NMOS為例，給出了本發(fā)明的實(shí)用方案，其中=M1, M2,是被測晶體管；D，S，B是各種被測管并聯(lián)的電極；G1, G2，…Gn是各管的柵極；X是PASSPAGE陣列；VG是意圖加在被測管上的偏置電壓；VGtj是足夠以關(guān)閉所有其他被測管的偏置電壓；Vin是計(jì)數(shù)輸入信號；Y是計(jì)數(shù)電路。
【具體實(shí)施方式】
[0005]本發(fā)明之具體設(shè)計(jì)主要包括計(jì)數(shù)器和PASSPAGE陣列兩部分。計(jì)數(shù)器將輸入后的串行計(jì)數(shù)信號(可以也不一定是脈沖數(shù))轉(zhuǎn)換成對應(yīng)一個晶體管的柵極的并行高低(O或I)信號。此計(jì)數(shù)器通常應(yīng)能識別串行輸 入內(nèi)嵌入的復(fù)位信號，除非允許另設(shè)一個復(fù)位引腳。
【權(quán)利要求】
1.一種測試電路的設(shè)計(jì)，用于集成電路的生產(chǎn)和測試，采用低引腳數(shù)的測試電路結(jié)構(gòu)。
2.一種符合權(quán)利要求1所述的設(shè)計(jì)，其特征在于，將大批待測除柵(G)晶體管并聯(lián)起來，采用對柵極采取反向偏置的辦法關(guān)閉不想測試的晶體管。
3.一種符合權(quán)利要求1及權(quán)利要求2所述的設(shè)計(jì)，其特征在于，上述開關(guān)由脈沖計(jì)數(shù)器控制，用一個輸入引腳即可完成。
4.一種符合權(quán)利要求1所述的設(shè)計(jì)，其特征在于，電路主要包括計(jì)數(shù)器和PASSPAGE陣列兩部分。
5.一種符合權(quán)利要求4所述的設(shè)計(jì)，其特征在于，計(jì)數(shù)器將輸入后的串行計(jì)數(shù)信號(可以也不一定是脈沖數(shù))轉(zhuǎn)換成對應(yīng)一個晶體管的柵極的并行高低(O或I)信號；此計(jì)數(shù)器通常應(yīng)能識別串行輸入內(nèi)嵌入的復(fù)位信號，除非允許另設(shè)一個復(fù)位引腳。
【文檔編號】H01L23/544GK103513172SQ201210217438
【公開日】2014年1月15日 申請日期:2012年6月28日 優(yōu)先權(quán)日:2012年6月28日
【發(fā)明者】李煜文, 陳效軍 申請人:上海摩晶電子科技有限公司