專(zhuān)利名稱(chēng)：半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件，尤其涉及一種適用于對(duì)形成有開(kāi)關(guān)用晶體管的半導(dǎo)體芯片進(jìn)行樹(shù)脂封裝的半導(dǎo)體器件的有效技術(shù)。
背景技術(shù)：
近年來(lái)，為了實(shí)現(xiàn)電源電路等的小型化及支持高速響應(yīng)，正在推進(jìn)電源電路中所用的功率金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(Metal Oxide Semiconductor Field EffectTransistor, MOSFET)的高頻化。尤其是桌面型或筆記本式的個(gè)人電腦、服務(wù)器或游戲機(jī)等的CPU(CentralProcessing Unit :中央處理器)或DSP(Digital Signal Processor :數(shù)字信號(hào)處理器)等 趨于大電流化及高頻化。為此，也在推進(jìn)構(gòu)成對(duì)所述CPU或DSP的電源進(jìn)行控制的非絕緣型DC-DC轉(zhuǎn)換器的功率MOSFET的技術(shù)開(kāi)發(fā)，以應(yīng)對(duì)大電流及高頻化的趨勢(shì)。被廣泛用作電源電路的一例的DC-DC轉(zhuǎn)換器具有使高側(cè)開(kāi)關(guān)用功率MOSFET與低側(cè)開(kāi)關(guān)用功率MOSFET串聯(lián)的結(jié)構(gòu)。高側(cè)開(kāi)關(guān)用功率MOSFET具有DC-DC轉(zhuǎn)換器控制用開(kāi)關(guān)功能，低側(cè)開(kāi)關(guān)用功率MOSFET具有同步整流用開(kāi)關(guān)功能，通過(guò)這兩個(gè)功率MOSFET在取得同步時(shí)的交替導(dǎo)通/斷開(kāi)，來(lái)進(jìn)行電源電壓的轉(zhuǎn)換。在日本特開(kāi)2005-322781號(hào)公報(bào)(專(zhuān)利文獻(xiàn)I)中，公開(kāi)了設(shè)有電流感應(yīng)部的半導(dǎo)體芯片相關(guān)的技術(shù)。在日本特開(kāi)平07-058293號(hào)公報(bào)(專(zhuān)利文獻(xiàn)2)中，公開(kāi)了設(shè)有溫度檢測(cè)用二極管的半導(dǎo)體芯片相關(guān)的技術(shù)。在日本特開(kāi)2011-49273號(hào)公報(bào)(專(zhuān)利文獻(xiàn)3)中，公開(kāi)了設(shè)有溫度偵測(cè)元件的半導(dǎo)體芯片相關(guān)的技術(shù)。在日本特開(kāi)2009-268336號(hào)公報(bào)(專(zhuān)利文獻(xiàn)4)中，公開(kāi)了設(shè)有感溫二極管的半導(dǎo)體芯片相關(guān)的技術(shù)。在日本特開(kāi)2006-302977號(hào)公報(bào)(專(zhuān)利文獻(xiàn)5)中，公開(kāi)了設(shè)有溫度檢測(cè)用二極管的半導(dǎo)體芯片相關(guān)的技術(shù)。在日本特開(kāi)2008-17620號(hào)公報(bào)(專(zhuān)利文獻(xiàn)6)中，公開(kāi)了以下半導(dǎo)體器件相關(guān)的技術(shù)，即，將第一、第二及第三半導(dǎo)體芯片搭載到同一個(gè)封裝中，其中，所述第一半導(dǎo)體芯片為第一功率M0SFET，所述第二半導(dǎo)體芯片為第二功率M0SFET，所述第三半導(dǎo)體芯片包含驅(qū)動(dòng)第一、第二功率MOSFET的驅(qū)動(dòng)電路。專(zhuān)利文獻(xiàn)I日本特開(kāi)2005-322781號(hào)公報(bào)專(zhuān)利文獻(xiàn)2日本特開(kāi)平07-058293號(hào)公報(bào)專(zhuān)利文獻(xiàn)3日本特開(kāi)2011-49273號(hào)公報(bào)專(zhuān)利文獻(xiàn)4日本特開(kāi)2009-268336號(hào)公報(bào)專(zhuān)利文獻(xiàn)5日本特開(kāi)2006-302977號(hào)公報(bào)專(zhuān)利文獻(xiàn)6日本特開(kāi)2008-17620號(hào)公報(bào)

發(fā)明內(nèi)容
根據(jù)本案發(fā)明人的研究，可得出以下結(jié)論。本案發(fā)明人對(duì)通過(guò)以下方式制造的半導(dǎo)體器件進(jìn)行了研究，S卩，在一個(gè)半導(dǎo)體芯片內(nèi)形成開(kāi)關(guān)用功率MOSFET、以及面積比所述功率MOSFET小的用于偵測(cè)流經(jīng)所述功率MOSFET的電流的感應(yīng)M0SFET，并將所述半導(dǎo)體芯片經(jīng)由導(dǎo)電性接合材料搭載到芯片搭載部上并進(jìn)行封裝。所述半導(dǎo)體器件通過(guò)感應(yīng)MOSFET來(lái)偵測(cè)流經(jīng)功率MOSFET的電流，并根據(jù)流經(jīng)感應(yīng)MOSFET的電流來(lái)控制功率M0SFET。例如，根據(jù)流經(jīng)感應(yīng)MOSFET的電流而判斷流經(jīng)功率MOSFET的電流為過(guò)剩時(shí)，將強(qiáng)制性地切斷功率M0SFET，以保護(hù)半導(dǎo)體器件及使用所述半導(dǎo)體器件的電子器件。但是，如果對(duì)所述半導(dǎo)體器件施加熱應(yīng)力(例如使用中的熱負(fù)載或溫度循環(huán)測(cè)試 等)，則介隔在半導(dǎo)體芯片與芯片搭載部之間的導(dǎo)電性接合材料可能產(chǎn)生裂痕或剝離。在導(dǎo)電性接合材料中，產(chǎn)生了裂痕或剝離的區(qū)域?qū)⑹闺娏麟y以通過(guò)，基本無(wú)法發(fā)揮作為電流路徑的功能。流經(jīng)功率MOSFET的電流與流經(jīng)感應(yīng)MOSFET的電流具有規(guī)定的比率，但當(dāng)介隔在半導(dǎo)體芯片與芯片搭載部之間的導(dǎo)電性接合材料產(chǎn)生裂痕或剝離時(shí)，所述比率會(huì)發(fā)生變動(dòng)，因而在通過(guò)感應(yīng)MOSFET來(lái)偵測(cè)流經(jīng)功率MOSFET的電流時(shí)有可能導(dǎo)致精度下降。這將導(dǎo)致半導(dǎo)體器件的可靠性下降。本發(fā)明的目的在于提供一種能夠提高半導(dǎo)體器件的可靠性的技術(shù)。本發(fā)明的所述內(nèi)容及所述內(nèi)容以外的目的和新特征在本說(shuō)明書(shū)的描述及


中寫(xiě)明。下面簡(jiǎn)要說(shuō)明本專(zhuān)利申請(qǐng)書(shū)中所公開(kāi)的發(fā)明中具有代表性的實(shí)施方式的概要。具有代表性的實(shí)施方式所涉及的半導(dǎo)體器件是將半導(dǎo)體芯片經(jīng)由導(dǎo)電性接合材料而接合到具有導(dǎo)電性的芯片搭載部上，并經(jīng)樹(shù)脂封裝的半導(dǎo)體器件。所述半導(dǎo)體芯片中形成有主MOSFET和面積比主MOSFET小且用于偵測(cè)流經(jīng)主MOSFET的電流的感應(yīng)M0SFET。并且，在所述半導(dǎo)體芯片的主表面上，形成有所述感應(yīng)MOSFET的區(qū)域位于所述感應(yīng)MOSFET的源極用焊盤(pán)的內(nèi)側(cè)。此外的具有代表性的實(shí)施方式所涉及的半導(dǎo)體器件是將半導(dǎo)體芯片經(jīng)由導(dǎo)電性接合材料而接合到具有導(dǎo)電性的芯片搭載部上，并經(jīng)樹(shù)脂封裝的半導(dǎo)體器件。所述半導(dǎo)體芯片中形成有主MOSFET和面積比主MOSFET小且用于偵測(cè)流經(jīng)主MOSFET的電流的感應(yīng)MOSFET0并且，在所述半導(dǎo)體芯片的主表面中，形成有所述感應(yīng)MOSFET的區(qū)域被形成有所述主MOSFET的區(qū)域所包圍。下面簡(jiǎn)要說(shuō)明關(guān)于本專(zhuān)利申請(qǐng)書(shū)中所公開(kāi)的發(fā)明中根據(jù)具有代表性的實(shí)施方式所獲得的效果。根據(jù)代表性的實(shí)施方式，能夠提高半導(dǎo)體器件的可靠性。

圖I所示的是使用本發(fā)明一實(shí)施方式的半導(dǎo)體器件的電子器件的一例的電路圖。圖2所示的是本發(fā)明一實(shí)施方式的半導(dǎo)體器件的俯視透視圖。圖3所示的是本發(fā)明一實(shí)施方式的半導(dǎo)體器件的俯視透視圖。
圖4所示的是本發(fā)明一實(shí)施方式的半導(dǎo)體器件的俯視透視圖。圖5所示的是本發(fā)明一實(shí)施方式的半導(dǎo)體器件的剖面圖。圖6所示的是本發(fā)明一實(shí)施方式的半導(dǎo)體器件的剖面圖。圖7所示的是本發(fā)明一實(shí)施方式的半導(dǎo)體器件的剖面圖。圖8所示的是本發(fā)明一實(shí)施方式的半導(dǎo)體器件的安裝例的主要部分俯視圖。圖9所示的是圖8的安裝例的側(cè)視圖。圖10所示的是本發(fā)明一實(shí)施方式的半導(dǎo)體器件中所用的半導(dǎo)體芯片的芯片布局的俯視圖。
圖11所示的是本發(fā)明一實(shí)施方式的半導(dǎo)體器件中所用的半導(dǎo)體芯片的芯片布局的俯視圖。圖12所示的是本發(fā)明一實(shí)施方式的半導(dǎo)體器件中所用的半導(dǎo)體芯片的芯片布局的俯視圖。圖13所示的是本發(fā)明一實(shí)施方式的半導(dǎo)體器件中所用的半導(dǎo)體芯片的主要部分剖面圖。圖14所示的是本發(fā)明一實(shí)施方式的半導(dǎo)體器件中所用的半導(dǎo)體芯片的主要部分剖面圖。圖15所示的是本發(fā)明一實(shí)施方式的半導(dǎo)體器件中所用的半導(dǎo)體芯片的主要部分剖面圖。圖16所示的是本發(fā)明一實(shí)施方式的半導(dǎo)體器件中所用的半導(dǎo)體芯片的主要部分剖面圖。圖17所示的是課題的說(shuō)明圖。圖18所示的是課題的說(shuō)明圖。圖19所示的是圖17的狀態(tài)的等效電路圖。圖20所示的是圖18的狀態(tài)的等效電路圖。圖21所示的是本發(fā)明一實(shí)施方式的半導(dǎo)體器件的說(shuō)明圖。圖22所示的是本發(fā)明一實(shí)施方式的半導(dǎo)體器件的說(shuō)明圖。圖23所示的是本發(fā)明一實(shí)施方式的半導(dǎo)體器件中所用的半導(dǎo)體芯片的芯片布局的俯視圖。圖24所示的是本發(fā)明一實(shí)施方式的半導(dǎo)體器件中所用的半導(dǎo)體芯片的芯片布局的俯視圖。圖25所示的是本發(fā)明一實(shí)施方式的半導(dǎo)體器件中所用的半導(dǎo)體芯片的芯片布局的俯視圖。圖26所示的是第一變形例的半導(dǎo)體芯片的芯片布局的俯視圖。圖27所示的是第一變形例的半導(dǎo)體芯片的芯片布局的俯視圖。圖28所示的是第一變形例的半導(dǎo)體芯片的芯片布局的俯視圖。圖29所示的是第一變形例的半導(dǎo)體芯片的主要部分剖面圖。圖30所示的是第二變形例的半導(dǎo)體芯片的芯片布局的俯視圖。圖31所示的是第二變形例的半導(dǎo)體芯片的芯片布局的俯視圖。圖32所示的是第二變形例的半導(dǎo)體芯片的芯片布局的俯視圖。
圖33所示的是第二變形例的半導(dǎo)體芯片的主要部分剖面圖。圖34所示的是第二變形例的半導(dǎo)體芯片的主要部分剖面圖。圖35所示的是使用圖30 圖34所示的第二變形例的半導(dǎo)體芯片CPH時(shí)的半導(dǎo)體器件的俯視透視圖。圖36所示的是圖35的半導(dǎo)體器件的剖面圖。圖37所示的是第三變形例的半導(dǎo)體芯片的芯片布局的俯視圖。圖38所示的是第三變形例的半導(dǎo)體芯片的芯片布局的俯視圖。圖39所示的是第三變形例的半導(dǎo)體芯片的芯片布局的俯視圖。

圖40所示的是第三變形例的半導(dǎo)體芯片的主要部分剖面圖。圖41所示的是第4變形例的半導(dǎo)體器件的俯視透視圖。圖42所示的是圖41的半導(dǎo)體器件的剖面圖。圖43所示的是圖41的半導(dǎo)體器件的剖面圖。圖44所示的是第5變形例的半導(dǎo)體器件的俯視透視圖。圖45所示的是圖44的半導(dǎo)體器件的剖面圖。圖46所示的是第6變形例的半導(dǎo)體器件的俯視透視圖。圖47所示的是圖46的半導(dǎo)體器件的剖面圖。圖48所示的是圖46的半導(dǎo)體器件的剖面圖。圖49所示的是第7變形例的半導(dǎo)體器件的俯視透視圖。圖50所示的是圖49的半導(dǎo)體器件的剖面圖。圖51所示的是用接合引線來(lái)代替金屬板時(shí)的本發(fā)明一實(shí)施方式的半導(dǎo)體器件的俯視透視圖。圖52所示的是本發(fā)明另一實(shí)施方式的半導(dǎo)體芯片的主要部分剖面圖。圖53所示的是本發(fā)明另一實(shí)施方式的半導(dǎo)體芯片的主要部分剖面圖。圖54所示的是本發(fā)明另一實(shí)施方式的半導(dǎo)體芯片的芯片布局的俯視圖。圖55所示的是本發(fā)明另一實(shí)施方式的半導(dǎo)體芯片的芯片布局的俯視圖。圖56所示的是本發(fā)明另一實(shí)施方式的半導(dǎo)體芯片的芯片布局的俯視圖。圖57所示的是使用圖52 圖56的半導(dǎo)體芯片的半導(dǎo)體器件的俯視透視圖。圖58所示的是圖57的半導(dǎo)體器件的剖面圖。圖59所示的是圖57的半導(dǎo)體器件的剖面圖。圖60所示的是使用本發(fā)明另一實(shí)施方式的半導(dǎo)體器件的電子器件的一例的電路圖。符號(hào)說(shuō)明I基板(半導(dǎo)體基板)Ia基板本體Ib外延層2場(chǎng)絕緣膜3半導(dǎo)體區(qū)域4半導(dǎo)體區(qū)域5槽
6柵極絕緣膜7柵極電極7a布線部8絕緣膜9a、9b接觸孔10導(dǎo)電體膜IOG柵極布線IOGl柵極布線 IOSl源極布線10S2源極布線11半導(dǎo)體區(qū)域12保護(hù)膜13開(kāi)口部14金屬層20箭頭21布線基板22a、22b、22c、22d、22e布線31基板(半導(dǎo)體基板)31a基板本體31b外延層33P 型阱34柵極絕緣膜35柵極電極36側(cè)墻隔離層37第一 n_型漏極區(qū)域38第二 ιΓ型漏極區(qū)域39η+型漏極區(qū)域40η_型源極區(qū)域41金屬層41η+型源極區(qū)域44P型穿孔層45P+型半導(dǎo)體區(qū)域46絕緣膜48栓塞49金屬硅化物層50保護(hù)膜51開(kāi)口部111焊錫112、112a、112b電流
113裂痕AMPl放大器電路BE1、BE2背面電極CA, CB, CC芯片部件CLC控制電路CMPl比較器電路CPH、CPHlOI、CPL半導(dǎo)體芯片Cout輸出電容器
DP 1、DP2、DP3芯片焊盤(pán)DR1、DR2驅(qū)動(dòng)器電路Idh、Iref > Ise電流Ilm允許上限值LI線圈LB導(dǎo)線布線LD, LD I、LD2、LD3、LD4、LD5導(dǎo)線LOD負(fù)載Ml布線M1DUM1D2漏極布線MlG柵極布線MPl金屬板MPla第一部分MPlb第二部分MPlc第三部分MP2金屬板MP2a第一部分MP2b第二部分MP2c第三部分MR封裝部MRa上表面MRb背面NI輸出節(jié)點(diǎn)OCP過(guò)流保護(hù)電路OP開(kāi)口部PD、PDC1、PDC2、PDC3、PDC4、PDC5焊盤(pán)PDHG, PDHSU PDHSla, PDHSlb焊盤(pán)PDHS2、PDHS3、PDHS4焊盤(pán)PDLG、PDLSl、PDLS3、PDLS4焊盤(pán)PF, PG封裝PffLP 型阱
QHl功率 MOSFETQL功率 MOSFETQSl感應(yīng) MOSFETR101、R102、R103、R104電阻RGl主 MOSFET 區(qū)域RG2感應(yīng) MOSFET 區(qū)域RST電阻SD1、SD2、SD3、SD4粘合層 SMU SMla, SMlb, SMlc半導(dǎo)體器件SMlcU SMle、SMlf半導(dǎo)體器件TE1、TE2、TE3端子TRl晶體管VIN電位WA引線(接合引線)X第一方向Y第二方向
具體實(shí)施例方式在以下實(shí)施方式中，為了方便，在必要時(shí)將幾個(gè)部分或?qū)?shí)施方式分割來(lái)說(shuō)明，除了需要特別說(shuō)明的以外，這些都不是彼此獨(dú)立且無(wú)關(guān)系的，而是與其它一部分或者全部的變形例、應(yīng)用例、詳細(xì)內(nèi)容及補(bǔ)充說(shuō)明等相互關(guān)聯(lián)的。另外，在以下實(shí)施方式中提及要素?cái)?shù)等(包括個(gè)數(shù)、數(shù)值、量、范圍等)時(shí)，除了特別說(shuō)明及原理上已經(jīng)明確限定了特定的數(shù)量等除外，所述的特定數(shù)并非指固定的數(shù)量，而是可大于等于該特定數(shù)或可小于等于該特定數(shù)。而且，在以下實(shí)施方式中，除了特別說(shuō)明及原理上已經(jīng)明確了是必要時(shí)除外，所述的構(gòu)成要素(包括要素步驟等)也并非是必須的要素。同樣地，在以下實(shí)施方式中提及的構(gòu)成要素等的形狀、位置關(guān)系等時(shí)，除了特別說(shuō)明時(shí)及原理上已經(jīng)明確了并非如此時(shí)，實(shí)質(zhì)上包括與前述形狀等相近或者類(lèi)似的。同理，上述的數(shù)值及范圍也是同樣的。以下根據(jù)附圖詳細(xì)說(shuō)明本發(fā)明的實(shí)施方式。另外，為了說(shuō)明實(shí)施方式的所有圖中，原則上對(duì)具有同一功能的構(gòu)件采用同一符號(hào)，省略掉重復(fù)的說(shuō)明。另外，在除了需要特別說(shuō)明的以外，對(duì)具有同一或同樣的部分原則上不進(jìn)行重復(fù)說(shuō)明。另外，在實(shí)施方式所用的圖中，為了使圖面簡(jiǎn)單易懂，有時(shí)會(huì)省略掉剖面圖的剖面線?；蛘咭矔?huì)給俯視圖加上剖面線。而且，在本專(zhuān)利申請(qǐng)書(shū)中，將場(chǎng)效應(yīng)晶體管寫(xiě)成MOSFET (Metal OxideSemiconductor Field Effect Transistor),但柵極絕緣膜也包括非氧化膜。(實(shí)施方式I)<關(guān)于電路結(jié)構(gòu) > 圖I所示的是使用本發(fā)明一實(shí)施方式的半導(dǎo)體器件(半導(dǎo)體封裝)SMl的電子器件的一例的電路圖，圖中所示的是使用半導(dǎo)體器件SMl構(gòu)成非絕緣型DC-DC轉(zhuǎn)換器時(shí)的電路圖。圖I所示的非絕緣型DC-DC轉(zhuǎn)換器如可用于桌面型個(gè)人電腦、筆記本型個(gè)人電腦、服務(wù)器或游戲機(jī)之類(lèi)的電子設(shè)備的電源電路等。圖I所示的非絕緣型DC-DC轉(zhuǎn)換器中所用的半導(dǎo)體器件SMl具有兩個(gè)功率 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)即 M0SFETQH1 和M0SFETQL1 ;用于偵測(cè)流經(jīng)功率M0SFETQH1的電流的感應(yīng)M0SFETQS I ；以及控制電路CLC。簡(jiǎn)單說(shuō)就是，控制電路CLC形成于半導(dǎo)體芯片(控制用半導(dǎo)體芯片)CPC內(nèi)，功率M0SFETQH1及感應(yīng)M0SFETQS1形成于半導(dǎo)體芯片(高側(cè)用半導(dǎo)體芯片)CPH內(nèi)，功率M0SFETQL1形成于半導(dǎo)體芯片(低側(cè)用半導(dǎo)體芯片)CPL內(nèi)，這三個(gè)半導(dǎo)體芯片CPC、CPH、CPL被封裝在同一個(gè)封裝中，從而形成半導(dǎo)體器件SMl。下面說(shuō)明其詳細(xì)內(nèi)容?？刂齐娐稢LC具有作為驅(qū)動(dòng)電路的兩個(gè)驅(qū)動(dòng)器電路(驅(qū)動(dòng)電路)DR1、DR2，驅(qū)動(dòng)器電路DR1、DR2是根據(jù)從半導(dǎo)體器件SMl的外部(的控制電路)向控制電路CLC供應(yīng)的脈寬調(diào)制(Pulse Width Modulation :PWM)信號(hào)等，分別控制功率M0SFETQH1 及功率M0SFETQL1的柵極端子的電位，以控制功率M0SFETQH1及功率M0SFETQL1的動(dòng)作的電路。而且，作為其 他形態(tài)，也可將生成脈寬調(diào)制(PWM)信號(hào)的電路設(shè)置在控制電路CLC內(nèi)。驅(qū)動(dòng)器電路DRl的輸出與功率M0SFETQH1的柵極端子電連接，驅(qū)動(dòng)器電路DR2的輸出與功率M0SFETQL1的柵極端子電連接。驅(qū)動(dòng)器電路DR1、DR2可視為功率M0SFETQH1及功率M0SFETQL1的驅(qū)動(dòng)器電路(驅(qū)動(dòng)電路)。功率M0SFETQH1和功率M0SFETQL1串聯(lián)在輸入電壓供應(yīng)用端子(半導(dǎo)體器件SMl的外部連接用端子)TEl與基準(zhǔn)電位供應(yīng)用端子(半導(dǎo)體器件SMl的外部連接用端子)TE2之間。S卩，功率M0SFETQH1的源極/漏極路徑串聯(lián)在輸入電壓供應(yīng)用端子TEl與輸出節(jié)點(diǎn)(半導(dǎo)體器件SMl的輸出端子)NI之間，功率M0SFETQL1的源極/漏極路徑串聯(lián)在輸出節(jié)點(diǎn)NI與基準(zhǔn)電位供應(yīng)用端子TE2之間。另外，對(duì)輸入電壓供應(yīng)用端子TEl供給半導(dǎo)體器件SMl外部的電源(輸入用電源)的高電位側(cè)的電位(電源電位)VIN，例如供給12V，對(duì)基準(zhǔn)電位供應(yīng)用端子TE2供應(yīng)比對(duì)輸入電壓供應(yīng)用端子TEl供應(yīng)的輸入電壓(電位VIN)低的基準(zhǔn)電位，如供給接地電位(接地電位、0V)。而且，在圖I中，符號(hào)D I表示功率M0SFETQH1的漏極，符號(hào)S I表示功率M0SFETQH1的源極，符號(hào)D2表示功率M0SFETQL1的漏極，符號(hào)S2表示功率M0SFETQL1的源極。輸出節(jié)點(diǎn)NI經(jīng)由線圈(例如扼流線圈)LI而連接到負(fù)載LOD上。功率MOSFET (場(chǎng)效應(yīng)晶體管、功率晶體管)QHl是高側(cè)開(kāi)關(guān)(高電位側(cè)第一動(dòng)作電壓；以下簡(jiǎn)稱(chēng)為“高側(cè)”)用場(chǎng)效應(yīng)晶體管，具有用于向上述線圈LI內(nèi)蓄積能量的開(kāi)關(guān)功能。即，功率M0SFETQH1是開(kāi)關(guān)用晶體管(開(kāi)關(guān)元件)。線圈LI是對(duì)非絕緣型DC-DC轉(zhuǎn)換器的輸出(即負(fù)載LOD的輸入)供應(yīng)電力的兀件。如后所述，所述高側(cè)用功率M0SFETQH1形成于半導(dǎo)體芯片(高側(cè)用半導(dǎo)體芯片)CPH中。而且，所述功率M0SFETQH1例如由η溝道型的場(chǎng)效應(yīng)晶體管形成。本實(shí)施方式中，所述場(chǎng)效應(yīng)晶體管的溝道是沿半導(dǎo)體芯片CPH的厚度方向形成。此時(shí)，與沿著半導(dǎo)體芯片CPH的主表面(與半導(dǎo)體芯片CPH的厚度方向正交的面)形成溝道的場(chǎng)效應(yīng)晶體管相比，能夠增加單位面積的溝道寬度，并可降低導(dǎo)通電阻，因此能夠?qū)崿F(xiàn)元件的小型化，從而實(shí)現(xiàn)封裝的小型化。另一方面，功率MOSFET (場(chǎng)效應(yīng)晶體管、功率晶體管)QLl是低側(cè)開(kāi)關(guān)(低電位側(cè)第二動(dòng)作電壓；以下簡(jiǎn)稱(chēng)為“低側(cè)”)用場(chǎng)效應(yīng)晶體管，具有與從半導(dǎo)體器件SMl的外部(的控制電路)對(duì)控制電路CLC供應(yīng)的信號(hào)的頻率同步并降低晶體管的電阻以進(jìn)行整流的功能。即，功率M0SFETQL1是整流用(同步整流用)的晶體管，本實(shí)施方式中為非絕緣型DC-DC轉(zhuǎn)換器的整流用晶體管。如后所述，所述低側(cè)用功率M0SFETQL1形成于半導(dǎo)體芯片(低側(cè)用半導(dǎo)體芯片)CPL0所述功率M0SFETQL1例如由η溝道型的功率MOSFET形成，且與上述功率M0SFETQH1同樣地沿半導(dǎo)體芯片CPL的厚度方向形成溝道。使用沿半導(dǎo)體芯片CPL的厚度方向形成溝道的功率MOSFET的理由是對(duì)于低側(cè)用功率M0SFETQL1而言，其導(dǎo)通時(shí)間(施加電壓的期間的時(shí)間)比高側(cè)用功率M0SFETQH1的導(dǎo)通時(shí)間長(zhǎng)，因?qū)娮柙斐傻膿p失也比開(kāi)關(guān)損失大。因此，使用沿半導(dǎo)體芯片CPL的厚度方向形成溝道的場(chǎng)效應(yīng)晶體管與使用以沿著半導(dǎo)體芯片CPL主表面的方式形成溝道的場(chǎng)效應(yīng)晶體管的情況相比，能夠增加單位面積的溝道寬度。即，通過(guò)使低側(cè)用功率M0SFETQL1由沿半導(dǎo)體芯片CPL的厚度方向形成溝道的場(chǎng)效應(yīng)晶體管形成，能夠減小導(dǎo)通電阻，因此即使流經(jīng)非絕緣型DC-DC轉(zhuǎn)換器的電流增大，也能夠提高電壓轉(zhuǎn)換效率。另外，上述高側(cè)用功率M0SFETQH1可視為DC-DC轉(zhuǎn)換器(本實(shí)施方式中為非絕 緣型DC-DC轉(zhuǎn)換器)的高側(cè)MOSFET (高側(cè)用MOSFET)，上述低側(cè)用功率M0SFETQL1可視為DC-DC轉(zhuǎn)換器(本實(shí)施方式中為非絕緣型DC-DC轉(zhuǎn)換器)的低側(cè)MOSFET (低側(cè)用MOSFET)。在連結(jié)功率M0SFETQH1的源極與功率M0SFETQL1的漏極的布線上，設(shè)有將輸出用電源電位供應(yīng)到半導(dǎo)體器件SMl的外部的上述輸出節(jié)點(diǎn)NI。所述輸出節(jié)點(diǎn)NI經(jīng)由輸出布線而與線圈LI電連接，再經(jīng)由輸出布線而與負(fù)載LOD電連接。作為負(fù)載L0D，例如有硬碟驅(qū)動(dòng)器 HDD、ASIC (Application Specific Integrated Circuit :特定用途集成電路)、FPGA(Field Programmable Gate Array :現(xiàn)場(chǎng)可編程門(mén)陣列)、擴(kuò)展卡(PCI CARD)、存儲(chǔ)器(DDR存儲(chǔ)器、動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DynamicRAM,DRAM)、閃存等)、CPU(Central ProcessingUnit)等。而且，輸出電容器Cout電連接于連結(jié)線圈LI和負(fù)載LOD的輸出布線與基準(zhǔn)電位GND供應(yīng)用端子之間。在上述非絕緣型DC-DC轉(zhuǎn)換器中，在由功率M0SFETQH1及功率M0SFETQL1在取得同步的同時(shí)通過(guò)交替地導(dǎo)通/斷開(kāi)來(lái)進(jìn)行電源電壓的轉(zhuǎn)換。即，當(dāng)高側(cè)用功率M0SFETQH1導(dǎo)通時(shí)，電流從端子TEl通過(guò)功率M0SFETQH1流向輸出節(jié)點(diǎn)NI。另一方面，當(dāng)高側(cè)用功率M0SFETQH1斷開(kāi)時(shí)，因線圈LI的逆電壓而有電流流動(dòng)，當(dāng)所述電流流動(dòng)時(shí)，通過(guò)導(dǎo)通低側(cè)用功率M0SFETQL1，即可減少電壓降。流經(jīng)功率M0SFETQH1的電流被感應(yīng)M0SFETQS1偵測(cè)到，根據(jù)流經(jīng)感應(yīng)M0SFETQH1的電流來(lái)控制功率M0SFETQH1。例如，當(dāng)根據(jù)流經(jīng)感應(yīng)M0SFETQS1的電流而將流經(jīng)功率M0SFETQH1的電流判斷(偵測(cè))為過(guò)剩時(shí)，將強(qiáng)制性地?cái)嚅_(kāi)功率M0SFETQH1，從而能夠保護(hù)半導(dǎo)體器件SMl及使用所述半導(dǎo)體器件SMl的電子器件。感應(yīng)MOS (場(chǎng)效應(yīng)晶體管)QSl如后所述，與高側(cè)用功率M0SFETQH1 —同形成于半導(dǎo)體芯片CPH。感應(yīng)M0SFETQS1以在半導(dǎo)體芯片CPH內(nèi)與功率M0SFETQH1構(gòu)成電流鏡電路的方式而形成，例如大小為功率M0SFETQH1的1/20000。大小比可根據(jù)需要而改變，下面以大小比為1/20000為例進(jìn)行說(shuō)明。感應(yīng)M0SFETQS I與功率M0SFETQH1共用漏極及柵極。S卩，感應(yīng)M0SFETQS1與功率M0SFETQH1的漏極彼此電連接而共用，所述共用漏極連接于端子TEl，以對(duì)感應(yīng)M0SFETQS1的漏極及功率M0SFETQH1的漏極供應(yīng)相同的電位。而且，感應(yīng)M0SFETQS1與功率M0SFETQH1的柵極彼此電連接而共用，所述共用柵極連接到驅(qū)動(dòng)器電路DRl上，以從驅(qū)動(dòng)器電路DRl對(duì)感應(yīng)M0SFETQS1的柵極及功率M0SFETQH1的柵極輸入相同的柵極信號(hào)。另一方面，感應(yīng)M0SFETQS1的源極并不與功率M0SFETQH1的源極共用，功率M0SFETQH1的源極連接到輸出節(jié)點(diǎn)NI上，與此相對(duì)，感應(yīng)M0SFETQS1的源極經(jīng)由晶體管TRl而連接到端子(外部端子、半導(dǎo)體器件SMl的外部連接用端子)TE3上。具體地說(shuō)就是，感Smosfetqsi的源極連接到后述的形成于半導(dǎo)體芯片cpc上的晶體管(P溝道型mosfet)TRl的源極上，所述晶體管TRl的漏極連接到端子TE3上。而且，也可在功率M0SFETQH1的源極與感應(yīng)M0SFETQS1的源極之間連接保護(hù)用二極管(圖中未示出)。在放大器電路AMPl (所述放大器電路AMPl形成于后述的半導(dǎo)體芯片CPC)的兩個(gè)輸入節(jié)點(diǎn)上分別連接有功率M0SFETQH1的源極與感應(yīng)M0SFETQS1的源極，通過(guò)放大器電路AMPl的輸出節(jié)點(diǎn)來(lái)驅(qū)動(dòng)晶體管TRl的柵極。感應(yīng)M0SFETQS1是用于檢測(cè)流經(jīng)功率 M0SFETQH1的電流Idh的元件。在感應(yīng)M0SFETQS1中，當(dāng)感應(yīng)M0SFETQS1與功率M0SFETQH1的源極電壓相等時(shí)，由于前述的電流鏡結(jié)構(gòu)而流過(guò)電流Idh的規(guī)定比率(本實(shí)施方式中為1/20000)的電流。S卩，功率M0SFETQH1與感應(yīng)M0SFETQS I的尺寸比被設(shè)定成，當(dāng)電流Idh流經(jīng)功率M0SFETQH1時(shí)，流經(jīng)感應(yīng)M0SFETQS1的電流Ise為電流Idh的1/20000(即Ise =Idh/20000) ο為了使所述感應(yīng)M0SFETQS1與功率M0SFETQH1的源極電壓相等，并且高精度地檢測(cè)功率M0SFETQH1的電流Idh，而設(shè)有放大器電路AMPl及晶體管TRl。端子(半導(dǎo)體器件SMl的端子)TE3連接在設(shè)于半導(dǎo)體器件SMl外部的電阻RST，所述電阻RST是電流/電壓轉(zhuǎn)換用外部電阻(外置電阻、電阻元件)。具體地說(shuō)就是，電阻RST的一端連接于端子TE3，另一端連接于接地電位(接地電位，0V)。通過(guò)將電阻RST連接到端子TE3，便可將流經(jīng)感應(yīng)M0SFETQS1的電流值轉(zhuǎn)換為端子TE3的電壓值(流經(jīng)感應(yīng)M0SFETQS1的電流Ise越大，端子TE3的電壓值就越大，具體地說(shuō)就是，端子TE3的電壓值與流經(jīng)感應(yīng)M0SFETQS1的電流Ise的值大致成正比)。端子TE3的電壓由控制電路CLC內(nèi)的比較器電路CMPI與比較電壓(例如1.5V)進(jìn)行比較。當(dāng)由比較器電路CMPl檢測(cè)到端子TE3的電壓值大于比較電壓(例如1.5V)時(shí)，控制電路CLC內(nèi)的過(guò)流保護(hù)電路OCP將啟動(dòng)并控制驅(qū)動(dòng)器電路DR1、DR2，以將功率M0SFETQH1及功率M0SFETQL1設(shè)為斷開(kāi)狀態(tài)(即斷開(kāi)對(duì)功率M0SFETQH1及功率M0SFETQL1的柵極輸入的柵極信號(hào))。即，當(dāng)判斷(檢測(cè))為端子TE3的電壓值大于比較電壓(例如I. 5V)時(shí)，(即判斷(檢測(cè))流經(jīng)感應(yīng)M0SFETQS1的電流Ise過(guò)大時(shí))，控制電路CLC將功率M0SFETQH1及功率M0SFETQL1設(shè)為斷開(kāi)(斷開(kāi)狀態(tài)、非導(dǎo)通狀態(tài))。流經(jīng)功率M0SFETQH1的電流Idh被感Smosfetqs i(作為流經(jīng)感應(yīng)mosfetqs I的電流ise)偵測(cè)到，且判斷(檢測(cè))流經(jīng)感應(yīng)M0SFETQS1的電流Ise過(guò)大時(shí)，控制電路CLC斷開(kāi)功率M0SFETQH1及功率M0SFETQL1，從而能夠在流經(jīng)功率M0SFETQH1的電流過(guò)大時(shí)強(qiáng)制性地?cái)嚅_(kāi)功率M0SFETQH1及功率M0SFETQL1。具體地說(shuō)就是，將電阻RST的電阻值設(shè)定如下當(dāng)有功率M0SFETQH1的電流Idh的允許上限值Ilm的1/20000的電流流經(jīng)感應(yīng)MOSFETQS I時(shí)(即為Ise = Ilm/20000時(shí))，端子TE3的電壓達(dá)到上述比較電壓(例如1.5V)。由此，當(dāng)允許上限值Ilm以上的電流流經(jīng)功率M0SFETQH1時(shí)，將有Ilm/20000以上的電流流經(jīng)感應(yīng)M0SFETQS1，而端子TE3的電壓將達(dá)到上述比較電壓(例如I. 5V)以上，因此控制電路CLC將強(qiáng)制性斷開(kāi)功率M0SFETQH1及功率M0SFETQL1。由此，能夠防止允許上限值Ilm以上的電流流經(jīng)功率M0SFETQH1，從而可提高半導(dǎo)體器件SMl及使用所述半導(dǎo)體器件SMl的電子器件的可靠性。<關(guān)于半導(dǎo)體器件的結(jié)構(gòu)>圖2 圖4所示的是本實(shí)施方式的半導(dǎo)體器件SMl的俯視透視圖，圖5 圖7所示的是半導(dǎo)體器件SMl的剖面圖(側(cè)面剖面圖)。圖2中所示的是從上面?zhèn)扔^察半導(dǎo)體器件SM1，且透過(guò)封裝部(封裝樹(shù)脂部)MR所看到的俯視圖(俯視圖)。圖3是在圖2中進(jìn)一步 去除金屬板MP1、MP2及接合引線WA (透過(guò)金屬板MPl、MP2及接合引線WA所看到)的狀態(tài)的半導(dǎo)體器件SMl的俯視透視圖，圖4是在圖3中進(jìn)一步去除半導(dǎo)體芯片CPC、CPH、CPL(透過(guò)半導(dǎo)體芯片CPC、CPH、CPL所看到)的狀態(tài)的半導(dǎo)體器件SMl的俯視透視圖。另外，圖8雖為俯視圖，但為了使圖面簡(jiǎn)單易懂，對(duì)芯片焊盤(pán)DP1、DP2、DP3、導(dǎo)線布線LB及導(dǎo)線LD標(biāo)注斜線的剖面線。而且，圖5大致對(duì)應(yīng)于圖2的A-A線的剖面圖，圖6大致對(duì)應(yīng)于圖2的B-B線的剖面圖，圖7大致對(duì)應(yīng)于圖2的C-C線的剖面圖。另外，符號(hào)X表示第一方向，符號(hào)Y表不與第一方向X正交的第二方向。本實(shí)施方式中，如上所述，將形成有控制電路CLC的半導(dǎo)體芯片CPC、形成有高側(cè)開(kāi)關(guān)用場(chǎng)效應(yīng)晶體管即功率M0SFETQH1的半導(dǎo)體芯片CPH以及形成有低側(cè)開(kāi)關(guān)用場(chǎng)效應(yīng)晶體管即功率M0SFETQL1的半導(dǎo)體芯片CPL集成(封裝)在一個(gè)半導(dǎo)體封裝內(nèi)，構(gòu)成一個(gè)半導(dǎo)體器件SM1。由此，除了能夠?qū)崿F(xiàn)電子器件(例如非絕緣型DC-DC轉(zhuǎn)換器)的小型化及薄型化以外，還能減小布線寄生電感，因而也能實(shí)現(xiàn)高頻化及高效率化。另外，在半導(dǎo)體芯片CPH中，還內(nèi)置有用于偵測(cè)流經(jīng)功率M0SFETQH1的電流的感應(yīng)M0SFETQS1。本實(shí)施方式的半導(dǎo)體器件SMl具有芯片焊盤(pán)(焊墊、芯片搭載部)DP1、DP2、DP3 ；搭載在所述芯片焊盤(pán)DP1、DP2、DP3各自的主表面(上表面)上的半導(dǎo)體芯片CPC、CPH、CPL ;金屬板(導(dǎo)體板)MP 1、MP2 ;多根接合引線(以下簡(jiǎn)稱(chēng)為“引線”)WA ;多根導(dǎo)線LD ;導(dǎo)線布線(布線部)LB ;以及將其進(jìn)行封裝的封裝部(封裝樹(shù)脂部)MR。封裝部(封裝樹(shù)脂部)MR例如由熱固性樹(shù)脂材料等樹(shù)脂材料等構(gòu)成，也可含有填充劑等。例如，可使用含有填充劑的環(huán)氧樹(shù)脂等形成封裝部MR。除了環(huán)氧類(lèi)樹(shù)脂以外，基于實(shí)現(xiàn)低應(yīng)力化等的理由，例如也可將添加有苯酚類(lèi)固化劑、硅酮橡膠及填充劑等的聯(lián)苯類(lèi)熱固性樹(shù)脂用作封裝部MR的材料。本實(shí)施方式的半導(dǎo)體器件SMl例如采用QFN(Quad Flat Non-Ieaded package:四方扁平無(wú)引腳封裝)型的面安裝型的半導(dǎo)體封裝。封裝部MR具有一個(gè)主表面即上表面(表面)MRa ;上表面MRa的相反側(cè)的主表面即背面(下表面、底面)MRb ;以及與上表面MRa及背面MRb交叉的側(cè)面(四個(gè)側(cè)面)。S卩，封裝部MR的外觀呈由上表面MRa、背面MRb及側(cè)面圍成的薄板狀。封裝部MR的上表面MRa及背面MRb的平面形狀例如形成為矩形形狀，也可切除所述矩形(平面矩形)的角(倒角)，或者使所述矩形(平面矩形)的角帶有弧度。當(dāng)將封裝部MR的上表面MRa及背面MRb的平面形狀設(shè)為矩形時(shí)，封裝部MR與所述厚度交叉的平面形狀(外形形狀)呈矩形(四邊形)。在封裝部MR的側(cè)面(MRcl、MRc2、MRc3、MRc4)及背面(MRb)外周，多根導(dǎo)線LD沿著封裝部MR的外周露出。本實(shí)施方式中，導(dǎo)線LD未向封裝部MR的外側(cè)大幅突出而形成，且半導(dǎo)體器件SMl采用QFN結(jié)構(gòu)。而且，在封裝部MR的背面MRb中露出如平面大致呈矩形形狀的三個(gè)芯片焊盤(pán)(芯片搭載部)DP1、DP2、DP3的背面(下表面)。其中，芯片焊盤(pán)DP3的露出面積最大，其次是芯片焊盤(pán)DP2的露出面積。 但是，半導(dǎo)體器件SMl的結(jié)構(gòu)并不限定于QFN結(jié)構(gòu)，還可進(jìn)行各種變更，例如也可采用 QFP(Quad Flat Package :四方扁平封裝)結(jié)構(gòu)或SOp (Small Out-line PackagevJWh形封裝)結(jié)構(gòu)等其他扁平封裝結(jié)構(gòu)。在QFP結(jié)構(gòu)的情況下，多根導(dǎo)線LD以從封裝部MR的四邊(側(cè)面及背面外周)向外側(cè)大幅突出的狀態(tài)而露出。在SOP結(jié)構(gòu)的情況下，多根導(dǎo)線LD以從封裝部MR的兩邊(側(cè)面及背面外周)向外側(cè)大幅突出的狀態(tài)而露出。芯片焊盤(pán)DP1、DP2、DP3以彼此具備規(guī)定的間隔而分離的狀態(tài)而相鄰地配置。芯片焊盤(pán)DP1、DP2、DP3各自的中心偏離半導(dǎo)體器件SM1(封裝部MR)的中心而配置。其中，芯片焊盤(pán)DP3的整體面積(平面尺寸)最大，其次是芯片焊盤(pán)DP2的整體面積(平面尺寸)，芯片焊盤(pán)DP I的整體面積(平面尺寸)最小。芯片焊盤(pán)DP 1、DP2、DP3以各自的長(zhǎng)邊彼此沿順的方式而配置。芯片焊盤(pán)DPl以一邊沿著芯片焊盤(pán)DP2的短邊，且芯片焊盤(pán)DPl中與上述一邊交叉的另一邊沿著芯片焊盤(pán)DP3的長(zhǎng)邊的方式而配置。芯片焊盤(pán)DPl是搭載半導(dǎo)體芯片CPC的芯片搭載部(驅(qū)動(dòng)器用芯片搭載部、控制用芯片搭載部)，芯片焊盤(pán)DP2是搭載半導(dǎo)體芯片CPH的芯片搭載部(高側(cè)用芯片搭載部)，芯片焊盤(pán)DP3是搭載半導(dǎo)體芯片CPL的芯片搭載部(低側(cè)用芯片搭載部)。各芯片焊盤(pán)DP1、DP2、DP3的至少一部分由封裝部MR所封裝，本實(shí)施方式中，各芯片焊盤(pán)DP1、DP2、DP3的背面(下表面)之一部分從封裝部MR的背面MRb露出。由此，能夠使半導(dǎo)體芯片CPC、CPH、CPL在動(dòng)作時(shí)產(chǎn)生的熱主要從半導(dǎo)體芯片CPC、CPH、CPL的背面(下表面)通過(guò)芯片焊盤(pán)DPI、DP2、DP3散發(fā)到半導(dǎo)體器件SMl的外部。各芯片焊盤(pán)DPI、DP2、DP3的面積比其上搭載的各半導(dǎo)體芯片CPC、CPH、CPL的面積大，從而能夠提高散熱性。芯片焊盤(pán)DPI、DP2、DP3、導(dǎo)線LD及導(dǎo)線布線LB由導(dǎo)電體構(gòu)成，優(yōu)選包含銅(Cu)或銅合金等金屬材料。銅(Cu)或銅(Cu)合金具有易加工、導(dǎo)熱性高及相對(duì)較廉價(jià)等優(yōu)點(diǎn)，因此適合用作芯片焊盤(pán)DP1、DP2、DP3、導(dǎo)線LD及導(dǎo)線布線LB的主材料。而且，如果芯片焊盤(pán)0 1、0 2、0 3、導(dǎo)線0)及導(dǎo)線布線1^由相同的材料(相同的金屬材料)形成，便能夠使用相同的引線框來(lái)制造半導(dǎo)體器件SM1，從而使半導(dǎo)體器件SMl的制造變得容易。而且，在芯片焊盤(pán)DPI、DP2、DP3、導(dǎo)線LD及導(dǎo)線布線LB的主表面(上表面)上，在半導(dǎo)體芯片CPC、CPH、CPL所接觸的區(qū)域、引線WA所接觸的區(qū)域、金屬板MP1、MP2所接觸的區(qū)域中，也可形成包含銀(Ag)等的鍍層(圖中未示出)。由此，能夠?qū)雽?dǎo)體芯片CPC、CPH、CPL、金屬板MPl、MP2及引線WA更可靠地連接到芯片焊盤(pán)DPI、DP2、DP3、導(dǎo)線LD及導(dǎo)線布線LB。而且，芯片焊盤(pán)DP1、DP2、DP3、導(dǎo)線布線LB及導(dǎo)線LD的背面(下表面)側(cè)之一部分的總厚度(與其他部分相比)相對(duì)較薄。因此，封裝部MR的封裝材料(封裝樹(shù)脂材料)將進(jìn)入芯片焊盤(pán)DP1、DP2、DP3、導(dǎo)線布線LB及導(dǎo)線LD的背面?zhèn)鹊妮^薄的部分。由此，能夠提高芯片焊盤(pán)DPI、DP2、DP3、導(dǎo)線布線LB及導(dǎo)線LD與封裝部MR的密接性，并且芯片焊盤(pán)DP1、DP2、DP3、導(dǎo)線布線LB及導(dǎo)線LD難以從封裝部MR脫落，因此能夠減少或防止芯片焊盤(pán)DP1、DP2、DP3、導(dǎo)線布線LB及導(dǎo)線LD發(fā)生剝離或變形不良等。而且，在封裝部MR的背面MRb露出的芯片焊盤(pán)DP1、DP2、DP3、導(dǎo)線布線LB及導(dǎo)線LD的各下表面，也可形成焊錫鍍層等的鍍層(圖中未示出)。由此，便于將半導(dǎo)體器件SMl安裝(焊錫安裝)到安裝基板(對(duì)應(yīng)于后述的布線基板21)等之上。芯片焊盤(pán)(高側(cè)用芯片搭載部)DP2形成為第一方向X的長(zhǎng)度比第二方向Y的長(zhǎng)度長(zhǎng)的平面矩形形狀。芯片焊盤(pán)DP2彼此交叉的兩邊(沿著封裝部MR的外周的兩邊)，并沿著所述兩邊而一體地連接著上述多根導(dǎo)線LD中的多根導(dǎo)線LDl。S卩，芯片焊盤(pán)DP2與多根導(dǎo)線LDl—體地形成。所述多根導(dǎo)線LDl (有時(shí)也可為芯片焊盤(pán)DP2)成為上述端子TE1，半導(dǎo)體器件SMl的外部電源(輸入用電源)的高電位側(cè)的上述電位(電源電位)VIN被供應(yīng)至導(dǎo)線LDl (端子TEl)。在芯片焊盤(pán)DP2的主表面(上表面)上，以主表面(表面、上表面)朝上且背面(下表面)朝向芯片焊盤(pán)DP2的狀態(tài)而搭載有上述功率晶體管用半導(dǎo)體芯片(半導(dǎo)體芯片)CPH0即，半導(dǎo)體芯片CPH經(jīng)由導(dǎo)電性的粘合層(接合材料)SDl而搭載(面朝上接合)并接合(固定)在芯片焊盤(pán)DP2上。半導(dǎo)體芯片CPH的主表面與背面互為相反側(cè)的面。
所述半導(dǎo)體芯片CPH形成為比半導(dǎo)體芯片CPC更細(xì)長(zhǎng)的平面長(zhǎng)方形形狀，且以半導(dǎo)體芯片CPH的長(zhǎng)邊沿著芯片焊盤(pán)DP2的長(zhǎng)度方向的方式而配置。在所述半導(dǎo)體芯片CPH的背面(整個(gè)背面)上形成有背面電極(電極)BE1，所述背面電極BEl經(jīng)由導(dǎo)電性的粘合層SDl而接合并與芯片焊盤(pán)DP2電連接。所述半導(dǎo)體芯片CPH的背面電極BEl與形成于半導(dǎo)體芯片CPH內(nèi)的上述高側(cè)用功率M0SFETQH1的漏極電連接，并且也與上述感應(yīng)MOSFETQSI的漏極電連接。即，半導(dǎo)體芯片CPH的背面電極BEl兼用作上述高側(cè)用功率M0SFETQH1的漏極電極與上述感應(yīng)M0SFETQS1的漏極電極。粘合層SDl由導(dǎo)電性接合材料(粘合材料)構(gòu)成，優(yōu)選由焊錫構(gòu)成，但也可使用銀膏等膏型導(dǎo)電性粘合材料(所述膏型粘合材料呈已固化的狀態(tài))。而且，在所述半導(dǎo)體芯片CPH的主表面(表面、上表面)上，配置有柵極用焊盤(pán)(以下簡(jiǎn)稱(chēng)為“焊盤(pán)”)I3DHG和源極用焊盤(pán)(以下簡(jiǎn)稱(chēng)為“焊盤(pán)”)H)HS1、PDHS2, PDHS3, PDHS40其中，柵極用焊盤(pán)I3DHG與源極用焊盤(pán)TOHS2、PDHS3、PDHS4是引線WA連接用電極(焊盤(pán)電極、電極焊盤(pán)、焊盤(pán))，源極用焊盤(pán)TOHSl是金屬板MPl連接用電極(焊盤(pán)電極、電極焊盤(pán)、焊盤(pán))。半導(dǎo)體芯片CPH的柵極用焊盤(pán)TOHG與形成于半導(dǎo)體芯片CPH內(nèi)的上述高側(cè)用功率M0SFETQH1的柵極電極及上述感應(yīng)M0SFETQS1的柵極電極電連接。即，半導(dǎo)體芯片CPH的柵極用焊盤(pán)I3DHG兼用作上述高側(cè)用功率M0SFETQH1的柵極用焊盤(pán)(焊盤(pán))與上述感應(yīng)M0SFETQS1的柵極用焊盤(pán)(焊盤(pán))。所述柵極用焊盤(pán)TOHG配置于半導(dǎo)體芯片CPH的長(zhǎng)度方向的一端側(cè)(與半導(dǎo)體芯片CPC相向的一側(cè)的端部)。即，柵極用焊盤(pán)TOHG在半導(dǎo)體芯片CPH的主表面上，沿著與半導(dǎo)體芯片CPC相向的一側(cè)的邊(更特定而言，是在所述邊的中央附近)而配置。半導(dǎo)體芯片CPH以柵極用焊盤(pán)TOHG朝向半導(dǎo)體芯片CPC側(cè)的狀態(tài)而配置。柵極用焊盤(pán)TOHG通過(guò)引線WA (單根或多根)而與半導(dǎo)體芯片CPC的主表面的焊盤(pán)roCl電連接。即，引線WA的一端與半導(dǎo)體芯片CPH的柵極用焊盤(pán)TOHG接合，而另一端與半導(dǎo)體芯片CPC的焊盤(pán)roci接合。引線WA例如由金(Au)等金屬的細(xì)線形成。半導(dǎo)體芯片CPH的源極用焊盤(pán)roHSl、roHS2、H)HS3與形成于半導(dǎo)體芯片CPH內(nèi)的上述高側(cè)用功率M0SFETQH1的源極電連接，另一方面，半導(dǎo)體芯片CPH的源極用焊盤(pán)TOHS4與形成于半導(dǎo)體芯片CPH內(nèi)的上述感應(yīng)M0SFETQS1的源極電連接。即，半導(dǎo)體芯片CPH的源極用焊盤(pán)roHSl、roHS2、H)HS3對(duì)應(yīng)于上述高側(cè)用功率M0SFETQH1的源極用焊盤(pán)(焊盤(pán))，半導(dǎo)體芯片CPH的源極用焊盤(pán)PDHS4對(duì)應(yīng)于上述感應(yīng)M0SFETQS1的源極用焊盤(pán)(焊盤(pán))。源極用焊盤(pán)I3DHSl比上述柵極用焊盤(pán)I3DHG或源極用焊盤(pán)roHS2、roHS3、H)HS4大。另一方面，源極用焊盤(pán)H)HS2、PDHS3, PDHS4配置在上述柵極用焊盤(pán)I3DHG所配置的半導(dǎo)體芯片CPH的長(zhǎng)度方向的一端側(cè)(與半導(dǎo)體芯片CPH相向的一側(cè)的端部)。即，源極用焊盤(pán)H)HS2、roHS3、PDHS4在半導(dǎo)體芯片CPH的主表面上，沿著與半導(dǎo)體芯片CPC相向的一側(cè)的邊而配置。因而，柵極用焊盤(pán)I3DHG及源極用焊盤(pán)TOHS2、PDHS3, PDHS4在半導(dǎo)體芯片CPH的主表面上，沿著與半導(dǎo)體芯片cpc相向的一側(cè)的邊而配置。源極用焊盤(pán)roHsi、roHS2、roHS3彼此通過(guò)半導(dǎo)體芯片CPH的最上層的保護(hù)膜(絕緣膜，對(duì)應(yīng)于后述的保護(hù)膜12)而分離，但如后所述，在所述保護(hù)膜(半導(dǎo)體芯片CPH的最上層的保護(hù)膜)的下層一體地形成并電連接。半導(dǎo)體芯片CPH的源極用焊盤(pán)I3DHSl (即上述高側(cè)用功率M0SFETQH1的源極)通過(guò)金屬板(高側(cè)用金屬板)MP1而與芯片焊盤(pán)DP3電連接。S卩，金屬板MPl經(jīng)由導(dǎo)電性的粘合層(接合材料)SD2與半導(dǎo)體芯片CPH的源極用焊盤(pán)TOHSl接合，而且，經(jīng)由導(dǎo)電性的粘合層(接合材料)SD3與芯片焊盤(pán)DP3的上表面接合。粘合層SD2、SD3由導(dǎo)電性接合材料 (粘合材料)構(gòu)成，優(yōu)選由焊錫構(gòu)成，但也可使用銀膏等膏型導(dǎo)電性粘合材料(所述膏型粘合材料呈已固化的狀態(tài))。通過(guò)使用金屬板MP1，與通過(guò)引線將半導(dǎo)體芯片CPH的源極用焊盤(pán)TOHSl與芯片焊盤(pán)DP3進(jìn)行連接的情況相比，可降低高側(cè)用功率M0SFETQH1的導(dǎo)通電阻。因此，能夠降低封裝電阻，并減少導(dǎo)通損失。金屬板MP I為包含導(dǎo)電體的導(dǎo)體板，優(yōu)選由銅(Cu)、銅(Cu)合金、鋁(Al)或鋁(Al)合金類(lèi)的導(dǎo)電性及導(dǎo)熱性高的金屬(金屬材料)構(gòu)成。從易加工、導(dǎo)熱性高及相對(duì)較廉價(jià)等方面考慮，優(yōu)選金屬板MPl由銅(Cu)或銅(Cu)合金形成。如前所述，金屬板MP I中，通過(guò)使用比金廉價(jià)的金屬材料來(lái)代替由金(Au)形成的引線，即可降低半導(dǎo)體器件SMl的成本。金屬板MP I的第一方向X及第二方向Y的尺寸(寬度)都比引線WA的直徑大。金屬板MPl —體地具有如下所述的第一部分MPla、第二部分MPlb及第三部分MPlc。第一部分(芯片接觸部、高側(cè)芯片接觸部)MPla是經(jīng)由導(dǎo)電性的粘合層SD2而與源極用焊盤(pán)TOHS I接合并電連接的部分，例如呈矩形形狀。第一部分MPla如圖5所示，從剖面觀察時(shí)以沿著半導(dǎo)體芯片CPH主表面的方式平坦地形成。第二部分(搭載部接觸部、芯片搭載部接觸部)MPlb是經(jīng)由導(dǎo)電性的粘合層SD3而與芯片焊盤(pán)DP3(的主表面)接合并電連接的部分。第二部分MPlb如圖5所示，從剖面觀察時(shí)以沿著芯片焊盤(pán)DP3主表面的方式平坦地形成。第三部分(中間部)MP Ic是連接(連結(jié))第一部分MPla與第二部分MPlb的部分。第三部分MPlc及第二部分MPlb以從第一部分MPl的長(zhǎng)邊側(cè)沿著第二方向Y延伸的方式而設(shè)置，以連接第一部分MPla與芯片焊盤(pán)DP3。而且，如圖5所示，從剖面觀察時(shí)，第三部分MPlc在半導(dǎo)體芯片CPH與芯片焊盤(pán)DP3之間，以遠(yuǎn)離半導(dǎo)體芯片CPH主表面的方式而高過(guò)第一部分MPla及第二部分MPlb的高度。另外，此處所說(shuō)的高度是指，以芯片焊盤(pán)DPI、DP2、DP3的背面為基準(zhǔn)，從此處到朝向封裝部MR的厚度方向(相對(duì)于半導(dǎo)體芯片CPH的主表面而垂直地交叉的方向)離開(kāi)的位置為止的距離。半導(dǎo)體芯片CPH及半導(dǎo)體芯片CPL呈平面矩形形狀，分別具有一組長(zhǎng)邊和與其交叉的一組短邊，但半導(dǎo)體芯片CPH與半導(dǎo)體芯片CPL相互的長(zhǎng)邊彼此相向，金屬板MPl以與相向于半導(dǎo)體芯片CPL的半導(dǎo)體芯片CPH的長(zhǎng)邊交叉的方式而配置。金屬板MPl以覆蓋成為發(fā)熱源的半導(dǎo)體芯片CPH的主表面之一部分的方式而配置，半導(dǎo)體芯片CPH由金屬板MPl及芯片焊盤(pán)DP2所包夾。因此，半導(dǎo)體芯片CPH所產(chǎn)生的熱從半導(dǎo)體芯片CPH的背面通過(guò)芯片焊盤(pán)DP2散熱，此外，還從半導(dǎo)體芯片CPH的主表面通過(guò)金屬板MPl散熱，結(jié)果，可提高半導(dǎo)體芯片CPH所產(chǎn)生的熱的散熱性。而且，半導(dǎo)體芯片CPH的源極用焊盤(pán)PDHS2通過(guò)引線WA (單根或多根)而與多根導(dǎo)線LD中的未連接于芯片焊盤(pán)DP1、DP2、DP3的導(dǎo)線LD5電連接。即，引線WA的一端與半導(dǎo)體芯片CPH的源極用焊盤(pán)PDHS2接合，而另一端與導(dǎo)線LD5接合。另外，半導(dǎo)體芯片CPH的源極用焊盤(pán)PDHS3通過(guò)引線WA (單根或多根)而與半導(dǎo)體芯片CPC的主表面的焊盤(pán)roC2電連接。即，引線WA的一端與半導(dǎo)體芯片CPH的源極用焊盤(pán)PDHS3接合，而另一端與半導(dǎo)體芯片CPC的焊盤(pán)roC2接合。
而且，半導(dǎo)體芯片CPH的源極用焊盤(pán)TOHS4通過(guò)引線WA (單根或多根)而與半導(dǎo)體芯片CPC的主表面的焊盤(pán)roC3電連接。即，引線WA的一端與半導(dǎo)體芯片CPH的源極用焊盤(pán)PDHS4接合，而另一端與半導(dǎo)體芯片CPC的焊盤(pán)roC3接合。芯片焊盤(pán)(低側(cè)用芯片搭載部)DP3形成為第一方向X的長(zhǎng)度比第二方向Y的長(zhǎng)度長(zhǎng)的平面矩形形狀。上述多根導(dǎo)線LD中的多根導(dǎo)線LD2 —體地連接到芯片焊盤(pán)DP3上。即，芯片焊盤(pán)DP3與多根導(dǎo)線LD2 —體地形成。所述多根導(dǎo)線LD2(視情況也有芯片焊盤(pán)DP3)成為上述輸出節(jié)點(diǎn)NI。在所述芯片焊盤(pán)DP3的主表面(上表面)上，以使主表面(表面、上表面)朝上且背面(下表面)朝向芯片焊盤(pán)DP3的狀態(tài)而搭載有上述功率晶體管用半導(dǎo)體芯片CPL。BP,半導(dǎo)體芯片CPL經(jīng)由導(dǎo)電性的粘合層SD I而搭載(面朝上接合)并接合(固定)于芯片焊盤(pán)DP3上。半導(dǎo)體芯片CPL的主表面與背面互為相反側(cè)的面。半導(dǎo)體芯片CPL形成為平面長(zhǎng)方形形狀，且以半導(dǎo)體芯片CPL的長(zhǎng)邊沿著芯片焊盤(pán)DP3的長(zhǎng)度方向的方式而配置。半導(dǎo)體芯片CPL的平面面積比上述半導(dǎo)體芯片CPH及半導(dǎo)體芯片CPC各自的平面面積大。低側(cè)用功率M0SFETQL1的導(dǎo)通時(shí)間比高側(cè)用功率M0SFETQH1長(zhǎng)，因此功率M0SFETQL1的導(dǎo)通電阻必須比功率M0SFETQH1的導(dǎo)通電阻更低，因此，半導(dǎo)體芯片CPL的外形尺寸(面積)比半導(dǎo)體芯片CPH的外形尺寸(面積)大。在所述半導(dǎo)體芯片CPL的背面(整個(gè)背面)上形成有背面電極(電極)BE2，所述背面電極BE2經(jīng)由導(dǎo)電性的粘合層SDl而接合并與芯片焊盤(pán)DP3電連接。所述半導(dǎo)體芯片CPL的背面電極BE2與形成于半導(dǎo)體芯片CPL內(nèi)的上述低側(cè)用功率M0SFETQL1的漏極電連接。即，半導(dǎo)體芯片CPL的背面電極BE2對(duì)應(yīng)于上述低側(cè)用功率M0SFETQL1的漏極電極。而且，在所述半導(dǎo)體芯片CPL的主表面(表面、上表面)上，配置有柵極用焊盤(pán)(以下簡(jiǎn)稱(chēng)為“焊盤(pán)”)I3DLG以及源極用焊盤(pán)(以下簡(jiǎn)稱(chēng)為“焊盤(pán)”)焊盤(pán)H)LSl、roLS2、roLS3、PDLS40其中，柵極用焊盤(pán)TOLG與源極用焊盤(pán)PDLS4是引線WA連接用電極(焊盤(pán)電極、電極焊盤(pán))，源極用焊盤(pán)PDLS1、PDLS2、PDLS3是金屬板MP2連接用電極(焊盤(pán)電極、電極焊盤(pán))。半導(dǎo)體芯片CPL的柵極用焊盤(pán)TOLG與形成于半導(dǎo)體芯片CPL內(nèi)的上述低側(cè)用功率M0SFETQL1的柵極電極電連接。即，半導(dǎo)體芯片CPL的柵極用焊盤(pán)TOLG對(duì)應(yīng)于上述低側(cè)用功率M0SFETQL1的柵極用焊盤(pán)(焊盤(pán))。所述柵極用焊盤(pán)TOLG配置于半導(dǎo)體芯片CPL的長(zhǎng)度方向的一端側(cè)的角部附近。半導(dǎo)體芯片CPL以上述柵極用焊盤(pán)TOLG朝向上述半導(dǎo)體芯片CPC側(cè)的狀態(tài)而配置。柵極用焊盤(pán)TOLG通過(guò)引線WA(單根或多根)而與上述半導(dǎo)體芯片CPC的主表面的焊盤(pán)roC4電連接。S卩，引線WA的一端與半導(dǎo)體芯片CPL的柵極用焊盤(pán)roLG接合，而另一端與半導(dǎo)體芯片cpc的焊盤(pán)roc4接合。半導(dǎo)體芯片CPL的源極用焊盤(pán)PDLS1、PDLS2、PDLS3、PDLS4與形成于半導(dǎo)體芯片CPL內(nèi)的上述低側(cè)用功率M0SFETQL1的源極電連接。即，半導(dǎo)體芯片CPL的源極用焊盤(pán)PDLS1、PDLS2、PDLS3、PDLS4對(duì)應(yīng)于上述低側(cè)用功率M0SFETQL1的源極用焊盤(pán)(焊盤(pán))。源極用焊盤(pán)PDLSl、PDLS2、PDLS3比上述柵極用焊盤(pán)I3DLG或源極用焊盤(pán)PDLS4大，例如形成為沿著半導(dǎo)體芯片CPL的長(zhǎng)度方向(第一方向X)而延伸的長(zhǎng)方形形狀。另一方面，源極用焊盤(pán)TOLS4配置于上述柵極用焊盤(pán)TOLG所配置的半導(dǎo)體芯片CPL的長(zhǎng)度方向的一端側(cè)的角部附近。源極用焊盤(pán)TOLS1、PDLS2, PDLS3, PDLS4彼此通過(guò)半導(dǎo)體芯片CPL的最上層的保護(hù)膜(絕緣膜，對(duì)應(yīng)于后述的保護(hù)膜12)而分離，但在所述保護(hù)膜(半導(dǎo)體芯片CPL的最上層的保護(hù)膜)的下層一體地形成并電連接。
源極用焊盤(pán)TOLS1、TOLS2、PDLS3 (即上述低側(cè)用功率M0SFETQL1的源極)通過(guò)金屬板(低側(cè)用金屬板)MP2而與導(dǎo)線布線LB電連接。由此，與通過(guò)引線將源極用焊盤(pán)TOLS1、PDLS2、PDLS3與導(dǎo)線布線LB進(jìn)行連接的情況相比，能夠降低低側(cè)用功率M0SFETQL1的導(dǎo)通電阻。因此，能夠降低封裝電阻，減少導(dǎo)通損失。所述金屬板MP2為包含導(dǎo)電體的導(dǎo)體板,優(yōu)選由與上述金屬板MPl相同的材料(金屬材料)構(gòu)成，優(yōu)選由銅(Cu)、銅(Cu)合金、鋁(Al)或鋁(Al)合金之類(lèi)的導(dǎo)電性及導(dǎo)熱性高的金屬構(gòu)成。在易加工、導(dǎo)熱性高及相對(duì)較廉價(jià)等方面，金屬板MP2與上述金屬板MPl—樣，優(yōu)選由銅(Cu)或銅(Cu)合金形成。如上所述，通過(guò)使用由比金廉價(jià)的金屬材料形成的金屬板MP2來(lái)代替由金(Au)形成的引線，便可降低半導(dǎo)體器件SMl的成本。金屬板MP2的第一方向X及第二方向Y的尺寸(寬度)分別大于引線WA的直徑。而且，金屬板MP2的平面面積大于金屬板MP I的平面面積。金屬板MP2具有下述的一體形成的第一部分MP2a、第二部分MP2b及第三部分MP2c。第一部分(芯片接觸部、低側(cè)芯片接觸部)MP2a是經(jīng)由導(dǎo)電性的粘合層SD2而與源極用焊盤(pán)roLSl、H)LS2、roLS3接合并電連接的部分，例如呈矩形形狀。第一部分MP2a如圖5及圖6所示，從剖面觀察時(shí)以沿著半導(dǎo)體芯片CPL主表面的方式平坦地形成。第二部分(導(dǎo)線接觸部)MP2b是經(jīng)由導(dǎo)電性的粘合層SD3而與導(dǎo)線布線LB接合并電連接的部分。第二部分MP2b在平面上與導(dǎo)線布線LB的一部分重合。第二部分MP2b如圖5及圖6所示，從剖面觀察時(shí)以沿著導(dǎo)線布線LB主表面的方式平坦地形成。第三部分(中間部)MP2c是連接(連結(jié))第一部分MP2a與第二部分MP2b的部分。第三部分MP2c及第二部分MP2b的組可設(shè)有單個(gè)或多個(gè)，在圖2的情況下，以從第一部分MP2a的短邊側(cè)沿第一方向X延伸的方式設(shè)有I組，以連接第一部分MP2a和導(dǎo)線布線LB，以從第一部分MP2a的長(zhǎng)邊側(cè)沿第二方向Y延伸的方式設(shè)有3組，以連接第一部分MP2a和導(dǎo)線布線LB。而且，第三部分MP2c如圖5及圖6所示，從剖面觀察時(shí)，在半導(dǎo)體芯片CPL與導(dǎo)線布線LB之間，以遠(yuǎn)離半導(dǎo)體芯片CPL主表面的方式使第三部分MP2c比第一部分MP2a及第二部分MP2b高。金屬板MP2以覆蓋成為發(fā)熱源的半導(dǎo)體芯片CPL的主表面之一部分的方式而配置，半導(dǎo)體芯片CPL由金屬板MP2及芯片焊盤(pán)DP3所包夾。因此，半導(dǎo)體芯片CPL所產(chǎn)生的熱從半導(dǎo)體芯片CPL的背面通過(guò)芯片焊盤(pán)DP3散熱，除此以外，還從半導(dǎo)體芯片CPL的主表面通過(guò)金屬板MP2散熱，結(jié)果，可提高半導(dǎo)體芯片CPL所產(chǎn)生的熱的散熱性。而且，半導(dǎo)體芯片CPL的源極用焊盤(pán)TOLS4通過(guò)引線WA (單根或多根)而與半導(dǎo)體芯片CPC的主表面的焊盤(pán)roC5電連接。即，引線WA的一端與半導(dǎo)體芯片CPL的源極用焊盤(pán)PDLS4接合，而另一端與半導(dǎo)體芯片CPC的焊盤(pán)roC5接合。導(dǎo)線布線LB在芯片焊盤(pán)DP3的一個(gè)角部的附近，以遠(yuǎn)離芯片焊盤(pán)DP3的狀態(tài)而相鄰地配置。導(dǎo)線布線LB的平面形狀成為沿著夾著芯片焊盤(pán)DP3的一個(gè)角部而交叉的短邊與長(zhǎng)邊而延伸的平面L字形的圖形。由此可縮短主電路的電流路徑，因此能夠降低電感。而且，上述多根導(dǎo)線LD中的多根導(dǎo)線LD3 —體地連接到導(dǎo)線布線LB上。即，導(dǎo)線布線LB與多根導(dǎo)線LD3 —體地形成。所述多根導(dǎo)線LD3成為上述端子TE2，將上述基準(zhǔn)電 位GND供應(yīng)至導(dǎo)線LD3 (端子TE2)。因而，導(dǎo)線布線LB及與其一體地連接的多根導(dǎo)線LD3可視為接地電位供應(yīng)用接地端子部。如上所述，通過(guò)將多根導(dǎo)線LD3統(tǒng)一連接到導(dǎo)線布線LB上，與將多根導(dǎo)線LD3分割開(kāi)來(lái)的情況相比可增加體積，因此能夠降低布線電阻，從而能夠強(qiáng)化基準(zhǔn)電位GND。此種結(jié)構(gòu)是考慮到了低側(cè)用功率M0SFETQL1的源極側(cè)的導(dǎo)通電阻的增大會(huì)對(duì)開(kāi)關(guān)損失的增大造成較大影響的結(jié)構(gòu)。即，通過(guò)采用如上所述的結(jié)構(gòu)，能夠降低功率M0SFETQL1的源極側(cè)的導(dǎo)通電阻，因此能夠降低功率M0SFETQL1的導(dǎo)通損失。而且，能夠強(qiáng)化基準(zhǔn)電位GND，因此能夠提高動(dòng)作穩(wěn)定性。上述芯片焊盤(pán)(控制用芯片搭載部)DP1的平面大致呈矩形形狀。上述多根導(dǎo)線LD中的多根導(dǎo)線LD4—體地連接到所述芯片焊盤(pán)DP I上。S卩，芯片焊盤(pán)DP I與多根導(dǎo)線LD4—體地形成。在所述芯片焊盤(pán)DP I的主表面(上表面)上，以主表面(表面、上表面)朝上且背面(下表面)朝向芯片焊盤(pán)DP I的狀態(tài)而搭載有形成有上述控制電路CLC的半導(dǎo)體芯片CPC。半導(dǎo)體芯片CPC經(jīng)由粘合層SD4而搭載(面朝上接合)并接合(固定)在芯片焊盤(pán)DPl上，所述粘合層SD4既可為導(dǎo)電性粘合層，也可為絕緣性粘合層。所述半導(dǎo)體芯片CPC也形成為平面矩形形狀。半導(dǎo)體芯片CPC的主表面上形成的焊盤(pán)中通過(guò)引線WA與半導(dǎo)體芯片CPH (功率M0SFETQH1及感應(yīng)M0SFETQS1)連接的焊盤(pán)PDC1、PDC2、PDC3在半導(dǎo)體芯片CPC的主表面上，以靠近與半導(dǎo)體芯片CPH相鄰的一側(cè)的邊的方式而配置。而且，通過(guò)引線WA與半導(dǎo)體芯片CPL (功率M0SFETQL1)連接的焊盤(pán)H)C4、PDC5在半導(dǎo)體芯片CPC的主表面上，以靠近與半導(dǎo)體芯片CPL相鄰的一側(cè)的邊的方式而配置。由此，能夠進(jìn)一步縮短引線WA的長(zhǎng)度，因此能夠進(jìn)一步降低布線路徑上產(chǎn)生的寄生電感。而且，在半導(dǎo)體芯片CPC的主表面上配置的多個(gè)焊盤(pán)ro中，除了上述焊盤(pán)roci PDC5以外，還包括驅(qū)動(dòng)器電路DR1、DR2各自的信號(hào)輸入或信號(hào)輸出用焊盤(pán)及基準(zhǔn)電位GND供應(yīng)用焊盤(pán)等。這些焊盤(pán)(PD)通過(guò)多根引線WA而與多根導(dǎo)線LD中的未與芯片焊盤(pán)DPI、DP2、DP3連接的導(dǎo)線LD5電連接。而且，半導(dǎo)體芯片CPC的主表面上配置的多個(gè)焊盤(pán)H)也可包括通過(guò)引線WA與上述導(dǎo)線LD4的焊盤(pán)電連接。<關(guān)于半導(dǎo)體器件SMl的安裝例>圖8所示的是半導(dǎo)體器件SMl的安裝例的主要部分俯視圖，圖9所示的是從箭頭20所示的方向觀察圖8的側(cè)視圖。
布線基板(安裝基板)21例如包含印刷布線基板，在其主表面上搭載有半導(dǎo)體器件311、封裝？？、？6及芯片部件0么、08、0。另外，圖8是透過(guò)半導(dǎo)體器件SMl而示出的圖，以使布線基板21的布線22a 22e的情況清楚易懂。而且，圖8雖為俯視圖，但為了使圖面簡(jiǎn)單易懂，對(duì)布線基板21的布線22a、22b、22c、22d、22e標(biāo)注了剖面線。 在封裝PF中，形成有控制半導(dǎo)體器件SMl的半導(dǎo)體芯片CPC (控制電路CLC)的控制電路等，在封裝PG中，形成有上述負(fù)載L0D，在芯片部件CA中，形成有上述線圈LI，在芯片部件CB中，形成有輸入電容器，在芯片部件CC中，形成有上述輸出電容器Cout。輸入電源的電位(電源電位)VIN通過(guò)布線基板21的布線22a被供應(yīng)至半導(dǎo)體器件SMl的導(dǎo)線LDl及芯片焊盤(pán)DP2，接地電位GND通過(guò)布線基板21的布線22b被供應(yīng)至半導(dǎo)體器件SMl的導(dǎo)線LD3。
封裝PF的導(dǎo)線(端子)23通過(guò)布線基板21的布線22c與半導(dǎo)體器件SMl的導(dǎo)線LD5電連接。半導(dǎo)體器件SMl的輸出用端子(對(duì)應(yīng)于上述輸出節(jié)點(diǎn)NI)即導(dǎo)線LD2及芯片焊盤(pán)DP3通過(guò)布線基板21的布線22d與芯片部件CA(線圈LI)的一端電連接。芯片部件CA(線圈LI)的另一端與布線基板21的布線22e電連接。封裝PG(負(fù)載L0D)的輸入用導(dǎo)線(端子)與所述布線22e電連接。封裝PG(負(fù)載L0D)的基準(zhǔn)電位用導(dǎo)線(端子)與上述布線22b電連接。而且，上述芯片部件CC(輸出電容器Cout)電連接于布線22b、22e之間。而且，將半導(dǎo)體器件SMl經(jīng)由焊錫安裝于布線基板21。即，在半導(dǎo)體器件SMl的背面(下表面)露出的導(dǎo)線LD及芯片焊盤(pán)DP2，DP3經(jīng)由焊錫而與布線基板21的布線22a 22d接合并電連接。<關(guān)于半導(dǎo)體芯片CPH的結(jié)構(gòu)>接下來(lái)，對(duì)形成有上述功率M0SFETQH1及感應(yīng)M0SFETQS1的半導(dǎo)體芯片CPH的結(jié)構(gòu)進(jìn)行說(shuō)明。圖10 圖12所示的是半導(dǎo)體芯片CPH的芯片布局的俯視圖，圖13 圖16所示的是半導(dǎo)體芯片CPH的主要部分剖面圖。其中，圖10對(duì)應(yīng)于半導(dǎo)體芯片CPH的俯視圖，圖10雖為俯視圖，但為了便于理解，對(duì)焊盤(pán)(焊盤(pán)roHG、PDHSl、PDHS2、PDHS3、PDHS4)標(biāo)注了剖面線，而且，以虛線示出感應(yīng)MOSFET區(qū)域RG2的位置。圖11對(duì)半導(dǎo)體芯片CPH中的主MOSFET區(qū)域RGl及感應(yīng)MOSFET區(qū)域RG2標(biāo)注了剖面線，而且，以虛線示出焊盤(pán)(焊盤(pán)TOHG、PDHSU PDHS2, PDHS3, PDHS4)的位置。圖12以粗線示出半導(dǎo)體芯片CPH中的對(duì)金屬布線(柵極布線IOG及源極布線10S1U0S2)的布局加了剖面線的區(qū)域，而且，以虛線示出焊盤(pán)(焊盤(pán)PDHG、PDHSl、PDHS2、PDHS3、PDHS4)的位置。另外，在圖10及圖11中以虛線示出的焊盤(pán)(焊盤(pán)H)HG、PDHSU PDHS2, PDHS3, PDHS4)的位置對(duì)應(yīng)于圖10中標(biāo)注了剖面線的區(qū)域。在圖13中，符號(hào)RGl所示的部分(范圍)對(duì)應(yīng)于主MOSFET區(qū)域RGl的主要部分剖面圖，在圖14中，符號(hào)RG2所示的部分(范圍)對(duì)應(yīng)于感應(yīng)MOSFET區(qū)域RG2的主要部分剖面圖。而且，圖15大致對(duì)應(yīng)于圖10的D-D線的剖面圖，圖16大致對(duì)應(yīng)于圖10的E-E線的剖面圖。另外，以下參照?qǐng)D10 圖16來(lái)說(shuō)明半導(dǎo)體芯片CPH的結(jié)構(gòu)，但對(duì)于半導(dǎo)體芯片CPL的結(jié)構(gòu)，除了無(wú)感應(yīng)MOSFET區(qū)域RG2及源極布線10S2以外，基本上也能適用此說(shuō)明。上述功率M0SFETQH1形成于構(gòu)成半導(dǎo)體芯片CPH的半導(dǎo)體基板(以下簡(jiǎn)稱(chēng)為“基板”)I的主表面。如圖13 圖16所不,基板I具有由導(dǎo)入了神(As)的n+型單晶娃等構(gòu)成的基板本體(半導(dǎo)體基板、半導(dǎo)體晶片)la、以及形成于基板本體Ia的主表面上，且由如n_型單晶硅構(gòu)成的外延層(半導(dǎo)體層)lb。因此，基板I即是所謂的外延晶片。在所述外延層Ib的主表面上，形成有如由氧化硅等構(gòu)成的場(chǎng)絕緣膜(元件分離區(qū)域)2。所述場(chǎng)絕緣膜2由氧化硅等絕緣體構(gòu)成，具有用于規(guī)定(劃分)活性區(qū)域的元件分離區(qū)域的作用。在主MOSFET區(qū)域RGl中，在由場(chǎng)絕緣膜2和其下層的p型阱PWL圍成的活性區(qū)域中，形成有構(gòu)成功率M0SFETQH1的多個(gè)單位晶體管單元，功率M0SFETQH1是通過(guò)使主MOSFET區(qū)域RGl中所設(shè)的所述多個(gè)單位晶體管單元并聯(lián)而形成。而且，在感應(yīng)MOSFET區(qū)域RG2中，在由場(chǎng)絕緣膜2和其下層的P型阱PWL圍成的活性區(qū)域中，形成有構(gòu)成感應(yīng)M0SFETQS1的多個(gè)單位晶體管單元，感應(yīng)M0SFETQS1是通過(guò)使感應(yīng)MOSFET區(qū)域RG2中所設(shè)的所述多個(gè)單位晶體管單元并聯(lián)而形成。主MOSFET區(qū)域RGl中形成的各單位晶體管單 元與感應(yīng)MOSFET區(qū)域RG2中形成的各單位晶體管單元具有基本相同的結(jié)構(gòu)(構(gòu)造)，主MOSFET區(qū)域RGl與感應(yīng)MOSFET區(qū)域RG2的面積不同，主MOSFET區(qū)域RGl的面積比感應(yīng)MOSFET區(qū)域RG2大。換言之，感應(yīng)MOSFET區(qū)域RG2的面積比主MOSFET區(qū)域RGl小。因此，功率M0SFETQH1與感Smosfetqsi中的單位晶體管單元的連接數(shù)不同，構(gòu)成感應(yīng)mosfetqsi的并聯(lián)的單位晶體管單元的數(shù)量比構(gòu)成功率M0SFETQH1的并聯(lián)的單位晶體管單元的數(shù)量少。因此，如果在感應(yīng)M0SFETQS1與功率M0SFETQH1中源極電位相同，則流經(jīng)感應(yīng)M0SFETQS1的電流將比流經(jīng)功率M0SFETQH1的電流小。主MOSFET區(qū)域RGl及感應(yīng)MOSFET區(qū)域RG2的各單位晶體管單元例如由溝槽柵極結(jié)構(gòu)的η溝道型的MOSFET形成。上述基板本體Ia及外延層Ib具有作為上述單位晶體管單元的漏極區(qū)域的功能。在基板I (半導(dǎo)體芯片CPH)的背面(整個(gè)背面)上，形成有漏極用背面電極(背面漏極電極、漏極電極)ΒΕ1。所述背面電極BEl例如從基板I的背面開(kāi)始依次重疊形成有鈦(Ti)層、鎳(Ni)層及金(Au)層。在上述半導(dǎo)體器件SMl中，半導(dǎo)體芯片CPH的所述背面電極BEl經(jīng)由上述粘合層SDl而接合并與上述芯片焊盤(pán)DP2電連接。另外，在主MOSFET區(qū)域RGl及感應(yīng)MOSFET區(qū)域RG2中，外延層Ib中形成的ρ型半導(dǎo)體區(qū)域3具有作為上述單位晶體管單元的溝道形成區(qū)域的功能。此外，形成在所述P型半導(dǎo)體區(qū)域3上部的η+型半導(dǎo)體區(qū)域4具有作為上述單位晶體管單元的源極區(qū)域的功能。因而，半導(dǎo)體區(qū)域4為源極用半導(dǎo)體區(qū)域。在主MOSFET區(qū)域RGl及感應(yīng)MOSFET區(qū)域RG2中，在基板I上形成有從主表面沿基板I的厚度方向延伸的槽5。槽5以從η+型半導(dǎo)體區(qū)域4的上表面貫穿η+型半導(dǎo)體區(qū)域4及ρ型半導(dǎo)體區(qū)域3，并在下層的外延層Ib中終止的方式而形成。在所述槽5的底面及側(cè)面上形成有由氧化硅等構(gòu)成的柵極絕緣膜6。而且，在槽5內(nèi)，經(jīng)由上述柵極絕緣膜6而埋入有柵極電極7。柵極電極7包含例如導(dǎo)入有η型雜質(zhì)(例如磷)的多晶硅膜。柵極電極7具有作為上述單位晶體管單元的柵極電極的功能。在場(chǎng)絕緣膜2上之一部分上，還形成有由與柵極電極7為同一層的導(dǎo)電性膜構(gòu)成的柵極引出用布線部7a，柵極電極7與柵極引出用布線部7a是一體地形成且彼此電連接。柵極引出用布線部7a通過(guò)覆蓋其上的絕緣膜8中形成的接觸孔(開(kāi)口部、貫穿孔)9a而與柵極布線IOG電連接。柵極布線IOG通過(guò)柵極引出用布線部7a與主MOSFET區(qū)域RGl上形成的多個(gè)柵極電極7電連接，并且通過(guò)柵極引出用布線部7a與感應(yīng)MOSFET區(qū)域RG2上形成的多個(gè)柵極電極7電連接。因此，柵極布線IOG與主MOSFET區(qū)域RGl的柵極電極7(即上述功率M0SFETQH1用柵極電極7)和感應(yīng)MOSFET區(qū)域RG2的柵極電極7 (即上述感應(yīng)MOSFETQS I用柵極電極7)電連接。另一方面，源極布線IOSl通過(guò)主MOSFET區(qū)域RGl的絕緣膜8上形成的接觸孔(開(kāi)口部、貫穿孔)9b而與主MOSFET區(qū)域RGl上形成的源極用n+型半導(dǎo)體區(qū)域4電連接。而且，所述源極布線IOS I在主MOSFET區(qū)域RGl中，與形成于ρ型半導(dǎo)體區(qū)域3的上部且在相鄰的η.型半導(dǎo)體區(qū)域4之 間的ρ+型半導(dǎo)體區(qū)域11電連接，并通過(guò)所述P+型半導(dǎo)體區(qū)域11而與主MOSFET區(qū)域RGl中的溝道形成用ρ型半導(dǎo)體區(qū)域3電連接。而且，源極布線10S2通過(guò)感應(yīng)MOSFET區(qū)域RG2的絕緣膜8上形成的接觸孔(開(kāi)口部、貫穿孔)9b而與感應(yīng)MOSFET區(qū)域RG2中形成的源極用n+型半導(dǎo)體區(qū)域4電連接。而且，所述源極布線10S2在感應(yīng)MOSFET區(qū)域RG2中，與形成于ρ型半導(dǎo)體區(qū)域3的上部且在相鄰的η.型半導(dǎo)體區(qū)域4之間的ρ+型半導(dǎo)體區(qū)域11電連接，并通過(guò)所述P+型半導(dǎo)體區(qū)域11而與感應(yīng)MOSFET區(qū)域RG2中的溝道形成用ρ型半導(dǎo)體區(qū)域3電連接。柵極布線IOG及源極布線IOS 1U0S2是通過(guò)在形成有接觸孔9a、9b的絕緣膜8上以填埋接觸孔9a、9b的方式形成導(dǎo)電體膜10，并對(duì)所述導(dǎo)電體膜10進(jìn)行圖形化而形成。即，柵極布線IOG及源極布線10S1、10S2由圖形化的導(dǎo)電體膜10形成。而且，也可將圖形化后的導(dǎo)電體膜10視為布線。導(dǎo)電體膜10可由金屬膜構(gòu)成，優(yōu)選由鋁膜或鋁合金膜構(gòu)成。因此，柵極布線10G、源極布線IOSl及源極布線10S2雖由同層的導(dǎo)電體膜10構(gòu)成但彼此分離。導(dǎo)電體膜10 (包括柵極布線IOG及源極布線10S1U0S2)被由聚酰亞胺樹(shù)脂等構(gòu)成的絕緣性的保護(hù)膜(絕緣膜)12所覆蓋。即，在絕緣膜8上，以覆蓋導(dǎo)電體膜10 (包括柵極布線IOG及源極布線10S1U0S2)的方式形成有保護(hù)膜12。所述保護(hù)膜12為半導(dǎo)體芯片CPH最上層的膜(絕緣膜)。在保護(hù)膜12上形成有多個(gè)開(kāi)口部13，導(dǎo)電體膜10的一部分從各開(kāi)口部13露出。從開(kāi)口部13露出的導(dǎo)電體膜10成為焊盤(pán)電極(焊盤(pán))，所述焊盤(pán)H)HG、PDHSl、PDHS2、PDHS3、PDHS4分別由從開(kāi)口部13露出的導(dǎo)電體膜10所形成。S卩，由從開(kāi)口部13露出的柵極布線IOG形成上述功率M0SFETQH1及感應(yīng)M0SFETQS1的柵極用焊盤(pán)(焊盤(pán)電極)PDHG。而且，由從開(kāi)口部13露出的源極布線IOSl形成上述功率M0SFETQH1的源極用焊盤(pán)(焊盤(pán)電極)PDHS1、PDHS2、PDHS3。由從開(kāi)口部13露出的源極布線10S2形成上述感應(yīng)M0SFETQS1的源極用焊盤(pán)(焊盤(pán)電極)PDHS4。如上所述，上述功率M0SFETQH1的源極用焊盤(pán)TOHS1、TOHS2、PDHS3通過(guò)最上層的保護(hù)膜12而彼此分離，但通過(guò)源極布線10S1彼此電連接。另一方面，由于源極布線10S2與源極布線10S1彼此分離，因此感應(yīng)M0SFETQS1的源極用焊盤(pán)PDHS4與功率M0SFETQH1的源極用焊盤(pán)TOHSl、PDHS2、PDHS3被電分離而不會(huì)發(fā)生短路。在焊盤(pán)PDHSl、PDHS2、PDHS3、PDHS4、PDHG的表面(即在開(kāi)口部13的底部露出的部分的導(dǎo)電體膜10上)，有時(shí)可利用鍍敷法等形成金屬層14。所述金屬層14例如包含從下到上依次形成有銅(Cu)膜、鎳(Ni)膜和金(Au)膜的層疊膜，或者從下到上依次形成有鈦(Ti)膜、鎳(Ni)膜和金(Au)膜的層疊膜等。通過(guò)形成金屬層14，便可抑制或防止導(dǎo)電體膜10的鋁的表面發(fā)生氧化。在半導(dǎo)體器件SMl中，由圖2 圖7可知，在半導(dǎo)體芯片CPH的多個(gè)焊盤(pán)電極中的焊盤(pán)roHS I上接合有金屬板MP1，在除此以外的焊盤(pán)電極(本實(shí)施方式中為焊盤(pán)TOHS2、PDHS3、PDHS4、PDHG)上連接有引線 WA。在上述結(jié)構(gòu)的半導(dǎo)體芯片CPH中，上述功率M0SFETQH1及感應(yīng)MOSFETQS I的單位晶體管的動(dòng)作電流在漏極用外延層Ib與源極用η.型半導(dǎo)體區(qū)域4之間沿著柵極電極7的側(cè)面(即槽5的側(cè)面)而在基板I的厚度方向上流動(dòng)。即，溝道是沿半導(dǎo)體芯片CPH的厚度方向形成。如上所述，半導(dǎo)體芯片CPH是形成有具有溝槽型柵極結(jié)構(gòu)的縱型MOSFET的半導(dǎo)體芯片，上述功率M0SFETQH1及感應(yīng)M0SFETQS1分別由溝槽柵極型MISFET形成。本實(shí)施方式中，縱型MOSFET對(duì)應(yīng)于源極/漏極間的電流沿半導(dǎo)體基板(基板I)的厚度方向(與半導(dǎo)體基板的主表面大致垂直的方向)流動(dòng)的MOSFET。而且，本實(shí)施方式中對(duì)形成η溝道型的溝槽柵極型MISFET作為上述功率M0SFETQH1及感應(yīng)MOSFETQS I的情況進(jìn)行了說(shuō)明。其他情況下，也可使η型與ρ型的導(dǎo)電型相反，形成P溝道型的溝槽柵極型MISFET作為功率M0SFETQH1及感應(yīng)M0SFETQS1。但是，當(dāng) 形成P溝道型的溝槽柵極型MISFET作為功率M0SFETQH1及感應(yīng)M0SFETQS1時(shí)，優(yōu)選應(yīng)用后述的圖60的電路圖而非利用圖I的電路，即，將功率M0SFETQH1的漏極側(cè)及感應(yīng)M0SFETQS1的漏極側(cè)連接于輸出節(jié)點(diǎn)NI的電路結(jié)構(gòu)(即在圖60的電路圖中將功率M0SFETQH1及感應(yīng)M0SFETQS1的源極側(cè)與漏極側(cè)顛倒的電路結(jié)構(gòu))。而且，半導(dǎo)體芯片CPL的結(jié)構(gòu)(剖面結(jié)構(gòu))與半導(dǎo)體芯片CPH的結(jié)構(gòu)(剖面結(jié)構(gòu))基本上相同，半導(dǎo)體芯片CPL是在與上述基板I同樣的基板上形成有具有溝槽型柵極結(jié)構(gòu)的縱型MOSFET的半導(dǎo)體芯片，形成在半導(dǎo)體芯片CPL上的各單位晶體管單元的結(jié)構(gòu)與半導(dǎo)體芯片CPH中的各單位晶體管單元基本上相同。但是，在半導(dǎo)體芯片CPL中，未形成感應(yīng)M0SFETQS1，而是在上述主MOSFET區(qū)域RGl和感應(yīng)MOSFET區(qū)域RG2合起來(lái)的整個(gè)區(qū)域內(nèi)形成有構(gòu)成功率M0SFETQL1的多個(gè)單位晶體管單元，通過(guò)使所述多個(gè)單位晶體管單元并聯(lián)而形成功率M0SFETQL1。由于在半導(dǎo)體芯片CPL中未形成感應(yīng)M0SFETQS1，因此也未形成上述源極布線10S2。并且，在半導(dǎo)體芯片CPL的情況下，由從半導(dǎo)體芯片CPL的最上層的上述保護(hù)膜12的開(kāi)口部13露出的柵極布線10G形成上述功率M0SFETQL1的柵極用焊盤(pán)(焊盤(pán)電極)PDLG，由從開(kāi)口部13露出的源極布線10S1形成上述焊盤(pán)TOLSl、TOLS2、H)L3、PDL4。<關(guān)于課題>在半導(dǎo)體芯片CPH中，不僅形成有功率M0SFETQH1，還形成有用于偵測(cè)流經(jīng)功率M0SFETQH1的電流的感應(yīng)M0SFETQS1，將所述半導(dǎo)體芯片CPH經(jīng)由導(dǎo)電性接合材料(粘合層SDl)而接合到芯片搭載部即導(dǎo)電性的芯片焊盤(pán)DP2上，并對(duì)其進(jìn)行樹(shù)脂封裝，從而形成半導(dǎo)體器件SM1。在半導(dǎo)體芯片CPH的整個(gè)背面形成有背面電極BE1，成為電流經(jīng)由導(dǎo)電性接合材料而在所述半導(dǎo)體芯片CPH的背面電極BEl與芯片焊盤(pán)DP2之間流動(dòng)的結(jié)構(gòu)。但是，本案發(fā)明人經(jīng)研究發(fā)現(xiàn)當(dāng)對(duì)上述半導(dǎo)體器件施加熱應(yīng)力(例如使用中的熱負(fù)載或溫度循環(huán)測(cè)試等)時(shí)，將半導(dǎo)體芯片CPH和芯片焊盤(pán)DP2進(jìn)行接合的接合材料會(huì)產(chǎn)生裂痕或剝離，在通過(guò)感應(yīng)M0SFETQS1來(lái)偵測(cè)流經(jīng)功率M0SFETQH1的電流時(shí)將可能因所述裂痕或剝離將而導(dǎo)致偵測(cè)精度下降。下面，參照?qǐng)D17 圖20進(jìn)行詳細(xì)說(shuō)明。圖17及圖18是課題的說(shuō)明圖，所示的是除了相當(dāng)于半導(dǎo)體芯片CPH的半導(dǎo)體芯片CPH101經(jīng)由焊錫111而搭載并與芯片焊盤(pán)DP2接合的狀態(tài)。實(shí)際上，將上述金屬板MP I或引線WA連接于半導(dǎo)體芯片CPH101，并進(jìn)行樹(shù)脂封裝從而形成上述半導(dǎo)體器件SMl之類(lèi)的半導(dǎo)體器件(半導(dǎo)體封裝)，成為芯片焊盤(pán)DP2的下表面在封裝樹(shù)脂的下表面露出的狀態(tài)，但圖17及圖18中，省略了上述封裝部MR、金屬板MPl及引線WA的圖示。另外，圖17及圖18雖為剖面圖，但為了使圖面簡(jiǎn)單易懂，省略了感應(yīng)MOSFET區(qū)域RG2以外部分的剖面線。在圖17的半導(dǎo)體芯片CPHlOl與上述半導(dǎo)體芯片CPH中，感應(yīng)MOSFET區(qū)域RG2的位置不同，在圖17的半導(dǎo)體芯片CPHlOl中，感應(yīng)MOSFET區(qū)域RG2位于半導(dǎo)體芯片CPHlOl的周邊部，另一方面，在上述半導(dǎo)體芯片CPH中，與圖17的半導(dǎo)體芯片CPHlOl相比，感應(yīng)MOSFET區(qū)域RG2的位置更靠?jī)?nèi)側(cè)(遠(yuǎn)離周邊部的一側(cè))。在圖17中，在半導(dǎo)體芯片CPHlOl的整個(gè)背面形成有上述背面電極BE1，成為電流經(jīng)由焊錫111而在半導(dǎo)體芯片CPHlOl的背面電極BEl與芯片焊盤(pán)DP2之間流動(dòng)的結(jié)構(gòu)。所述焊錫111相當(dāng)于上述粘合層SD1。在圖17中，以箭頭示出了在半導(dǎo)體芯片CPHlOl的背面電極BEl與芯片焊盤(pán)DP2之間流動(dòng)的電流112。對(duì)所述電流112中的流經(jīng)上述主MOSFET區(qū)域RGl (中形成的多個(gè)單位晶體管單元)的電流加注符號(hào)112a并稱(chēng)作電流112a，對(duì)流經(jīng)感應(yīng)MOSFET區(qū)域RG2(中形成的多個(gè)單位晶體管單元)的電流加注符號(hào)112b并稱(chēng)作電流 112b。電流112a與電流112b的合計(jì)電流對(duì)應(yīng)于電流112，流經(jīng)功率M0SFETQH1的電流(即上述電流Idh)對(duì)應(yīng)于電流112a，流經(jīng)感應(yīng)M0SFETQS1的電流(即上述電流Ise)對(duì)應(yīng)于電流 112b。但是，當(dāng)施加熱應(yīng)力(例如使用中的熱負(fù)載或溫度循環(huán)測(cè)試等)時(shí)，焊錫111有可能產(chǎn)生裂痕(下面對(duì)所述裂痕加注符號(hào)113并稱(chēng)作裂痕113)。另外，盡管也有可能產(chǎn)生剝離，但本實(shí)施方式中將剝離作為裂痕之一種進(jìn)行說(shuō)明。圖18所示的是在圖17中因熱應(yīng)力導(dǎo)致焊錫111產(chǎn)生了裂痕113的狀態(tài)。焊錫111介隔在半導(dǎo)體芯片CPHlOl的整個(gè)背面與芯片焊盤(pán)DP2的上表面之間，裂痕113從焊錫111的周邊部(外周部)開(kāi)始產(chǎn)生，并朝向內(nèi)側(cè)方向(內(nèi)部方向)行進(jìn)。產(chǎn)生了裂痕113的區(qū)域會(huì)導(dǎo)致電流112難以通過(guò)，從而無(wú)法發(fā)揮作為電流112的路徑的作用。因此，在半導(dǎo)體芯片CPHlOl的背面電極BEl與芯片焊盤(pán)DP2之間流動(dòng)的電流112如圖18所示，避開(kāi)裂痕113而流經(jīng)焊錫111中未產(chǎn)生裂痕113的區(qū)域。但是，當(dāng)焊錫111產(chǎn)生裂痕113而電流112避開(kāi)所述裂痕113流動(dòng)時(shí)，在通過(guò)感應(yīng)M0SFETQS1來(lái)偵測(cè)流經(jīng)功率M0SFETQH1的電流時(shí)可能導(dǎo)致偵測(cè)精度下降。以下進(jìn)行詳細(xì)說(shuō)明。在上述半導(dǎo)體芯片CPH和圖17及圖18所示的半導(dǎo)體芯片CPHlOl中，存在形成有構(gòu)成功率M0SFETQH1的MOSFET的區(qū)域即主MOSFET區(qū)域RG1、以及形成有構(gòu)成感應(yīng)M0SFETQS1的MOSFET的區(qū)域即感應(yīng)MOSFET區(qū)域RG2。并且，假定主MOSFET區(qū)域RGl與感應(yīng)MOSFET區(qū)域RG2的面積不同(主MOSFET區(qū)域RGl的面積比感應(yīng)MOSFET區(qū)域RG2對(duì)面積大),半導(dǎo)體芯片CPH、CPH101中的主MOSFET區(qū)域RGl與感應(yīng)MOSFET區(qū)域RG2的面積比假設(shè)為流經(jīng)功率M0SFETQH1的電流與流經(jīng)感應(yīng)MOSFETQS I的電流成為規(guī)定的比率，如為20000 I。當(dāng)焊錫111產(chǎn)生裂痕113而電流112避開(kāi)所述裂痕113流動(dòng)時(shí)，主MOSFET區(qū)域RGl的面積比感應(yīng)MOSFET區(qū)域RG2大，占據(jù)了半導(dǎo)體芯片CPH101中的相當(dāng)大的面積，因此電流112a經(jīng)由焊錫111從芯片焊盤(pán)DP2流向主MOSFET區(qū)域RGl (的晶體管)的路徑的電阻不會(huì)因裂痕113的有無(wú)而受到太大影響。但是，當(dāng)感應(yīng)MOSFET區(qū)域RG2的面積遠(yuǎn)小于主MOSFET區(qū)域RGl的面積，且如圖18所示，裂痕113延伸到感應(yīng)MOSFET區(qū)域RG2的下方時(shí)，對(duì)于電流112b經(jīng)由焊錫111從芯片焊盤(pán)DP2流向感應(yīng)MOSFET區(qū)域RG2 (的晶體管)的路徑的電阻而言，由于電流112b繞過(guò)裂痕113流動(dòng)而造成路徑繞遠(yuǎn)，因此電阻值變得相當(dāng)大。圖19所示的是圖17的狀態(tài)的等效電路圖，圖20所示的是圖18的狀態(tài)的等效電路圖。圖19中，電流112a(對(duì)應(yīng)于上述電流Idh)經(jīng)由電阻RlOl流向功率M0SFETQH1，電流112b (對(duì)應(yīng)于上述電流Ise)經(jīng)由電阻R102流向感應(yīng)M0SFETQS1，所述電阻RlOl、R102由焊錫111的電阻和構(gòu)成半導(dǎo)體芯片CPHlOl的基板I的電阻(基板電阻)形成。如圖17所示在未產(chǎn)生裂痕113的狀態(tài)下，電阻RlOl與電阻R102大致相同。另一方面，在產(chǎn)生了圖18所示的裂痕113的狀態(tài)下，電流112a經(jīng)由電阻R103流向功率M0SFETQH1，電流112b經(jīng)由電阻R103、R104流向感應(yīng)M0SFETQS1，所述電阻R103、R104由焊錫111的電阻和構(gòu)成半導(dǎo)體芯片CPHlOl的基板I的電阻(基板電阻)形成。如果在感應(yīng)MOSFET區(qū)域RG2的下方產(chǎn)生了圖18所示的裂痕113的狀態(tài)下，電阻R104將遠(yuǎn)大于電阻R103。 因此，當(dāng)未產(chǎn)生裂痕113時(shí)，電流112b為電流112a的1/20000，但是，如果圖18所示的裂痕113延伸到感應(yīng)MOSFET區(qū)域RG2的下方時(shí)，所述電流比(電流112a 電流112b=20000 I)將遭到破壞，電流112b將小于電流112a的1/20000。因此，即使原本將半導(dǎo)體芯片CPHlOl設(shè)計(jì)成流經(jīng)感應(yīng)M0SFETQS1的電流112b為流經(jīng)功率M0SFETQH1的電流112a的1/20000，一旦焊錫111中產(chǎn)生的裂痕113如圖18所示延伸到感應(yīng)MOSFET區(qū)域RG2的下方時(shí)，則流經(jīng)感應(yīng)M0SFETQS1的電流112b會(huì)變得比流經(jīng)功率M0SFETQH1的電流112a的1/20000還小。例如，在半導(dǎo)體芯片CPHlOl中，流經(jīng)感應(yīng)M0SFETQS1的電流112b在無(wú)裂痕113時(shí)為流經(jīng)功率M0SFETQH1的電流112a的1/20000，但當(dāng)存在圖18所示的裂痕113時(shí)，則變?yōu)榱鹘?jīng)功率M0SFETQH1的電流112a的1/24000。因此，即使想要通過(guò)感應(yīng)M0SFETQS1來(lái)偵測(cè)流經(jīng)功率M0SFETQH1的電流，其精度也會(huì)下降，而偵測(cè)到比實(shí)際流動(dòng)的電流還低的電流。因此，當(dāng)要通過(guò)感應(yīng)MOSFETQS I來(lái)偵測(cè)流經(jīng)功率M0SFETQH1的電流112a是否超過(guò)某限制值時(shí)，如果未產(chǎn)生裂痕113，則能夠通過(guò)感應(yīng)M0SFETQS1來(lái)進(jìn)行精度良好地偵測(cè)，但如果產(chǎn)生了延伸到感應(yīng)MOSFET區(qū)域RG2下方的裂痕113，則感應(yīng)M0SFETQS1將無(wú)法很好地進(jìn)行偵測(cè)，對(duì)于流經(jīng)功率M0SFETQH1的電流112a超過(guò)某限制值的瞬間有可能漏過(guò)檢測(cè)。例如，流經(jīng)感應(yīng)M0SFETQS1的電流112b在無(wú)裂痕113時(shí)為流經(jīng)功率M0SFETQH1的電流112a的1/20000，但因產(chǎn)生裂痕113而導(dǎo)致其變成流經(jīng)功率M0SFETQH1的電流112a的1/24000時(shí)，只有當(dāng)電流112a已超過(guò)限制值的I. 2倍而非限制值時(shí)，感應(yīng)M0SFETQS1才能偵測(cè)到超過(guò)限制值。如上所述，因裂痕113的產(chǎn)生而導(dǎo)致感應(yīng)M0SFETQS1對(duì)流經(jīng)功率M0SFETQH1的電流的偵測(cè)精度下降的現(xiàn)象將因在感應(yīng)MOSFET區(qū)域RG2的下方產(chǎn)生裂痕113而進(jìn)一步加劇。為防止出現(xiàn)這種現(xiàn)象，本實(shí)施方式中，對(duì)半導(dǎo)體芯片CPH中的感應(yīng)MOSFET區(qū)域RG2等的布局進(jìn)行了精心設(shè)計(jì)，如將感應(yīng)MOSFET區(qū)域RG2配置在即使產(chǎn)生了裂痕113也難以受到影響的位置上。圖21及圖22是本實(shí)施方式的半導(dǎo)體器件SMl的說(shuō)明圖，分別對(duì)應(yīng)于圖18及圖19。在圖21中，焊錫111介隔在半導(dǎo)體芯片CPH的整個(gè)背面與芯片焊盤(pán)DP2的上表面之間，裂痕113從焊錫111的周邊部(外周部)開(kāi)始產(chǎn)生，并朝向內(nèi)側(cè)方向(內(nèi)部方向)行進(jìn)。因此，如果如圖17及圖18所示，在半導(dǎo)體芯片CPHlOl的周邊部(外周部)附近配置了感應(yīng)MOSFET區(qū)域RG2時(shí)，則容易在感應(yīng)MOSFET區(qū)域RG2的下方產(chǎn)生裂痕113。由此，在本實(shí)施方式中，不是將感應(yīng)MOSFET區(qū)域RG2配置在下方容易產(chǎn)生裂痕113的半導(dǎo)體芯片CPHl的周邊部(外周部)附近，而是如圖21及圖22所示，配置在半導(dǎo)體芯片CPH的周邊部(外周部)附近。圖20及圖21的例子中，將感應(yīng)MOSFET區(qū)域RG2配置在半導(dǎo)體芯片CPH的主表面的中央附近。由此，由于在感應(yīng)MOSFET區(qū)域RG2的下方難于產(chǎn)生裂痕113 (裂痕113難以到達(dá)感應(yīng)MOSFET區(qū)域RG2的下方)，因此即使產(chǎn)生了裂痕113時(shí)，也容易維持電流112a 電流112b = 20000 I的關(guān)系。因此，能夠抑制或防止因裂痕113的產(chǎn)生而導(dǎo)致的感應(yīng)M0SFETQS1對(duì)流經(jīng)功率M0SFETQH1的電流的偵測(cè)精度下降的現(xiàn)象。由此，能夠提高半導(dǎo)體器件的可靠性。另外，參照?qǐng)D17 圖20所說(shuō)明的起因于裂痕113的問(wèn)題，此問(wèn)題在用于將半導(dǎo)體芯片CPHlOl芯焊于芯片焊盤(pán)DP2的接合材料(芯焊材料)為焊錫時(shí)尤其顯著，但在使用焊錫以外的導(dǎo)電性接合材料(芯焊材料)的情況下也可能產(chǎn)生。因此，在用于將半導(dǎo)體芯片CPHlOl芯焊于芯片焊盤(pán)DP2的接合材料(即上述粘合層SDl)為焊錫的情況下，本實(shí)施方式的效果特別好，但在使用焊錫以外的導(dǎo)電性接合材料如銀膏等膏型導(dǎo)電性接合材料的情況下也有效。如上所述，本實(shí)施方式的技術(shù)思想是對(duì)半導(dǎo)體芯片CPH中的感應(yīng)MOSFET區(qū)域RG2的配置位置進(jìn)行設(shè)計(jì)，以使得即使介隔在半導(dǎo)體芯片CPH與芯片焊盤(pán)DP2之間的導(dǎo)電性的粘合層SDl產(chǎn)生相當(dāng)于上述裂痕113的裂痕，所述裂痕也盡可能不存在于感應(yīng)MOSFET區(qū)域RG2的正下方。即，將感應(yīng)MOSFET區(qū)域RG2配置在如下的位置上即，即使介隔在半導(dǎo)體芯片CPH與芯片焊盤(pán)DP2之間的導(dǎo)電性的粘合層SDl產(chǎn)生相當(dāng)于上述裂痕113的裂痕，所述裂痕存在于感應(yīng)MOSFET區(qū)域RG2正下方的概率也盡可能低的位置?！搓P(guān)于半導(dǎo)體芯片CPH的主表面內(nèi)的布局〉 下面參照?qǐng)D10 圖12對(duì)包括感應(yīng)MOSFET區(qū)域RG2的配置位置在內(nèi)的、半導(dǎo)體芯片CPH的主表面內(nèi)的布局的主要特征進(jìn)行具體說(shuō)明。半導(dǎo)體芯片CPH不僅形成有功率M0SFETQH1，還形成有用于偵測(cè)流經(jīng)功率M0SFETQH1的電流的感應(yīng)M0SFETQS1。本實(shí)施方式中，由圖10及圖11可知，在半導(dǎo)體芯片CPH的主表面上，并非將感應(yīng)M0SFETQS1的源極用焊盤(pán)TOHS4與形成有構(gòu)成感應(yīng)M0SFETQS1的MOSFET的感應(yīng)MOSFET區(qū)域RG2配置于相同的平面位置(上下重合的位置)上。本實(shí)施方式中，焊盤(pán)TOHS4是與感應(yīng)M0SFETQS1的源極的焊盤(pán)電極(焊盤(pán))電連接，感應(yīng)MOSFET區(qū)域RG2是形成有構(gòu)成感應(yīng)M0SFETQS1的MOSFET (即感應(yīng)M0SFETQS1用的并聯(lián)的多個(gè)單位晶體管單元)的區(qū)域。具體地說(shuō)就是，由圖10及圖11可知，在半導(dǎo)體芯片CPH的主表面上，將感應(yīng)MOSFET區(qū)域RG2配置在比感應(yīng)M0SFETQS1的源極用焊盤(pán)TOHS4更靠?jī)?nèi)側(cè)的位置上。換言之即是，在半導(dǎo)體芯片CPH的主表面上，以焊盤(pán)TOHS4比感應(yīng)MOSFET區(qū)域RG2更靠近半導(dǎo)體芯片CPH的主表面的外周部的方式來(lái)配置感應(yīng)MOSFET區(qū)域RG2及焊盤(pán)TOHS4。即，在半導(dǎo)體芯片CPH的主表面上，從半導(dǎo)體芯片CPH的主表面的外周到感應(yīng)MOSFET區(qū)域RG2的距離(間隔)比從半導(dǎo)體芯片CPH的主表面的外周到焊盤(pán)TOHS4的距離(間隔)大(長(zhǎng))。
另外，在半導(dǎo)體芯片CPH的主表面上，判斷兩個(gè)位置中的哪個(gè)位于內(nèi)側(cè)時(shí)，將與半導(dǎo)體芯片CPH的主表面的外周相距的距離(間隔)較大的一方視為內(nèi)側(cè)。在半導(dǎo)體芯片CPH的主表面上，將感應(yīng)MOSFET區(qū)域RG2配置于感應(yīng)M0SFETQS1的源極用焊盤(pán)TOHS4的內(nèi)側(cè)是基于如下理由。即，是為了 即使粘合層SDl產(chǎn)生了相當(dāng)于上述裂痕113的裂痕，所述裂痕也盡可能不會(huì)在粘合層SDl中延伸到感應(yīng)MOSFET區(qū)域RG2下方的位置。在半導(dǎo)體芯片CPH的主表面上，將感應(yīng)MOSFET區(qū)域RG2盡可能配置于內(nèi)側(cè)而非外周部，從而能夠抑制或防止在粘合層SDl中的感應(yīng)MOSFET區(qū)域RG2的下方的位置產(chǎn)生相當(dāng)于上述裂痕113的裂痕。由此，能夠抑制或防止因裂痕113導(dǎo)致感應(yīng)M0SFETQS1對(duì)流經(jīng)功率M0SFETQH1的電流的偵測(cè)精度下降，因此能夠提高感應(yīng)M0SFETQS1對(duì)流經(jīng)功率M0SFETQH1的電流的偵測(cè)精度。因而，能夠提高半導(dǎo)體器件的可靠性。另一方面，感應(yīng)M0SFETQS1的源極用焊盤(pán)TOHS4在半導(dǎo)體芯片CPH的主表面上配置于比內(nèi)側(cè)靠近外周部的位置的做法，便于連接引線WA之類(lèi)的導(dǎo)電性部件。因此，本實(shí)施方式中，在半導(dǎo)體芯片CPH的主表面上，將感應(yīng)MOSFET區(qū)域RG2配置于感應(yīng)M0SFETQS1的源極用焊盤(pán)TOHS4的內(nèi)側(cè)。由此，能夠抑制或防止在粘合層SDl中的感應(yīng)MOSFET區(qū)域RG2下方的位置上形成裂痕，從而能夠提高感應(yīng) M0SFETQS1對(duì)流經(jīng)功率M0SFETQH1的電流的偵測(cè)精度，并且能夠便于將引線WA之類(lèi)的導(dǎo)電性部件連接到感應(yīng)M0SFETQS1的源極用焊盤(pán)PDHS4上。例如，在圖10的情況下，在半導(dǎo)體芯片CPH的主表面上，沿著與上述半導(dǎo)體芯片CPC相向的邊來(lái)配置焊盤(pán)TOHS2、焊盤(pán)roHG、焊盤(pán)PDHS3及焊盤(pán)TOHS4，且在所述邊的中央附近配置柵極用焊盤(pán)roHG，在所述邊的端部附近配置焊盤(pán)TOHS4。由此，便于對(duì)半導(dǎo)體芯片CPH中的連接引線WA的各焊盤(pán)進(jìn)行打線接合。另外，本實(shí)施方式中，在半導(dǎo)體芯片CPH的主表面上，將感應(yīng)MOSFET區(qū)域RG2配置于感應(yīng)M0SFETQS1的源極用焊盤(pán)H)HS4的內(nèi)側(cè)，因此感應(yīng)M0SFETQS1的源極用焊盤(pán)H)HS4不位于感應(yīng)MOSFET區(qū)域RG2的正上方。因此，由圖10 圖12及圖14 圖16可知，感應(yīng)MOSFET區(qū)域RG2中形成的感應(yīng)MOSFETQS I用源極區(qū)域(對(duì)應(yīng)于感應(yīng)MOSFET區(qū)域RG2的上述半導(dǎo)體區(qū)域4)與感應(yīng)M0SFETQS1的源極用焊盤(pán)PDHS4經(jīng)由(通過(guò))半導(dǎo)體芯片CPH中形成的源極布線(源極用布線)10S2而電連接。由此，在半導(dǎo)體芯片CPH的主表面上，將感應(yīng)MOSFET區(qū)域RG2配置于感應(yīng)M0SFETQS1的源極用焊盤(pán)TOHS4的內(nèi)側(cè)，能夠?qū)⒏袘?yīng)MOSFET區(qū)域RG2中形成的源極區(qū)域(對(duì)應(yīng)于上述半導(dǎo)體區(qū)域4)與感應(yīng)M0SFETQS1的源極用焊盤(pán)PDHS4經(jīng)由源極布線10S2而可靠地連接。另外，半導(dǎo)體芯片CPH的焊盤(pán)PDHS1、PDHS2、PDHS3經(jīng)由(通過(guò))半導(dǎo)體芯片CPH內(nèi)形成的源極布線(源極用布線)10S1而與主MOSFET區(qū)域RGl中形成的功率M0SFETQH1用源極區(qū)域(對(duì)應(yīng)于主MOSFET區(qū)域RGl的上述半導(dǎo)體區(qū)域4)電連接。本實(shí)施方式中，由圖10及圖11可知，在半導(dǎo)體芯片CPH的主表面上，將感應(yīng)MOSFET區(qū)域RG2配置于柵極用焊盤(pán)I3DHG的內(nèi)側(cè)。換言之即是，在半導(dǎo)體芯片CPH的主表面上，以柵極用焊盤(pán)I3DHG比感應(yīng)MOSFET區(qū)域RG2更靠近半導(dǎo)體芯片CPH的主表面的外周部的方式來(lái)配置感應(yīng)MOSFET區(qū)域RG2及焊盤(pán)TOHG。即，在半導(dǎo)體芯片CPH的主表面上，從半導(dǎo)體芯片CPH的主表面的外周到感應(yīng)MOSFET區(qū)域RG2的距離(間隔)比從半導(dǎo)體芯片CPH的主表面的外周到焊盤(pán)TOHG的距離(間隔)大(長(zhǎng))。如上所述，在半導(dǎo)體芯片CPH的主表面上，將感應(yīng)MOSFET區(qū)域RG2盡可能配置于內(nèi)側(cè)而非外周部，從而能夠抑制或防止在粘合層SD I中的感應(yīng)MOSFET區(qū)域RG2下方的位置上形成相當(dāng)于上述裂痕113的裂痕，由此，可提高感應(yīng)M0SFETQS1對(duì)流經(jīng)功率M0SFETQH1的電流的偵測(cè)精度。因而，可提高半導(dǎo)體器件的可靠性。另一方面，柵極用焊盤(pán)TOHG在半導(dǎo)體芯片CPH的主表面上，配置在比內(nèi)側(cè)更靠近外周部的位置上，便于將引線WA之類(lèi)的導(dǎo)電性部件連接到柵極用焊盤(pán)I3DHG上。因此，本實(shí)施方式中，在半導(dǎo)體芯片CPH的主表面上，將感應(yīng)MOSFET區(qū)域RG2配置于柵極用焊盤(pán)I3DHG的內(nèi)側(cè)。由此，能夠抑制或防止在粘合層SD I中的感應(yīng)MOSFET區(qū)域RG2下方的位置上形成裂痕，從而能夠提高感應(yīng)M0SFETQS1對(duì)流經(jīng)功率M0SFETQH1的電流的偵測(cè)精度，并且便于將引線WA之類(lèi)的導(dǎo)電性部件連接到柵極用焊盤(pán)PDHG上。而且，本實(shí)施方式中，在半導(dǎo)體芯片CPH的主表面上，將感應(yīng)MOSFET區(qū)域RG2配置于感應(yīng)M0SFETQS1的源極用焊盤(pán)TOHS4的內(nèi)側(cè)，但優(yōu)選配置在半導(dǎo)體芯片CPH的主表面上，俯視時(shí)感應(yīng)MOSFET區(qū)域RG2被主MOSFET區(qū)域RGl所包圍。即，優(yōu)選在對(duì)形成有構(gòu)成功率M0SFETQH1的MOSFET (即功率M0SFETQH1用的并聯(lián)的多個(gè)單位晶體管單元)的主MOSFET區(qū) 域RGl的周?chē)M(jìn)行包圍的位置上配置感應(yīng)MOSFET區(qū)域RG2。由此，能夠加大半導(dǎo)體芯片CPH的主表面上的源極用焊盤(pán)TOHS4與感應(yīng)MOSFET區(qū)域RG2之間的距離(間隔)，并且能夠增大主MOSFET區(qū)域RGl在半導(dǎo)體芯片CPH的主表面上所占的面積。通過(guò)加大半導(dǎo)體芯片CPH的主表面上的源極用焊盤(pán)PDHS4與感應(yīng)MOSFET區(qū)域RG2之間的距離(間隔)，能夠進(jìn)一步降低在粘合層SDl中的感應(yīng)MOSFET區(qū)域RG2下方的位置上產(chǎn)生相當(dāng)于上述裂痕113的裂痕的可能性，由此，能夠進(jìn)一步提高感應(yīng)MOSFETQS I對(duì)流經(jīng)功率M0SFETQH1的電流的偵測(cè)精度。因而，能夠提高半導(dǎo)體器件的可靠性。而且，通過(guò)加大主MOSFET區(qū)域RGl在半導(dǎo)體芯片CPH的主表面上所占的面積，能夠加大流經(jīng)主MOSFET區(qū)域RGl中形成的功率M0SFETQH1的電流(對(duì)應(yīng)于上述電流Idh)，從而能夠加大輸出電流(從上述節(jié)點(diǎn)NI輸出的電流)。另外，本文中的“俯視”是指以與半導(dǎo)體芯片CPH的主表面平行的平面觀察時(shí)的情況。而且，本實(shí)施方式中，優(yōu)選如下配置在半導(dǎo)體芯片CPH的主表面上，俯視時(shí)感應(yīng)MOSFET區(qū)域RG2被功率M0SFETQH1的源極用焊盤(pán)I3DHS I所包圍。即，優(yōu)選在對(duì)功率M0SFETQH1的源極用焊盤(pán)I3DHSl的周?chē)M(jìn)行包圍的位置上配置感應(yīng)MOSFET區(qū)域RG2。由此，能夠加大半導(dǎo)體芯片CPH的主表面上的源極用焊盤(pán)PDHS4與感應(yīng)MOSFET區(qū)域RG2之間的距離(間隔)，并且能夠加大功率M0SFETQH1的源極用焊盤(pán)I3DHS I的面積。通過(guò)加大半導(dǎo)體芯片CPH的主表面上的源極用焊盤(pán)PDHS4與感應(yīng)MOSFET區(qū)域RG2之間的距離(間隔)，能夠進(jìn)一步降低在粘合層SDl中的感應(yīng)MOSFET區(qū)域RG2下方的位置上產(chǎn)生相當(dāng)于上述裂痕113的裂痕的可能性，由此，能夠進(jìn)一步提高感應(yīng)M0SFETQS1對(duì)流經(jīng)功率M0SFETQH1的電流的偵測(cè)精度。而且，通過(guò)加大功率M0SFETQH1的源極用焊盤(pán)I3DHSl的面積，便于將金屬板MPl之類(lèi)的導(dǎo)電性部件連接到源極用焊盤(pán)I3DHSl上。而且，通過(guò)加大功率M0SFETQH1的源極用焊盤(pán)I3DHSl的面積，也能夠加大源極用焊盤(pán)PDHSl與金屬板MPl的連接面積，能夠降低功率M0SFETQH1的導(dǎo)通電阻，而且，容易使大電流流經(jīng)功率M0SFETQH1，從而能夠降低導(dǎo)通損失。另外，在半導(dǎo)體芯片CPH的主表面上，只要在與感應(yīng)MOSFET區(qū)域RG2的各邊相向的位置上存在主MOSFET區(qū)域RGl，便可視為俯視時(shí)感應(yīng)MOSFET區(qū)域RG2被主MOSFET區(qū)域RGl所包圍。而且，在半導(dǎo)體芯片CPH的主表面上，只要在與感應(yīng)MOSFET區(qū)域RG2的各邊相向的位置上存在功率M0SFETQH1的源極用焊盤(pán)I3DHSl，便可視為俯視時(shí)感應(yīng)MOSFET區(qū)域RG2被功率M0SFETQH1的源極用焊盤(pán)I3DHSl所包圍。如上所述，必須將感應(yīng)MOSFET區(qū)域RG2的源極區(qū)域(對(duì)應(yīng)于上述半導(dǎo)體區(qū)域4)與感應(yīng)MOSFETQS I的源極用焊盤(pán)TOHS4經(jīng)由源極布線10S2而電連接，在所述源極布線10S2及柵極布線IOG所延伸的平面區(qū)域上，無(wú)法配置主MOSFET區(qū)域RGl及源極布線IOSl。因此，除了源極布線10S2及柵極布線IOG所延伸的平面區(qū)域，感應(yīng)MOSFET區(qū)域RG2被主MOSFET區(qū)域RGl所包圍，而且，除了源極布線10S2及柵極布線IOG所延伸的平面區(qū)域，感應(yīng)MOSFET區(qū)域RG2被焊盤(pán)PDHSl所包圍。圖23 圖25所示的是使感應(yīng)MOSFET區(qū)域RG2的配置位置比圖10 圖12的情況更靠近半導(dǎo)體芯片CPH的主表面的外周部時(shí)的半導(dǎo)體芯片CPH的芯片布局的俯視圖，圖23對(duì)應(yīng)于圖10，圖24對(duì)應(yīng)于圖11，圖25對(duì)應(yīng)于圖12。在圖23 圖25的芯片布局的情況下，如上所述，在半導(dǎo)體芯片CPH的主表面上，將感應(yīng)MOSFET區(qū)域RG2配置于感應(yīng)M0SFETQS1的源極用焊盤(pán)TOHS4的內(nèi)側(cè)等，也可獲得上述效果，但優(yōu)選圖10 圖12所示的、在半導(dǎo)體 芯片CPH的主表面的中央附近配置感應(yīng)MOSFET區(qū)域RG2。當(dāng)粘合層SDl產(chǎn)生上述裂痕113時(shí)，上述裂痕113從粘合層SDl的周邊部(外周部)開(kāi)始產(chǎn)生，并且朝向內(nèi)側(cè)方向(內(nèi)部方向)行進(jìn)。因此，半導(dǎo)體芯片CPH的中央附近的下方的粘合層SDl是最難產(chǎn)生裂痕的區(qū)域。因此，只要在半導(dǎo)體芯片CPH的主表面的中央附近配置感應(yīng)MOSFET區(qū)域RG2，便能夠?qū)⒃谡澈蠈覵Dl中的感應(yīng)MOSFET區(qū)域RG2下方的位置上形成相當(dāng)于上述裂痕113的裂痕的可能性降到最低，由此，能夠進(jìn)一步提高感應(yīng)M0SFETQS1對(duì)流經(jīng)功率M0SFETQH1的電流的偵測(cè)精度。因而，能夠提高半導(dǎo)體器件的可靠性。同理，此方法也可適用于以下的各變形例。下面，對(duì)本實(shí)施方式的各種變形例進(jìn)行說(shuō)明。<關(guān)于半導(dǎo)體芯片CPH的主表面內(nèi)的布局的第一變形例>圖26 圖28所不的是本實(shí)施方式的半導(dǎo)體芯片CPH的第一變形例的芯片布局的俯視圖，圖26對(duì)應(yīng)于圖10，圖27對(duì)應(yīng)于圖11，圖28對(duì)應(yīng)于圖12。而且，圖29是圖26的E-E線的剖面圖，對(duì)應(yīng)于圖16。圖26 圖29所示的第一變形例中，在半導(dǎo)體芯片CPH的主表面上，形成源極用焊盤(pán)PDHSla、PDHSlb以取代源極用焊盤(pán)PDHSl。源極用焊盤(pán)PDHSla、PDHSlb與上述焊盤(pán)PDHSl同樣，為金屬板MPl連接用電極(焊盤(pán)電極、電極焊盤(pán)、焊盤(pán))。而且，與上述焊盤(pán)TOHSl同樣，源極用焊盤(pán)TOHSla、TOHSlb經(jīng)由(通過(guò))半導(dǎo)體芯片CPH內(nèi)形成的源極布線(源極用布線)IOSl而與主MOSFET區(qū)域RGl中形成的功率M0SFETQH1用源極區(qū)域(對(duì)應(yīng)于上述半導(dǎo)體區(qū)域4)電連接。即，與上述焊盤(pán)I3DHSl同樣地，源極用焊盤(pán)TOHSla、TOHSlb是與功率M0SFETQH1的源極電連接的焊盤(pán)。源極用焊盤(pán)PDHSla、PDHSlb比柵極用焊盤(pán)PDHG或源極用焊盤(pán)PDHS2、PDHS3、PDHS4大，且分別沿半導(dǎo)體芯片CPH的主表面的長(zhǎng)度方向(第一方向X)延伸而形成為大致呈長(zhǎng)方形的形狀。在半導(dǎo)體芯片CPH的主表面上，焊盤(pán)I3DHSla與焊盤(pán)TOHSlb在第二方向Y上空出規(guī)定的間隔而配置。但是，俯視時(shí)，源極用焊盤(pán)TOHSla的長(zhǎng)方形形狀的四邊中與源極用焊盤(pán)TOHSlb相向的一側(cè)的邊之一部分(優(yōu)選所述邊的中央部分附近)向遠(yuǎn)離源極用焊盤(pán)PDHS Ib的方向后退，并在所述后退的區(qū)域中配置感應(yīng)MOSFET區(qū)域RG2。
源極用焊盤(pán)TOHSla、PDHSlb與源極用焊盤(pán)I3DHSl同樣，也是金屬板MPl連接用電極(焊盤(pán)電極、電極焊盤(pán)、焊盤(pán))，上述金屬板MPl的第一部分MPla經(jīng)由粘合層SD2而與半導(dǎo)體芯片CPH的源極用焊盤(pán)TOHSla、PDHSlb接合并電連接。因此，半導(dǎo)體芯片CPH的源極焊盤(pán)TOHSla、PDHSlb與上述芯片焊盤(pán)DP3經(jīng)由上述金屬板MPl而電連接。由圖26 圖29可知，在半導(dǎo)體芯片CPH的主表面上，俯視時(shí)，柵極布線(柵極用布線)IOG在源極用焊盤(pán)I3DHSla與源極用焊盤(pán)I3DHSlb之間延伸(具體地說(shuō)就是沿第一方向X延伸)。對(duì)于柵極布線IOG中的俯視時(shí)在源極用焊盤(pán)I3DHSla與源極用焊盤(pán)I3DHSlb之間延伸的柵極布線IOG加注符號(hào)IOGl并稱(chēng)作柵極布線IOGl。柵極布線IOGl連接到上述布線部(柵極引出用布線部)7a上，并經(jīng)由所述布線部7a而與形成于主MOSFET區(qū)域RGl中的多個(gè)柵極電極7電連接，且經(jīng)由布線部7a而與感應(yīng)MOSFET區(qū)域RG2中形成的多個(gè)柵極電極7電連接。柵極布線IOGl (包含柵極布線IOGl以外的柵極布線10G)是對(duì)柵極用焊盤(pán)PDHG與主MOSFET區(qū)域RGl中形成的功率M0SFETQH1用柵極電極7及感應(yīng)MOSFET區(qū)域RG2中形成的感應(yīng)M0SFETQS1用柵極電極7進(jìn)行電連接的布線(柵極用布線)，且與源極布線10S1U0S2形成在同層。 S卩，在圖10 圖12的情況下，沿著半導(dǎo)體芯片CPH的主表面的外周部而形成柵極布線10G，但在圖26 圖29的第一變形例的情況下，不僅在沿著半導(dǎo)體芯片CPH的主表面的外周部形成有柵極布線10G，還形成有在源極用焊盤(pán)TOHSla與源極用焊盤(pán)TOHSlb之間延伸的柵極布線IOG (即柵極布線10G1)。功率M0SFETQH1用各源極區(qū)域(對(duì)應(yīng)于主MOSFET區(qū)域RGl的上述半導(dǎo)體區(qū)域4)連接于在其正上方延伸的源極布線10S1，感應(yīng)M0SFETQS1用各源極區(qū)域(對(duì)應(yīng)于感應(yīng)MOSFET區(qū)域RG2的上述半導(dǎo)體區(qū)域4)連接于在其正上方延伸的源極布線10S2，但是，包括有柵極布線IOGl的柵極布線IOG與源極布線10S1U0S2形成于同一層。因此，在源極用焊盤(pán)F1DHSla與源極用焊盤(pán)F1DHSlb之間延伸的柵極布線IOGl的正下方,不形成上述單位晶體管單元，而在源極布線IOSl的正下方形成上述單位晶體管單元。在半導(dǎo)體芯片CPH的主表面上，俯視時(shí)通過(guò)使柵極布線IOGl延伸在源極用焊盤(pán)TOHSla與源極用焊盤(pán)roHS Ib之間，便可降低柵極電阻。因此，能夠抑制或防止主MOSFET區(qū)域RGl的各單位晶體管單元?jiǎng)幼鞯难舆t，而且，能夠抑制或防止感應(yīng)MOSFET區(qū)域RG2的各單位晶體管單元?jiǎng)幼鞯难舆t。而且，圖26 圖29所示的第一變形例中，在半導(dǎo)體芯片CPH的主表面上，俯視時(shí)源極布線10S2沿著柵極布線IOGl延伸(具體地說(shuō)就是，沿第一方向X延伸)在源極用焊盤(pán)roHS Ia與源極用焊盤(pán)TOHSlb之間。功率M0SFETQH1用各源極區(qū)域(對(duì)應(yīng)于主MOSFET區(qū)域RGl的上述半導(dǎo)體區(qū)域4)必須連接于在其正上方延伸的源極布線10S1，因此在源極布線10S2的正下方無(wú)法形成功率M0SFETQH1用單位晶體管單元。而且，如上所述，在柵極布線IOGl的正下方也無(wú)法形成上述單位晶體管單元。即，在柵極布線IOGl及源極布線IOS I的正下方均無(wú)法形成功率M0SFETQH1用單位晶體管單元。因此，如圖26 圖29所示，在半導(dǎo)體芯片CPH的主表面上，在源極用焊盤(pán)I3DHSla與源極用焊盤(pán)TOHS Ib之間，使柵極布線IOGl與源極布線10S2以彼此沿順的方式而延伸(具體地說(shuō)就是，沿第一方向X延伸)，從而能夠縮小在半導(dǎo)體芯片CPH的主表面上無(wú)法形成功率M0SFETQH1用單位晶體管單元的區(qū)域(的面積)。由此，能夠加大主MOSFET區(qū)域RGl在半導(dǎo)體芯片CPH的主表面上所占的面積(即形成有功率M0SFETQH1用單位晶體管單元的面積)。因而，能夠加大流經(jīng)主MOSFET區(qū)域RGl中形成的功率M0SFETQH1的電流，從而能夠加大輸出電流(從上述節(jié)點(diǎn)NI輸出的電流)。而且，圖10 圖12的芯片布局中，在半導(dǎo)體芯片CPH的主表面上，俯視時(shí)感應(yīng)MOSFET區(qū)域RG2被焊盤(pán)I3DHS I所包圍，但在圖26 圖29所示的第一變形例中，在半導(dǎo)體芯片CPH的主表面上，俯視時(shí)感應(yīng)MOSFET區(qū)域RG2被焊盤(pán)H)HSla、PDHSlb所包圍。另外，如上所述，在半導(dǎo) 體芯片CPH的主表面上，只要在與感應(yīng)MOSFET區(qū)域RG2的各邊相向的位置上存在焊盤(pán)H)HSla、PDHSlb，便可視為俯視時(shí)感應(yīng)MOSFET區(qū)域RG2被焊盤(pán)PDHSla, PDHSlb所包圍。在圖26的情況下，成為感應(yīng)MOSFET區(qū)域RG2的三邊(除了源極布線10S2及柵極布線IOGl所延伸的一側(cè)以外的三邊)與功率M0SFETQH1的源極用焊盤(pán)PDHSla相向且感應(yīng)MOSFET區(qū)域RG2的剩余的一邊與焊盤(pán)I3DHSlb相向的狀態(tài)，可視為俯視時(shí)感應(yīng)MOSFET區(qū)域RG2被功率M0SFETQH1的源極用焊盤(pán)H)HSla、PDHSlb所包圍。在圖26的情況下，也可稱(chēng)之為，在半導(dǎo)體芯片CPH的主表面上，俯視時(shí)感應(yīng)MOSFET區(qū)域RG2的三邊被焊盤(pán)PDHSla所包圍。另外，在圖30 圖32的第二變形例的情況下，成為感應(yīng)MOSFET區(qū)域RG2的三邊(除了源極布線10S2及柵極布線IOGl所延伸的一側(cè)以外的三邊)與主MOSFET區(qū)域RGl相向且感應(yīng)MOSFET區(qū)域RG2的剩余的一邊與其他主MOSFET區(qū)域RGl相向的狀態(tài)，可視為俯視時(shí)感應(yīng)MOSFET區(qū)域RG2被主MOSFET區(qū)域RGl所包圍。圖26 圖29所不的第一變形例的芯片布局的其他結(jié)構(gòu)與圖10 圖16的芯片布局基本相同，因此不再進(jìn)行重復(fù)說(shuō)明。<關(guān)于半導(dǎo)體芯片CPH的主表面內(nèi)的布局的第二變形例>圖30 圖32所示的是本實(shí)施方式的半導(dǎo)體芯片CPH的第二變形例的芯片布局的俯視圖，圖30對(duì)應(yīng)于圖10及圖26，圖31對(duì)應(yīng)于圖11及圖27，圖32對(duì)應(yīng)于圖12及圖28。而且，圖33是圖30的E-E線的剖面圖，對(duì)應(yīng)于圖16及圖29，圖34是圖30的F-F線的剖面圖。圖30 圖34所不的第二變形例的芯片布局相對(duì)于圖10 圖16的芯片布局而言，主要的不同點(diǎn)在于，將感應(yīng)M0SFETQS1的源極用焊盤(pán)TOHS4配置在俯視時(shí)與感應(yīng)MOSFET區(qū)域RG2重合的位置上。下面進(jìn)行具體說(shuō)明。比較圖31與圖11可知，關(guān)于半導(dǎo)體芯片CPH的主表面上的主MOSFET區(qū)域RGl及感應(yīng)MOSFET區(qū)域RG2的布局，圖31的第二變形例與圖11基本相同(但不同點(diǎn)是，在圖11中配置有感應(yīng)M0SFETQS1的源極用焊盤(pán)TOHS4的區(qū)域在圖31的第二變形例中也包含在主MOSFET區(qū)域RGl中)。因此，在圖30 圖34的第二變形例中，在半導(dǎo)體芯片CPH的主表面上，俯視時(shí)感應(yīng)MOSFET區(qū)域RG2被主MOSFET區(qū)域RGl所包圍，即，在對(duì)形成有構(gòu)成功率M0SFETQH1的MOSFET (即功率M0SFETQH1用的并聯(lián)的多個(gè)單位晶體管單元)的主MOSFET區(qū)域RGl的周?chē)M(jìn)行包圍的位置上配置感應(yīng)MOSFET區(qū)域RG2。圖30 圖34的第二變形例的布局相對(duì)于圖10 圖16的布局或圖26 圖28的第一變形例的布局而言，主要的不同點(diǎn)在于感應(yīng)M0SFETQS1的源極用焊盤(pán)TOHS4與感應(yīng)MOSFET區(qū)域RG2的相對(duì)位置關(guān)系。S卩，在圖10 圖16的布局或圖26 圖28的第一變形例的布局中，在半導(dǎo)體芯片CPH的主表面上，將感應(yīng)MOSFET區(qū)域RG2配置于感應(yīng)MOSFETQSI的源極用焊盤(pán)H)HS4的內(nèi)側(cè)。與此相對(duì)，在圖30 圖34所示的第二變形例中，在半導(dǎo)體芯片CPH的主表面上，俯視時(shí)感應(yīng)MOSFETQS I的源極用焊盤(pán)PDHS4配置在與感應(yīng)MOSFET區(qū)域RG2重合的位置上。S卩，圖30 圖34所示的第二變形例中，感應(yīng)MOSFETQS I的源極用焊盤(pán)PDHS4配置在感應(yīng)MOSFET區(qū)域RG2的正上方。如上所述，如果將焊盤(pán)PDHS4配置于半導(dǎo)體芯片CPH的主表面的外周部，則在粘合層SDl中的感應(yīng)MOSFET區(qū)域RG2下方的位置上形成相當(dāng)于上述裂痕113的裂痕的可能性較高，因此在圖30 圖34的第二變形例中，在半導(dǎo)體芯片CPH的主表面上，將感應(yīng)MOSFET區(qū)域RG2盡可能配置于內(nèi)側(cè)而非外周部。因此，圖30 圖34的第二變形例中，在半導(dǎo)體芯片CPH的主表面上，俯視時(shí)感應(yīng)MOSFET區(qū)域RG2配置于被主MOSFET區(qū)域RGl包圍的位置上，由此能夠加大從半導(dǎo)體芯片CPH的主表面上的外周到焊盤(pán)TOHS4的距離(間隔)，并且能夠加大主MOSFET區(qū)域RGl在半導(dǎo)體芯片CPH的主表面上所占的面積。通過(guò)加大從半導(dǎo)體芯片CPH的主表面上的外周到焊盤(pán)TOHS4的距離(間隔)，能夠降低在粘合層SDl中的感應(yīng)MOSFET區(qū)域RG2下方的位置上形成相當(dāng)于上述裂痕113的裂痕的可能性，由此，能夠提 高感應(yīng)M0SFETQS1對(duì)流經(jīng)功率M0SFETQH1的電流的偵測(cè)精度。因而，能夠提高半導(dǎo)體器件的可靠性。而且，通過(guò)加大主MOSFET區(qū)域RGl在半導(dǎo)體芯片CPH的主表面上所占的面積，能夠加大流經(jīng)主MOSFET區(qū)域RGl中形成的功率M0SFETQH1的電流，從而能夠加大輸出電流(從上述節(jié)點(diǎn)NI輸出的電流)。接下來(lái)，在圖30 圖34所示的第二變形例中，在半導(dǎo)體芯片CPH的主表面上，在俯視時(shí)與感應(yīng)MOSFET區(qū)域RG2重合的位置上配置感應(yīng)MOSFETQS I的源極用焊盤(pán)TOHS4。由此，無(wú)須利用長(zhǎng)的源極布線來(lái)連接感應(yīng)MOSFET區(qū)域RG2中形成的感應(yīng)M0SFETQS1用源極區(qū)域(對(duì)應(yīng)于感應(yīng)MOSFET區(qū)域RG2的上述半導(dǎo)體區(qū)域4)與感應(yīng)M0SFETQS1的源極用焊盤(pán)PDHS4,因此可使在感應(yīng)MOSFET區(qū)域RG2的正上方延伸(存在)的源極布線10S2從上述開(kāi)口部13露出而形成焊盤(pán)TOHS4。因此，能夠縮短(小面積化)源極布線10S2，因此能夠加大主MOSFET區(qū)域RG I在半導(dǎo)體芯片CPH的主表面上所占的面積。通過(guò)加大主MOSFET區(qū)域RGl在半導(dǎo)體芯片CPH的主表面上所占的面積，能夠加大流經(jīng)主MOSFET區(qū)域RGl中形成的功率M0SFETQH1的電流，從而能夠加大輸出電流(從上述節(jié)點(diǎn)NI輸出的電流)。而且，在圖30 圖34的第二變形例中，在半導(dǎo)體芯片CPH的主表面上，也將感應(yīng)MOSFET區(qū)域RG2配置在柵極用焊盤(pán)I3DHG的內(nèi)側(cè)，這方面與圖10或圖26的布局相同。但是，在圖30 圖34的第二變形例中，將感應(yīng)M0SFETQS1的源極用焊盤(pán)TOHS4配置在俯視時(shí)與感應(yīng)MOSFET區(qū)域RG2重合的位置上，因此成為在半導(dǎo)體芯片CPH的主表面上，感應(yīng)M0SFETQS1的源極用焊盤(pán)PDHS4配置在柵極用焊盤(pán)TOHG的內(nèi)側(cè)的狀態(tài)。換言之，在半導(dǎo)體芯片CPH的主表面上，將焊盤(pán)H)HG、PDHS4配置為柵極用焊盤(pán)I3DHG比感應(yīng)M0SFETQS1的源極用焊盤(pán)PDHS4更靠近半導(dǎo)體芯片CPH的主表面的外周部。即，在半導(dǎo)體芯片CPH的主表面上，從半導(dǎo)體芯片CPH的主表面的外周到感應(yīng)M0SFETQS1的源極用焊盤(pán)TOHS4的距離(間隔)比從半導(dǎo)體芯片CPH的主表面的外周到柵極用焊盤(pán)TOHG的距離(間隔)大(長(zhǎng))。由此，能夠抑制或防止在粘合層SDl中的感應(yīng)MOSFET區(qū)域RG2下方的位置上形成裂痕，從而能夠提高感應(yīng)M0SFETQS1對(duì)流經(jīng)功率M0SFETQH1的電流的偵測(cè)精度，并且便于將引線WA之類(lèi)的導(dǎo)電性部件連接到柵極用焊盤(pán)TOHG上。而且，圖30 圖34的第二變形例中，在半導(dǎo)體芯片CPH的主表面上，俯視時(shí)感應(yīng)MOSFET區(qū)域RG2被功率M0SFETQH1的源極用焊盤(pán)I3DHS I所包圍，這方面與圖10或圖26的布局相同。但是，在圖30 圖34的第二變形例中，將感應(yīng)MOSFETQSI的源極用焊盤(pán)TOHS4配置在俯視時(shí)與感應(yīng)MOSFET區(qū)域RG2重合的位置上，因此在半導(dǎo)體芯片CPH的主表面上，感應(yīng)MOSFETQSI的源極用焊盤(pán)TOHS4在俯視時(shí)被功率M0SFETQH1的源極用焊盤(pán)I3DHSl所包圍。即，在包圍功率M0SFETQH1的源極用焊盤(pán)I3DHSl的周?chē)恢蒙吓渲酶袘?yīng)MOSFETQSI的源極用焊盤(pán)TOHS4。由此，能夠加大半導(dǎo)體芯片CPH的主表面上的源極用焊盤(pán)PDHS4與感應(yīng)MOSFET區(qū)域RG2之間的距離(間隔)，并且能夠加大功率M0SFETQH1的源極用焊盤(pán)I3DHSl的面積。通過(guò)加大功率M0SFETQH1的源極用焊盤(pán)I3DHSl的面積，便于將金屬板MPl之類(lèi)的導(dǎo)電性部件連接到源極用焊盤(pán)I3DHSl上。另外，通過(guò)加大功率M0SFETQH1的源極用焊盤(pán)I3DHSl的面積，也能夠加大源極用焊盤(pán)I3DHSl與金屬板MPl的連接面積，能夠降低功率M0SFETQH1的導(dǎo)通電阻，而且，容易使大電流流經(jīng)功率M0SFETQH1，也能夠降低導(dǎo)通損失。圖30 圖34所示的第二變形例的半導(dǎo)體芯片CPH的芯片布局的其他結(jié)構(gòu)與圖10 圖16所示的芯片布局基本相同，因此不再進(jìn)行重 復(fù)說(shuō)明。而且，將金屬板MP I連接到功率M0SFETQH1的源極用焊盤(pán)TOHS1，將引線WA連接到感應(yīng)MOSFETQSI的源極用焊盤(pán)TOHS4，但在圖30 圖34所示的第二變形例的布局的情況下，金屬板MPl有可能妨礙引線WA與焊盤(pán)TOHS4的連接。因此，當(dāng)使用圖30 圖34所示的第二變形例的半導(dǎo)體芯片CPH來(lái)制造半導(dǎo)體器件SMl時(shí)，優(yōu)選圖35及圖36所示的半導(dǎo)體器件SMl (即半導(dǎo)體器件SMla)，即，在通過(guò)引線WA對(duì)金屬板MPl與半導(dǎo)體芯片CPH的焊盤(pán)PDHS4和半導(dǎo)體芯片CPC的焊盤(pán)TOC3進(jìn)行連接方面進(jìn)行了精心設(shè)計(jì)的半導(dǎo)體器件。圖35對(duì)應(yīng)于圖2，所示的是使用圖30 圖34所示的第二變形例的半導(dǎo)體芯片CPH時(shí)半導(dǎo)體器件SMl (即半導(dǎo)體器件SMla)的俯視透視圖，圖36是圖35的C-C線的剖面圖，對(duì)應(yīng)于圖7。圖35及圖36中的半導(dǎo)體器件SMl (以下稱(chēng)作半導(dǎo)體器件SMla)在以下方面與圖2 圖7的半導(dǎo)體器件SMl不同。S卩，圖35及圖36的半導(dǎo)體器件SMla中，在金屬板MPl上形成有開(kāi)口部(孔、貫穿孔)0P,所述開(kāi)口部OP形成為使半導(dǎo)體芯片CPH的焊盤(pán)PDHS4露出的位置及形狀。并且，通過(guò)引線WA將半導(dǎo)體芯片CPH的焊盤(pán)TOHS4與半導(dǎo)體芯片CPC的焊盤(pán)H)C3進(jìn)行連接，但所述引線WA穿過(guò)金屬板MPl的開(kāi)口部OP。當(dāng)制造半導(dǎo)體器件SMla時(shí)，在打線接合工序之前，要進(jìn)行金屬板MP I相對(duì)于半導(dǎo)體芯片CPH及芯片焊盤(pán)DP3的接合以及金屬板MP2相對(duì)于半導(dǎo)體芯片CPL及導(dǎo)線布線LB的接合，此時(shí)，以半導(dǎo)體芯片CPH的焊盤(pán)TOHS4俯視時(shí)從金屬板MPl的開(kāi)口部OP露出的方式將金屬板MPl與半導(dǎo)體芯片CPH的焊盤(pán)TOHSl接合。隨后進(jìn)行打線接合工序，此時(shí)，通過(guò)引線WA將從金屬板MPl的開(kāi)口部OP露出的半導(dǎo)體芯片CPH的焊盤(pán)PDHS4與半導(dǎo)體芯片CPC的焊盤(pán)H)C3進(jìn)行連接。即，將引線WA的一端連接到從金屬板MPl的開(kāi)口部OP露出的半導(dǎo)體芯片CPH的焊盤(pán)roHS4，將另一端連接到半導(dǎo)體芯片CPC的焊盤(pán)roC3。如上所述，一端連接到半導(dǎo)體芯片CPH的焊盤(pán)TOHS4的引線WA穿過(guò)設(shè)在金屬板MP I上的開(kāi)口部0P，另一端連接到半導(dǎo)體芯片CPC的焊盤(pán)roC3。由此，即使在使用圖30 圖34所示的第二變形例的半導(dǎo)體芯片CPH的情況下，金屬板MPl不會(huì)妨礙引線WA與焊盤(pán)PDHS4的連接，由此可制造出半導(dǎo)體器件SMla，而且，由于可確實(shí)防止與焊盤(pán)PDHS4連接的引線WA接觸到金屬板MP1，因此可進(jìn)一步提高半導(dǎo)體器件SMla的可靠性。圖35及圖36所示的半導(dǎo)體器件SMla的其他結(jié)構(gòu)與圖2 圖7所示的半導(dǎo)體器件SMl基本相同，因此不再進(jìn)行重復(fù)說(shuō)明。而且，圖35及圖36的半導(dǎo)體器件SMla也能適用于接下來(lái)要說(shuō)明的第三變形例的半導(dǎo)體芯片CPH。<關(guān)于半導(dǎo)體芯片CPH的主表面內(nèi)的布局的第三變形例>圖37 圖39所示的是本實(shí)施方式的半導(dǎo)體芯片CPH的第三變形例的芯片布局的俯視圖，圖37對(duì)應(yīng)于圖10、圖26及圖30，圖38對(duì)應(yīng)于圖11、圖27及圖31，圖39對(duì)應(yīng)于圖12、圖28及圖32，圖40是圖37的E-E線的剖面圖，對(duì)應(yīng)于圖16、圖29及圖33。而且，圖37的F-F線的剖面圖與圖34同樣。比較圖38與圖27可知，關(guān)于半導(dǎo)體芯片CPH的主表面上的主MOSFET區(qū)域RGl及感應(yīng)MOSFET區(qū)域RG2的布局，圖38的第三變形例與圖27的第一變形例基本相同(但不同點(diǎn)是，在圖27中配置有感應(yīng)M0SFETQS I的源極用焊盤(pán)TOHS4的區(qū)域在圖38的第三變形例中包含在主MOSFET區(qū)域RGl中)。因此，在圖37 圖40的第三變形例中，在半導(dǎo)體芯片CPH的主表面上，俯視時(shí)感應(yīng)MOSFET區(qū)域RG2被主MOSFET區(qū)域RGl所包圍，即，在包圍著形 成有構(gòu)成功率M0SFETQH1的MOSFET (即功率M0SFETQH1用的并聯(lián)的多個(gè)單位晶體管單元)的主MOSFET區(qū)域RGl的周?chē)恢蒙吓渲酶袘?yīng)MOSFET區(qū)域RG2。圖37 圖40所不的第三變形例的芯片布局相對(duì)于圖26 圖29的第一變形例的芯片布局而言，主要的不同點(diǎn)在于，在俯視時(shí)與感應(yīng)MOSFET區(qū)域RG2重合的位置上配置感Smosfetqsi的源極用焊盤(pán)roHS4，除此以外，與圖26 圖29的第一變形例基本相同。從其他觀點(diǎn)看，圖30 圖34的第二變形例和圖37 圖40所示的第三變形例的共同點(diǎn)在于，在俯視時(shí)與感應(yīng)MOSFET區(qū)域RG2重合的位置上配置感應(yīng)M0SFETQS1的源極用焊盤(pán)TOHS4。但是，相對(duì)于形成有源極用焊盤(pán)TOHS I且未形成柵極布線IOGl的圖30 圖34的第二變形例，在圖37 圖40的第三變形例中，形成源極用焊盤(pán)H)HSla、PDHSlb以取代源極用焊盤(pán)I3DHSl，且還形成有柵極布線IOGl。圖37 圖40所示的第三變形例中，在半導(dǎo)體芯片CPH中，形成有與圖26 圖29的第一變形例同樣的源極用焊盤(pán)roHSla、TOHSlb及柵極布線10G1。但是，在圖37 圖40所示的第三變形例中，在半導(dǎo)體芯片CPH的主表面上，在俯視時(shí)與感應(yīng)MOSFET區(qū)域RG2重合的位置上配置感應(yīng)M0SFETQS1的源極用焊盤(pán)TOHS4，因此無(wú)須利用長(zhǎng)的源極布線來(lái)連接感應(yīng)MOSFET區(qū)域RG2中形成的感應(yīng)M0SFETQS1用源極區(qū)域(對(duì)應(yīng)于感應(yīng)MOSFET區(qū)域RG2的上述半導(dǎo)體區(qū)域4)與感應(yīng)M0SFETQS1的源極用焊盤(pán)TOHS4。第一變形例中，在半導(dǎo)體芯片CPH的主表面上，源極布線10S2在源極用焊盤(pán)TOHSla與源極用焊盤(pán)TOHSlb之間沿著柵極布線IOGl而延伸，但在圖37 圖40的第三變形例中，在俯視時(shí)與感應(yīng)MOSFET區(qū)域RG2重合的位置上配置感應(yīng)M0SFETQS1的源極用焊盤(pán)H)HS4，因此源極布線10S2未沿著柵極布線IOGl而延伸。圖37 圖40的第三變形例中，將源極布線10S2配置在感應(yīng)MOSFET區(qū)域RG2的正上方，使所述源極布線10S2從上述開(kāi)口部13露出，從而能夠形成焊盤(pán)TOHS4。由于可縮短(小面積化)源極布線10S2，因此能夠加大主MOSFET區(qū)域RGl在半導(dǎo)體芯片CPH的主表面上所占的面積。通過(guò)加大主MOSFET區(qū)域RGl在導(dǎo)體芯片CPH的主表面上所占的面積，能夠加大流經(jīng)主MOSFET區(qū)域RGl中形成的功率M0SFETQH1的電流，從而能夠加大輸出電流(從上述節(jié)點(diǎn)NI輸出的電流)。而且，與圖26 圖29的第一變形例一樣，在圖37 圖40的第三變形例中，在半導(dǎo)體芯片CPH的主表面上，俯視時(shí)使柵極布線IOGl在源極用焊盤(pán)TOHSla與源極用焊盤(pán)I3DHSlb之間延伸，從而能夠降低柵極電阻。因此，能夠抑制或防止主MOSFET區(qū)域RGl的各單位晶體管單元?jiǎng)幼鞯难舆t，而且，能夠抑制或防止感應(yīng)MOSFET區(qū)域RG2的各單位晶體管單元?jiǎng)幼鞯难舆t。本實(shí)施方式中，圖10 圖16的芯片布局及上述第一、第二及第三變形例的芯片布局中的共同之處在于，在半導(dǎo)體芯片CPH的主表面上，俯視時(shí)感應(yīng)MOSFET區(qū)域RG2被主MOSFET區(qū)域RGl所包圍。而且，圖10 圖16的芯片布局及上述第一、第二及第三變形例的芯片布局的共同之處在于，在半導(dǎo)體芯片CPH的主表面上，俯視時(shí)感應(yīng)MOSFET區(qū)域RG2配置于柵極用焊盤(pán)TOHG的內(nèi)側(cè)。而且，上述第二及第三變形例的芯片布局的共同之處在于，在半導(dǎo)體芯片CPH的主表面上，將感應(yīng)M0SFETQS1的源極用焊盤(pán)TOHS4配置在俯視時(shí)為柵極用焊盤(pán)TOHG的內(nèi)側(cè)上。另外，圖10 圖16的芯片布局及上述第二變形例的芯片布局的共同之處在于，在半導(dǎo)體芯片CPH的主表面上，俯視時(shí)感應(yīng)MOSFET區(qū)域RG2被焊盤(pán)I3DHSl所包圍。而且，上述第一及第三變形例的芯片布局的共同之處在于，在半導(dǎo)體芯片CPH的主表面上，俯視時(shí)感應(yīng)MOSFET區(qū)域RG2被焊盤(pán)H)HSla、TOHSlb所包圍。而且，在上述第二變形例的芯片布局中，在半導(dǎo)體芯片CPH的主表面上，俯視時(shí)感應(yīng)M0SFETQS1的源極用焊盤(pán)PDHS4被焊盤(pán)TOHSl所包圍，而在上述第三變形例的芯片布局中，在半導(dǎo)體芯片CPH的主表 面上，俯視時(shí)感應(yīng)M0SFETQS1的源極用焊盤(pán)H)HS4被焊盤(pán)TOHSla、PDHSlb所包圍。第二變形例的半導(dǎo)體芯片CPH及第三變形例的半導(dǎo)體芯片CPH也可用于圖2 圖7的半導(dǎo)體器件SM1，如用于圖35及圖36的半導(dǎo)體器件SMla則效果更佳。使用第三變形例的芯片布局的半導(dǎo)體芯片CPH時(shí)的半導(dǎo)體器件SMla的結(jié)構(gòu)與在上述第二變形例中參照?qǐng)D35及圖36所說(shuō)明的一致，因此不再進(jìn)行重復(fù)說(shuō)明。而且，圖10 圖16的芯片布局及圖23及圖24的芯片布局或者上述第一變形例的芯片布局的半導(dǎo)體芯片CPH用于圖2 圖7的半導(dǎo)體器件SMl效果更佳，但也可用于圖35及圖36的半導(dǎo)體器件SMla。因此，當(dāng)使用圖10 圖16的芯片布局及圖23及圖24的芯片布局或者上述第一變形例的芯片布局的半導(dǎo)體芯片CPH時(shí)，優(yōu)選采用圖2 圖7所示結(jié)構(gòu)的半導(dǎo)體器件SMl，另一方面，當(dāng)使用上述第二變形例或者第三變形例的芯片布局的半導(dǎo)體芯片CPH時(shí)，優(yōu)選采用圖35及圖36所示結(jié)構(gòu)的半導(dǎo)體器件SMla。而且，在圖2 圖7的半導(dǎo)體器件SMl、后述的圖41 圖43的半導(dǎo)體器件SMlb及后述的圖46 圖48的半導(dǎo)體器件SMld的情況下，優(yōu)選在半導(dǎo)體芯片CPH的主表面上，俯視時(shí)感應(yīng)MOSFET區(qū)域RG2與金屬板MPl重合的結(jié)構(gòu)。由此，可使感應(yīng)MOSFET區(qū)域RG2遠(yuǎn)離半導(dǎo)體芯片CPH的主表面的外周，并且還可加大金屬板MPl與半導(dǎo)體芯片CPH (更具體地說(shuō)就是功率M0SFETQH1的源極用焊盤(pán))的接合面積。由此，通過(guò)使感應(yīng)MOSFET區(qū)域RG2遠(yuǎn)離半導(dǎo)體芯片CPH的主表面的外周，能夠抑制或防止起因于上述裂痕113的感應(yīng)M0SFETQS1的偵測(cè)精度的劣化，并且，通過(guò)加大金屬板MPl與半導(dǎo)體芯片CPH的接合面積，能夠降低功率M0SFETQH1的導(dǎo)通電阻，從而能夠降低導(dǎo)通損失。而且，此時(shí)，通過(guò)使得感應(yīng)M0SFETQS1的源極用焊盤(pán)TOHS4在俯視時(shí)不與金屬板MP I重合，可保證引線WA能確實(shí)可靠地連接到感應(yīng)M0SFETQS1的源極用焊盤(pán)H)HS4。另外，在上述35及圖36的半導(dǎo)體器件SMla、后述的圖44及圖45的半導(dǎo)體器件SMlc、圖49及圖50的半導(dǎo)體器件SMle的情況下，優(yōu)選在半導(dǎo)體芯片CPH的主表面上，感應(yīng)MOSFETQS I的源極用焊盤(pán)TOHS4俯視時(shí)從金屬板MPl的開(kāi)口部OP露出的結(jié)構(gòu)。由此，能夠?qū)⒁€WA連接到感應(yīng)M0SFETQS1的源極用焊盤(pán)PDHS4而不會(huì)接觸到金屬板MPl。<關(guān)于半導(dǎo)體器件SMl的第4及第5變形例>圖41所示的是本實(shí)施方式的半導(dǎo)體器件SMl的第4變形例(即半導(dǎo)體器件SMlb)的俯視透視圖，對(duì)應(yīng)于圖2。而且，圖42及圖43所示的是圖41的半導(dǎo)體器件SMlb的剖面圖，圖41的G-G線的剖面圖對(duì)應(yīng)于圖42，圖41的H-H線的剖面圖對(duì)應(yīng)于圖43。下面，將圖41 圖43所示的第4變形例的半導(dǎo)體器件SMl稱(chēng)作半導(dǎo)體器件SMlb。圖41 圖43的半導(dǎo)體器件SMlb與圖2 圖7的半導(dǎo)體器件SMl的不同之處在于半導(dǎo)體器件SMlb不具有半導(dǎo)體芯片CPC和搭載半導(dǎo)體芯片CPC的芯片焊盤(pán)DPI。圖41 圖43的半導(dǎo)體器件SMlb中，不具有半導(dǎo)體芯片CPC，與此對(duì)應(yīng)地，半導(dǎo)體 芯片CPH的柵極用焊盤(pán)TOHG及源極用焊盤(pán)PDHS4通過(guò)引線WA (單根或多根)與各不相同的導(dǎo)線LD5電連接。導(dǎo)線LD5是多根導(dǎo)線LD中未與芯片焊盤(pán)DP2、DP3連接的導(dǎo)線。而且，圖41 圖43中，使用了相當(dāng)于上述第一變形例的半導(dǎo)體芯片CPH的半導(dǎo)體芯片，但在半導(dǎo)體芯片CPH上未示出上述焊盤(pán)H)HS2、roHS3。當(dāng)在半導(dǎo)體芯片CPH上設(shè)有上述焊盤(pán)TOHS2、PDHS3時(shí)，所述焊盤(pán)H)HS2、roHS3分別通過(guò)引線WA (單根或多根)與導(dǎo)線LD5 (與焊盤(pán)PDHG、PDHS4均未以引線WA連接的導(dǎo)線LD5)電連接。而且，圖41 圖43的半導(dǎo)體器件SMlb中，不具有半導(dǎo)體芯片CPC，與此對(duì)應(yīng)地，半導(dǎo)體芯片CPL的柵極用焊盤(pán)TOLG通過(guò)引線WA (單根或多根)與不同的導(dǎo)線LD5電連接。而且，圖41 圖43中未示出上述焊盤(pán)TOLS3、PDLS40當(dāng)在半導(dǎo)體芯片CPL設(shè)有上述焊盤(pán)PDLS3時(shí)，所述焊盤(pán)TOLS3經(jīng)由粘合層SD2而與金屬板MP2的第一部分MP2a接合。而且，當(dāng)在半導(dǎo)體芯片CPL設(shè)有上述焊盤(pán)TOLS4時(shí)，所述焊盤(pán)TOLS4通過(guò)引線WA (單根或多根)與導(dǎo)線LD5 (與焊盤(pán)H)HG、PDHS2, PDHS3, PDHS4均不通過(guò)引線WA連接的導(dǎo)線LD5)電連接。半導(dǎo)體器件SMlb的其他結(jié)構(gòu)與圖2 圖7所示的半導(dǎo)體器件SMl基本相同，因此不再進(jìn)行重復(fù)說(shuō)明。相當(dāng)于半導(dǎo)體芯片CPC的半導(dǎo)體芯片未內(nèi)置在半導(dǎo)體器件SMlb中，相當(dāng)于半導(dǎo)體芯片CPC的半導(dǎo)體芯片(或者將所述半導(dǎo)體芯片封裝而成的半導(dǎo)體器件)例如與半導(dǎo)體器件SMlb —同安裝在上述布線基板21上。所述安裝在上述布線基板21上的半導(dǎo)體芯片(相當(dāng)于半導(dǎo)體芯片CPC的半導(dǎo)體芯片)與半導(dǎo)體器件SMlb的導(dǎo)線LD通過(guò)上述布線基板21的布線而電連接，由此便可獲得如圖I所示的電路圖的結(jié)構(gòu)。因此，內(nèi)置在半導(dǎo)體器件SMlb中的半導(dǎo)體芯片CPH、CPL上形成的功率M0SFETQH1、功率M0SFETQL1及感應(yīng)MOSFETQSI由半導(dǎo)體器件SMlb外部的半導(dǎo)體芯片(或者將所述半導(dǎo)體芯片封裝而成的半導(dǎo)體器件)來(lái)控制。圖41 圖43的半導(dǎo)體器件SMlb與后述的圖44及圖45的半導(dǎo)體器件SM Ic中，作為半導(dǎo)體芯片CPH，圖10 圖16的芯片布局、圖23 圖25的芯片布局、上述第一、第二及第三變形例的芯片布局均可適用。但是，當(dāng)使用圖10 圖16的芯片布局、圖23 圖25的芯片布局及上述第一變形例的芯片布局的半導(dǎo)體芯片CPH時(shí),優(yōu)選適用于圖41 圖43的半導(dǎo)體器件SMlb，當(dāng)使用上述第二及第三變形例的芯片布局的半導(dǎo)體芯片CPH，優(yōu)選適用于后述的圖44及圖45的半導(dǎo)體器件SMlc。圖44所示的是本實(shí)施方式的半導(dǎo)體器件SMl的第5變形例(即半導(dǎo)體器件SMlc)的俯視透視圖，對(duì)應(yīng)于圖2或圖41。而且，圖45所示的是圖44的半導(dǎo)體器件SMlc的剖面圖，圖44的Hl-Hl線的剖面圖對(duì)應(yīng)于圖45。下面將圖44及圖45所示的第5變形例的半導(dǎo)體器件SMl稱(chēng)作半導(dǎo)體器件SMlc。圖44及圖45的半導(dǎo)體器件SMlc在以下方面與圖41 圖43的半導(dǎo)體器件SMlb存在不同。即，在圖44及圖45的半導(dǎo)體器件SMlc中，在金屬板MPl上形成有開(kāi)口部(孔、貫穿孔)0P,所述開(kāi)口部OP形成為使半導(dǎo)體芯片CPH的焊盤(pán)PDHS4露出的位置及形狀。并且，通過(guò)引線WA將半導(dǎo)體芯片CPH的焊盤(pán)PDHS4與導(dǎo)線LD5進(jìn)行連接，但所述引線WA穿過(guò)金屬板MP I的開(kāi)口部0P。即，一端連接到半導(dǎo)體芯片CPH的焊盤(pán)TOHS4的引線WA穿過(guò)設(shè)在金屬板MPl上的開(kāi)口部0P，另一端連接到導(dǎo)線LD5。由此，即使在使用圖44及圖45所示的第二及第三變形例的半導(dǎo)體芯片CPH的情況下，金屬板MPl也不會(huì)妨礙引線WA與焊盤(pán)PDHS4的連接，由此可制造出半導(dǎo)體器件SMlc，而且，由于可確實(shí)防止與焊盤(pán)PDHS4連接的引線WA接觸到金屬板MP1，因此可進(jìn)一步提高半導(dǎo)體器件SMlc的可靠性。另外，半導(dǎo)體器件SMlc也可視為從圖35及圖36的半導(dǎo)體器件SMla中去除了半 導(dǎo)體芯片CPC和搭載半導(dǎo)體芯片CPC的芯片焊盤(pán)DPl以外的部分。g卩，圖2 圖7的半導(dǎo)體器件SMl與圖41 圖43的半導(dǎo)體器件SMlb的不同點(diǎn)即是圖35及圖36的半導(dǎo)體器件SMla與圖44及圖45的半導(dǎo)體器件SMlc的不同點(diǎn)。<關(guān)于半導(dǎo)體器件SMl的第6及第7變形例>圖46所示的是本實(shí)施方式的半導(dǎo)體器件SMl的第6變形例(即半導(dǎo)體器件SMld)的俯視透視圖，對(duì)應(yīng)于圖2。而且，圖47及圖48所示的是圖46的半導(dǎo)體器件SMld的剖面圖，圖46的J-J線的剖面圖對(duì)應(yīng)于圖47，圖46的K-K線的剖面圖對(duì)應(yīng)于圖48。下面，將圖46 圖48所示的第6變形例的半導(dǎo)體器件SMl稱(chēng)作半導(dǎo)體器件SMld。圖46 圖48的半導(dǎo)體器件SMld與圖41 圖43的半導(dǎo)體器件SMlb的不同之處在于，半導(dǎo)體器件SMld還不包括半導(dǎo)體芯片CPL、搭載半導(dǎo)體芯片CPL的芯片焊盤(pán)DP3及金屬板MP2。另外，圖46 圖48的半導(dǎo)體器件SMld不具有半導(dǎo)體芯片CPL及芯片焊盤(pán)DP3，與此對(duì)應(yīng)地，半導(dǎo)體芯片CPH的源極用焊盤(pán)PDHSl經(jīng)由金屬板MPl而與導(dǎo)線布線LB電連接。即，金屬板MPl的上述第一部分MPla經(jīng)由粘合層SD2而與半導(dǎo)體芯片CPH的源極用焊盤(pán)PDHSl接合并電連接，金屬板MPl的上述第二部分MPlb經(jīng)由粘合層SD3而與導(dǎo)線布線LB (的上表面)接合并電連接。圖46 圖48所示的半導(dǎo)體器件SMld的其他結(jié)構(gòu)與圖41 圖43所示的半導(dǎo)體器件SMlb基本相同，因此不再進(jìn)行重復(fù)說(shuō)明。相當(dāng)于半導(dǎo)體芯片CPC、CPL的半導(dǎo)體芯片未內(nèi)置在半導(dǎo)體器件SMld中，相當(dāng)于半導(dǎo)體芯片CPC、CPL的半導(dǎo)體芯片(或者將所述半導(dǎo)體芯片封裝而成的半導(dǎo)體器件)例如與半導(dǎo)體器件SMld —同安裝在上述布線基板21上。所述安裝在上述布線基板21上的半導(dǎo)體芯片(相當(dāng)于半導(dǎo)體芯片CPC、CPL的半導(dǎo)體芯片)與半導(dǎo)體器件SMid的導(dǎo)線LD通過(guò)上述布線基板21的布線而電連接，由此便可獲得圖I所示的電路圖的結(jié)構(gòu)。因此，內(nèi)置在半導(dǎo)體器件SMld中的半導(dǎo)體芯片CPH上形成的功率M0SFETQH1及感應(yīng)M0SFETQS1與設(shè)在半導(dǎo)體器件SMld外部的功率M0SFETQL1由半導(dǎo)體器件SMld外部的半導(dǎo)體芯片(或者將所述半導(dǎo)體芯片封裝而成的半導(dǎo)體器件)來(lái)控制。
圖46 圖48的半導(dǎo)體器件SMld和后述的圖49及圖50的半導(dǎo)體器件SMle中，圖10 圖16的芯片布局、圖23 圖25的芯片布局、上述第一、第二及第三變形例的芯片布局均可適用于半導(dǎo)體芯片CPH。但是，當(dāng)使用圖10 圖16的芯片布局、圖23 圖25的芯片布局及上述第一變形例的芯片布局的半導(dǎo)體芯片CPH時(shí),優(yōu)選適用于圖46 圖48的半導(dǎo)體器件SMld，當(dāng)使用上述第二及第三變形例的芯片布局的半導(dǎo)體芯片CPH時(shí)，優(yōu)選適用于后述的圖49及圖50的半導(dǎo)體器件SMle。圖49所示的是本實(shí)施方式的半導(dǎo)體器件SMl的第7變形例(即半導(dǎo)體器件SMle)的俯視透視圖，對(duì)應(yīng)于圖2或圖46。圖50所示的是圖49的半導(dǎo)體器件SMle的剖面圖，圖49的M-M線的剖面圖對(duì)應(yīng)于圖50。下面，將圖49及圖50所示的第7變形例的半導(dǎo)體器件SMl稱(chēng)作半導(dǎo)體器件SMle。圖49及圖50的半導(dǎo)體器件SMle在以下方面與圖46 圖48的半導(dǎo)體器件SMld不同。即，圖49及圖50的半導(dǎo)體器件SMle中，在金屬板MP I上形成有開(kāi)口部(孔、貫穿孔)0P,所述開(kāi)口部OP形成為使半導(dǎo)體芯片CPH的焊盤(pán)PDHS4露出的位置及形狀。并且，通 過(guò)引線WA將半導(dǎo)體芯片CPH的焊盤(pán)PDHS4與導(dǎo)線LD5進(jìn)行連接，但所述引線WA穿過(guò)金屬板MP I的開(kāi)口部0P。即，一端連接到半導(dǎo)體芯片CPH的焊盤(pán)TOHS4的引線WA也穿過(guò)設(shè)在金屬板MPl上的開(kāi)口部0P，另一端連接到導(dǎo)線LD5。由此，即使在使用上述第二及第三變形例的半導(dǎo)體芯片CPH的情況下，金屬板MPl也不會(huì)妨礙引線WA與焊盤(pán)TOHS4的連接，由此可制造出半導(dǎo)體器件SMle，而且，由于可確實(shí)防止與焊盤(pán)PDHS4連接的引線WA接觸到金屬板MP1，因此可提高半導(dǎo)體器件SMle的可靠性。另外，圖49及圖50的半導(dǎo)體器件SMle可視為從圖44及圖45的半導(dǎo)體器件SMlc中去除了半導(dǎo)體芯片CPL和搭載半導(dǎo)體芯片CPL的芯片焊盤(pán)DP3、以及金屬板MP2以外的部分。S卩，圖41 圖43的半導(dǎo)體器件SMlb與圖46 圖48的半導(dǎo)體器件SMld的不同點(diǎn)是圖44及圖45的半導(dǎo)體器件SMlc與圖49及圖50的半導(dǎo)體器件SMle的不同點(diǎn)。以上對(duì)半導(dǎo)體器件SMl的第4 7變形例進(jìn)行了說(shuō)明，概括地說(shuō)就是，即使在將形成有控制電路CLC的半導(dǎo)體芯片CPC、形成有高側(cè)開(kāi)關(guān)用場(chǎng)效應(yīng)晶體管即功率M0SFETQH1的半導(dǎo)體芯片CPH和形成有低側(cè)開(kāi)關(guān)用場(chǎng)效應(yīng)晶體管即功率M0SFETQL1的半導(dǎo)體芯片CPL集成到一個(gè)半導(dǎo)體封裝中的情況下，即使將它們獨(dú)立收納在半導(dǎo)體封裝中并在布線基板上分別電連線時(shí)，只要實(shí)現(xiàn)圖I所示的電路圖的結(jié)構(gòu)，本實(shí)施方式I中所述的主要特征便能適用于任何情況下。另外，在其他實(shí)施方式中，也可使用接合引線來(lái)代替上述金屬板MP1、MP2。圖51對(duì)應(yīng)于圖2，所示的是在圖2 圖7的半導(dǎo)體器件SMl中使用接合引線(例如引線WA)來(lái)代替上述金屬板MP1、MP2時(shí)的半導(dǎo)體器件的俯視透視圖。圖2中，半導(dǎo)體芯片CPH的焊盤(pán)I3DHSl與芯片焊盤(pán)DP3經(jīng)由金屬板MPl而電連接，半導(dǎo)體芯片CPL的焊盤(pán)TOLS1、TOLS2、PDLS3與導(dǎo)線布線LB經(jīng)由金屬板MPl而被電連接。與此相對(duì)，圖51中，半導(dǎo)體芯片CPH的焊盤(pán)TOHSI與芯片焊盤(pán)DP3經(jīng)由引線WA(單根或多根，優(yōu)選多根)而被電連接，半導(dǎo)體芯片CPL的焊盤(pán)TOLS1、TOLS2、PDLS3與導(dǎo)線布線LB經(jīng)由引線WA (單根或多根，優(yōu)選多根)而被電連接。即使在上述情況下(使用接合引線來(lái)代替上述金屬板MP 1、MP2的情況下)，通過(guò)適用本實(shí)施方式I中所述的主要特征，也能夠獲得同樣的效果。但是，在圖2 圖7所示的使用金屬板MP1、MP2的情況下，如圖51所示，與使用接合引線來(lái)代替金屬板MP1、MP2的情況相比，可進(jìn)一步降低功率M0SFETQH1及功率M0SFETQL1的導(dǎo)通電阻，因此也能夠進(jìn)一步降低封裝電阻，從而進(jìn)一步降低導(dǎo)通損失。另外，當(dāng)使用引線WA來(lái)代替金屬板MP1、MP2時(shí)，連接半導(dǎo)體芯片CPH的焊盤(pán)PDHSl和芯片焊盤(pán)DP3的引線WA與連接半導(dǎo)體芯片CPL的焊盤(pán)TOLSl、PDLS2、PDLS3和導(dǎo)線布線LB的引線WA可采用比連接半導(dǎo)體芯片CPH、CPL的焊盤(pán)和半導(dǎo)體芯片CPC的焊盤(pán)的引線WA粗的引線，而且，也可改變材質(zhì)(構(gòu)成引線的金屬的種類(lèi))。而且，在上述第4 第7的變形例中，也可使用接合引線來(lái)代替上述金屬板MPl、MP2。(實(shí)施方式2)實(shí)施方式I中，在半導(dǎo)體芯片CPH、CPL的表面?zhèn)刃纬捎性礃O用焊盤(pán)和柵極用焊盤(pán)，在背面?zhèn)刃纬捎新O用背面電極，但在半導(dǎo)體芯片CPH、CPL中形成LDM0SFET以取代溝槽型柵極型M0SFET，從而也可將表面?zhèn)鹊脑礃O用焊盤(pán)改為漏極用焊盤(pán)，將漏極用背面電極改為源極用背面電極。本實(shí)施方式中將對(duì)此情況進(jìn)行說(shuō)明。S卩，實(shí)施方式I中的半導(dǎo)體芯片CPH、CPL是形成有具有溝槽型柵極結(jié)構(gòu)的縱型MOSFET的半導(dǎo)體芯片，上述功率M0SFETQH1、功率M0SFETQL1及感應(yīng)M0SFETQS1分別由溝槽柵極型MISFET形成。與此相對(duì)，本實(shí)施方式中，半導(dǎo)體芯片CPH、CPL是形成有LDM0SFET的半導(dǎo)體芯片，上述功率M0SFETQH1、率M0SFETQL1及感應(yīng)M0SFETQS1分別由LDMOSFET(Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor,橫向擴(kuò)散MOSFET)形成。并且，半導(dǎo)體芯片CPH的上述焊盤(pán)I3DHG在實(shí)施方式I中為功率M0SFETQH1及感應(yīng)MOSFETQS I的柵極用焊盤(pán)，而在本實(shí)施方式中也為功率M0SFETQH1及感應(yīng)M0SFETQS1的柵極用焊盤(pán)。但是，半導(dǎo)體芯片CPH的上述焊盤(pán)roHSl、roHS2、H)HS3在實(shí)施方式I中為功率M0SFETQH1的源極用焊盤(pán)，而在本實(shí)施方式中為功率M0SFETQH1的漏極用焊盤(pán)。而且，半導(dǎo)體芯片CPH的上述焊盤(pán)PDHS4在實(shí)施方式I中為感應(yīng)M0SFETQS1的源極用焊盤(pán)，而在本實(shí)施方式中為感應(yīng)M0SFETQS1的漏極用焊盤(pán)。而且，半導(dǎo)體芯片CPH的上述背面電極BEl在實(shí)施方式I中為功率M0SFETQH1及感應(yīng)M0SFETQS1的漏極用背面電極，而在本實(shí)施方式中為功率M0SFETQH1及感應(yīng)M0SFETQS1的源極用背面電極。而且，半導(dǎo)體芯片CPL的上述焊盤(pán)I3DLG在實(shí)施方式I中為功率M0SFETQL1的柵極用焊盤(pán)，而在本實(shí)施方式中也為功率M0SFETQL1的柵極用焊盤(pán)。但是，半導(dǎo)體芯片CPL的上述焊盤(pán)H)LSl、roLS2、roLS3、roLS4在實(shí)施方式I中為功率M0SFETQL1的源極用焊盤(pán)，但本實(shí)施方式中為功率M0SFETQL1的漏極用焊盤(pán)。而且，半導(dǎo)體芯片CPL的上述背面電極BE2在實(shí)施方式I中為功率M0SFETQL的漏極用背面電極，而在本實(shí)施方式中為功率M0SFETQL1的源極用背面電極。在上述結(jié)構(gòu)(本實(shí)施方式中的結(jié)構(gòu))的半導(dǎo)體芯片CPH、CPL的情況下，也可適用實(shí)施方式I的主要特征。另外，參照?qǐng)D52 圖56來(lái)說(shuō)明形成LDMOSFET以取代溝槽型柵極型MOSFET時(shí)的半導(dǎo)體芯片CPH的結(jié)構(gòu)。圖52及圖53所示的是形成LDMOSFET以取代溝槽型柵極型MOSFET時(shí)的半導(dǎo)體芯片CPH的主要部分剖面圖，圖52所示的是主MOSFET區(qū)域RGl的主要部分剖面圖，圖53所示的是感應(yīng)MOSFET區(qū)域RG2的主要部分剖面圖。而且，圖54 圖56是表示本實(shí)施方式的半導(dǎo)體芯片CPH的芯片布局的俯視圖，圖54對(duì)應(yīng)于圖10或圖26，圖55對(duì)應(yīng)于圖11或圖27，圖56對(duì)應(yīng)于圖12或圖28。另外，圖54 圖56的芯片布局對(duì)應(yīng)于將本實(shí)施方式適用于第一實(shí)施方式的第一變形例(圖26 圖28)的芯片布局的情況。下面參照?qǐng)D52 圖56來(lái)說(shuō)明半導(dǎo)體芯片CPH的結(jié)構(gòu)，但對(duì)于半導(dǎo)體芯片CPL的結(jié)構(gòu)，除了無(wú)感應(yīng)MOSFET區(qū)域RG2以外，基本上可適用此說(shuō)明。上述功率M0SFETQH1形成于構(gòu)成半導(dǎo)體芯片CPH的半導(dǎo)體基板(以下簡(jiǎn)稱(chēng)為“基板”)31的主表面。如圖52及圖53所示，基板31具有由P+型單晶硅等構(gòu)成的基板本體(半導(dǎo)體基板、半導(dǎo)體晶片)31a ;以及形成于基板本體31a的主表面上，如由p_型單晶硅構(gòu)成的外延層(半導(dǎo)體層)31b。因此，基板31是所謂的外延晶片。在所述外延層31b上，形成有由絕緣體構(gòu)成的元件分離區(qū)域(圖中未示出)。元件分離區(qū)域例如是通過(guò)STI法(Shal low Trench Isolation,淺溝槽隔離法)或LOCOS法(Local Oxidization of Silicon,區(qū)域性娃片氧化法)等而形成。通過(guò)元件分離區(qū)域，在半導(dǎo)體基板31的主表面(外延層31b的主表面)上規(guī)定(形成)主MOSFET區(qū)域RGl用活性區(qū)域與感應(yīng)MOSFET區(qū)域RG2用活性區(qū)域，在主MOSFET區(qū)域RGl用活性區(qū)域上形成有多個(gè)LDMOSFET的單元(單位LDMOSFET元件)，在感應(yīng)MOSFET區(qū)域RG2用活性區(qū)域上形成有多個(gè)LDMOSFET的單元(單位LDMOSFET元件)。上述功率M0SFETQH1是通過(guò)使主MOSFET區(qū)域RGl (的活性區(qū)域)中所設(shè)的所述多個(gè)單位LDMOSFET單元并聯(lián)而形成，上述感應(yīng)MOSFETQS I是通過(guò)使感應(yīng)MOSFET區(qū)域RG2 (的活性區(qū)域)中所設(shè)的所述多個(gè)單位LDMOSFET單元并聯(lián)而形成。在外延層31b的主表面之一部分上形成有P型阱33，所述P型阱33具有抑制耗盡層從LDMOSFET的漏極向源極延伸的穿透抑止栓的作用。在P型阱33的表面上，經(jīng)由由氧化硅等構(gòu)成的柵極絕緣膜34而形成有LDMOSFET的柵極電極35。柵極電極35例如由η型多晶硅膜的單體膜或η型多晶硅膜與金屬硅化物膜的層疊膜等構(gòu)成，且在柵極電極35的側(cè)壁上形成有由氧化硅等構(gòu)成的側(cè)墻隔離層(側(cè)壁絕緣膜)36。在夾著外延層31b內(nèi)部的溝道形成區(qū)域(柵極電極35正下方的區(qū)域)而彼此隔離的區(qū)域中，形成有LDMOSFET的源極、漏極。其中，所述漏極包括與溝道形成區(qū)域接觸的第一 n_型漏極區(qū)域37 ;與第一 n_型漏極區(qū)域接觸且與溝道形成區(qū)域隔開(kāi)而形成的第二 n_型漏極區(qū)域38 ；以及與第二 n_型漏極區(qū)域接觸且進(jìn)一步與溝道形成區(qū)域隔開(kāi)而形成的n+型漏極區(qū)域(漏極高濃度區(qū)域、高濃度η型漏極區(qū)域)39。所述第一 η_型漏極區(qū)域37、第二 η_型漏極區(qū)域38及η+型漏極區(qū)域39中的最靠近柵極電極35的第一 η—型漏極區(qū)域37的雜質(zhì)濃度最低，離柵極電極35最遠(yuǎn)的η+型漏極區(qū)域39的雜質(zhì)濃度最高。而且，第二 η_型漏極區(qū)域38的接合深度與第一 η_型漏極區(qū)域37的接合深度大致相同，但η+型漏極區(qū)域39形成得比第二 η_型漏極區(qū)域38及第一 η_型漏極區(qū)域37淺。第一 η_型漏極區(qū)域(第一低濃度η型漏極區(qū)域、第一 η型LDD區(qū)域)37相對(duì)于柵極電極35而自匹配地形成，且其端部以與溝道形成區(qū)域接觸的方式而在柵極電極35的側(cè)壁下部終止。而且，第二 η_型漏極區(qū)域(第二低濃度η型漏極區(qū)域、第二 η型LDD區(qū)域)38相對(duì)于柵極電極35的漏極側(cè)的側(cè)壁上形成的側(cè)墻隔離層36而自匹配地形成，因此與柵極電極35隔開(kāi)相當(dāng)于沿著柵極長(zhǎng)度方向的側(cè)墻隔離層36的膜厚的距離而形成。LDMOSFET的源極包括與溝道形成區(qū)域接觸的n_型源極區(qū)域40 ;以及與n_型源極區(qū)域40接觸且與溝道形成區(qū)域隔開(kāi)而形成的n+型源極區(qū)域41，其中，n+型源極區(qū)域41的雜質(zhì)濃度比n_型源極區(qū)域40高。n_型源極區(qū)域40相對(duì)于柵極電極35而自匹配地形成，且其端部以與溝道形成區(qū)域接觸的方式而在柵極電極35的側(cè)壁下部終止。而且，在n_型源極區(qū)域40的下部，也可形成P型暈圈區(qū)域(圖中未示出)，但所述P型暈圈區(qū)域并非必須形成，在形成有所述P型暈圈區(qū)域時(shí)，更可抑制雜質(zhì)從源極向溝道形成區(qū)域的擴(kuò)散以及進(jìn)一步抑制短溝道效果，因此更能抑制閾值電壓的下降。n+型源極區(qū)域41是相對(duì)于柵極電極35的源極側(cè)的側(cè)壁上形成的側(cè)墻隔離層36而自匹配地形成，因此η+型源極區(qū)域41接觸η_型源極區(qū)域40而形成，且與溝道形成區(qū)域隔開(kāi)相當(dāng)于沿著柵極長(zhǎng)度方向的側(cè)墻隔離層36的膜厚的距離而形成。η+型源極區(qū)域41的底部的位置比η_型源極區(qū)域40的底部的位置深。如上所述，將介隔在柵極電極35與η.型漏極區(qū)域39之間的低濃度η型漏極區(qū)域(η型LDD區(qū)域)設(shè)為雙重結(jié)構(gòu)，使最靠近柵極電極35的第一 η—型漏極區(qū)域37的雜質(zhì)濃度 相對(duì)較低，而使與柵極電極35隔開(kāi)的第二 η—型漏極區(qū)域38的雜質(zhì)濃度相對(duì)較高。由此，耗盡層將擴(kuò)散到柵極電極35與漏極之間，結(jié)果，形成在柵極電極35與其附近的第一η—型漏極區(qū)域37之間的反饋電容(Cgd)變小。另外，由于第二 η—型漏極區(qū)域38的雜質(zhì)濃度高，因此導(dǎo)通電阻(Ron)也變小。由于第二 n_型漏極區(qū)域38形成在與柵極電極35隔開(kāi)的位置，因此對(duì)反饋電容(Cgd)造成的影響甚微。由于可使導(dǎo)通電阻(Ron)與反饋電容(Cgd)變小，因此能夠提聞放大電路的電力附加效率。另外，在本專(zhuān)利申請(qǐng)書(shū)中，MOSFET和LDMOSFET不僅包括將氧化膜(氧化硅膜)用于柵極絕緣膜的MISFET，還包括將氧化膜(氧化硅膜)以外的絕緣膜用于柵極絕緣膜的MISFET。本實(shí)施方式中，LDMOSFET為 MISFET (Metal Insulator Semiconductor FieldEffect Transistor, MIS型場(chǎng)效應(yīng)晶體管)元件,為具有如下特征(第一 第三特征)的MISFET 元件。第一特征是為了能以短溝道長(zhǎng)度實(shí)現(xiàn)高電壓動(dòng)作，在LDMOSFET的柵極電極35的漏極側(cè)形成有LDD (Lightly doped drain，輕摻雜漏極)區(qū)域。即，LDMOSFET的漏極由高雜質(zhì)濃度的n+型區(qū)域(本實(shí)施方式中為n+型漏極區(qū)域39)與雜質(zhì)濃度比n+型區(qū)域低的LDD區(qū)域(本實(shí)施方式中為第一 η—型漏極區(qū)域37及第二 η—型漏極區(qū)域38)構(gòu)成，其中，η+型區(qū)域(η+型漏極區(qū)域39)經(jīng)由LDD區(qū)域而與柵極電極35 (或柵極電極35下方的溝道形成區(qū)域)隔開(kāi)而形成。由此，能夠?qū)崿F(xiàn)高耐壓。漏極側(cè)的LDD區(qū)域中的電荷量(雜質(zhì)濃度)以及柵極電極35的端部與η+型漏極區(qū)域(漏極高濃度區(qū)域)39之間的沿著平面(外延層31b的主表面)的距離必須最佳化為L(zhǎng)DM0SFET之擊穿電壓達(dá)到最大值。第二特征是在LDMOSFET的源極側(cè)的源極形成區(qū)域(n_型源極區(qū)域40及n+型源極區(qū)域41)與溝道形成區(qū)域上，形成有穿透抑止栓用P型阱(P型基底區(qū)域)33。其中，在LDMOSFET的漏極側(cè)(漏極形成區(qū)域)中，不形成所述P型阱33，或者只以與靠近溝道區(qū)域一側(cè)的漏極形成區(qū)域之一部分接觸的方式來(lái)形成所述P型阱33。第三特征是LDMOSFET具有源極(本實(shí)施方式中為由n_型源極區(qū)域40及n+型源極區(qū)域41構(gòu)成的源極區(qū)域)與漏極(本實(shí)施方式中為由第一 η型漏極區(qū)域37、第二 η—型漏極區(qū)域38及n+型漏極區(qū)域39構(gòu)成的漏極區(qū)域)相對(duì)于柵極電極35為非對(duì)稱(chēng)的結(jié)構(gòu)。在n+型源極區(qū)域41的端部(與接觸n_型源極區(qū)域40的一側(cè)為相反側(cè)的端部)，形成有與n+型源極區(qū)域41接觸的P型穿孔層(P型半導(dǎo)體區(qū)域)44。在P型穿孔層44的表面附近，形成有雜質(zhì)濃度比P型穿孔層44高的P+型半導(dǎo)體區(qū)域45。P型穿孔層44是用于將LDMOSFET的源極與基板本體31a進(jìn)行電連接的導(dǎo)電層，例如由埋入到形成于外延層31b的槽的內(nèi)部的P型多晶硅膜所形成。P型穿孔層44的前端部(底部)到達(dá)基板本體31a。P型穿孔層44也可由埋入到形成于基板31上的槽內(nèi)的金屬層所形成。在n+型源極區(qū)域41及p+型半導(dǎo)體區(qū)域45的表面(上部)，通過(guò)自對(duì)準(zhǔn)硅化物(Self Aligned Silicide,簡(jiǎn)寫(xiě)為“Salicide”)技術(shù)等而形成有金屬娃化物層(如娃化鎳層或硅化鈷層)49，n+型源極區(qū)域41與P+型半導(dǎo)體區(qū)域45經(jīng)由所述金屬硅化物層49而電連接。在外延層31b的主表面上，以覆蓋柵極電極35及側(cè)墻隔離層36的方式而形成有絕緣膜(層間絕緣膜)46。絕緣膜46如由薄的氮化硅膜和其上的厚氧化硅膜的層疊膜等構(gòu) 成。絕緣膜46的上表面以進(jìn)行過(guò)平坦化。在絕緣膜46上形成有接觸孔(開(kāi)口部、通孔、貫穿孔)，在接觸孔內(nèi)，埋入有以鎢(W)膜為主體的栓塞(連接用埋入導(dǎo)體)48。接觸孔及埋在接觸孔中的栓塞48形成于漏極(n+型漏極區(qū)域39)或柵極電極35等的上部。在埋入有栓塞48的絕緣膜46上，形成有由以鋁(Al)等為主體的導(dǎo)電體膜構(gòu)成的布線(第一層布線)M1。布線Ml是通過(guò)對(duì)埋入有栓塞48的絕緣膜46上所形成的導(dǎo)電體膜進(jìn)行圖形化而形成。而且，也可不形成栓塞48，而是以填埋接觸孔內(nèi)的方式在絕緣膜46上形成布線Ml用導(dǎo)電體膜，并對(duì)所述導(dǎo)電體膜進(jìn)行圖形化，以形成與填埋接觸孔內(nèi)的栓塞部分一體化的布線M1，此時(shí)，栓塞48由與布線Ml相同的材料構(gòu)成，且與布線Ml —體化形成。布線Ml具有柵極布線MlG以及漏極布線M1D1、M1D2。其中，柵極布線MlG經(jīng)由栓塞48與形成于主MOSFET區(qū)域RGl及感應(yīng)MOSFET區(qū)域RG2中的柵極電極7電連接。漏極布線MlDl經(jīng)由栓塞48與形成于主MOSFET區(qū)域RGl中的n+型漏極區(qū)域39電連接。漏極布線M 1D2經(jīng)由栓塞48與形成于感應(yīng)MOSFET區(qū)域RG2中的n+型漏極區(qū)域39電連接。布線Ml被由聚酰亞胺樹(shù)脂等構(gòu)成的絕緣性的保護(hù)膜(絕緣膜)50所覆蓋。S卩，在絕緣膜46上，以覆蓋布線Ml的方式形成有保護(hù)膜50。所述保護(hù)膜50為半導(dǎo)體芯片CPH最上層的膜(絕緣膜)。在保護(hù)膜50上形成有多個(gè)開(kāi)口部51，布線Ml之一部分從各開(kāi)口部51露出。從開(kāi)口部51露出的布線Ml成為焊盤(pán)電極(焊盤(pán))。S卩，由從開(kāi)口部51露出的柵極布線MlG形成上述功率M0SFETQH1及感應(yīng)MOSFETQS I的柵極用上述焊盤(pán)H)HG。而且，由從開(kāi)口部51露出的漏極布線MlDl形成上述功率M0SFETQH1的漏極用上述焊盤(pán)roHSl、roHS2、H)HS3。而且，由從開(kāi)口部51露出的漏極布線M1D2形成上述感應(yīng)M0SFETQS1的漏極用上述焊盤(pán)TOHS4。上述功率M0SFETQH1的漏極用上述焊盤(pán)roHSl、roHS2、roHS3通過(guò)最上層的保護(hù)膜50而分離，但通過(guò)漏極布線MlDl而彼此電連接。另一方面，由于漏極布線M1D2與漏極布線MlDl分離，因此感應(yīng)M0SFETQS1的漏極用上述焊盤(pán)TOHS4與功率M0SFETQH1的漏極用上述焊盤(pán)roHSl、roHS2、H)HS3電分離而不會(huì)發(fā)生短路。在焊盤(pán)PDHSl、PDHS2、PDHS3、PDHS4、PDHG的表面(即在開(kāi)口部51的底部露出的部分的布線Ml上)，有時(shí)也會(huì)通過(guò)鍍敷法等而形成與上述金屬層14同樣的金屬層(圖中未示出)。在基板31的背面(與形成有外延層31b的一側(cè)的主表面為相反側(cè)的主表面)，形成有背面電極BEl,但在實(shí)施方式I中，背面電極BEl為漏極用背面電極,而在本實(shí)施方式中，背面電極BEl為源極用背面電極。背面電極BEl形成于構(gòu)成半導(dǎo)體芯片CPH的基板31的整個(gè)背面。主MOSFET區(qū)域RGl及感應(yīng)MOSFET區(qū)域RG2的外延層31b上形成的LDMOSFET的源極(rT型源極區(qū)域40及n+型源極區(qū)域41)經(jīng)由金屬娃化物層49或p型穿孔層44而與基板本體31a電連接，此外還經(jīng)由基板本體31a而與源極用背面電極BEl電連接。主MOSFET區(qū)域RGl的外延層31b上形成的LDMOSFET的漏極(第一 η—型漏極區(qū)域37、第二 η_型漏極區(qū)域38及η.型漏極區(qū)域39)經(jīng)由栓塞48 (配置在η.型漏極區(qū)域39上的栓塞48)、漏極布線MlDl而與漏極用焊盤(pán)roHSl、roHS2、H)HS3電連接。 感應(yīng)MOSFET區(qū)域RG2的外延層31b上形成的LDMOSFET的漏極(第一 η—型漏極區(qū)域37、第二 η_型漏極區(qū)域38及η.型漏極區(qū)域39)經(jīng)由栓塞48 (配置在η.型漏極區(qū)域39上的栓塞48)、漏極布線M1D2而與漏極用焊盤(pán)TOHS4電連接。主MOSFET區(qū)域RGl及感應(yīng)MOSFET區(qū)域RG2的外延層31上形成的LDMOSFET的柵極電極35經(jīng)由栓塞48 (配置在柵極電極35上的栓塞48)及柵極布線MlG而與柵極用焊盤(pán)PDHG電連接。如上所述，在本實(shí)施方式中，在半導(dǎo)體芯片CPH內(nèi)形成有功率M0SFETQH1用LDMOSFET和感應(yīng)M0SFETQS1用LDMOSFET。并且，在本實(shí)施方式中，在半導(dǎo)體芯片CPH的主表面(上表面、表面)形成有上述焊盤(pán)I3DHSl、PDHS2, PDHS3, PDHS4以作為漏極用焊盤(pán)，在半導(dǎo)體芯片CPH的背面形成有上述焊盤(pán)TOHG以作為柵極用焊盤(pán)，在半導(dǎo)體芯片CPH的背面形成有上述背面電極BEl以作為源極用背面電極。而且，在本實(shí)施方式中，半導(dǎo)體芯片CPL的結(jié)構(gòu)(剖面結(jié)構(gòu))基本與半導(dǎo)體芯片CPH的結(jié)構(gòu)(剖面結(jié)構(gòu))相同，半導(dǎo)體芯片CPL是在與上述基板31同樣的基板上形成有LDMOSFET的半導(dǎo)體芯片，半導(dǎo)體芯片CPH上形成的各單位LDMOSFET單元的結(jié)構(gòu)與半導(dǎo)體芯片CPH上的各單位LDMOSFET單元基本相同。但是，不在半導(dǎo)體芯片CPL中形成感應(yīng)MOSFETQS I，而是在上述主MOSFET區(qū)域RGl與感應(yīng)MOSFET區(qū)域RG2合起來(lái)的整個(gè)區(qū)域形成有構(gòu)成功率M0SFETQL1的多個(gè)單位LDMOSFET單元，通過(guò)使所述多個(gè)單位LDMOSFET單元并聯(lián)而形成功率M0SFETQL1。對(duì)于半導(dǎo)體芯片CPH上的主MOSFET區(qū)域RG1、感應(yīng)MOSFET區(qū)域RG2、焊盤(pán)PDHG、PDHS1、PDHS2、PDHS3、PDHS4的布局，由于與圖26 圖28 (第一實(shí)施方式的第一變形例)所示的芯片布局基本相同，因此不再進(jìn)行重復(fù)說(shuō)明。而且，對(duì)于半導(dǎo)體芯片CPH上的柵極布線M1G、漏極布線MlDl及漏極布線M1D2的布局，由于與圖26 圖28 (第一實(shí)施方式的第一變形例)所示的芯片布局中的柵極布線M1G、源極布線10S1及源極布線10S2基本相同，因此不再進(jìn)行重復(fù)說(shuō)明。而且，對(duì)于圖10 圖12的芯片布局、圖23 圖25的芯片布局、實(shí)施方式I的第二、第三及第4變形例的芯片布局的半導(dǎo)體芯片CPH，也可適用本實(shí)施方式。S卩，在實(shí)施方式I的半導(dǎo)體芯片CPH、CPL中，取代溝槽型柵極型MOSFET而形成LDM0SFET，從而可將芯片表面?zhèn)鹊脑礃O用焊盤(pán)(焊盤(pán)TOHS1、PDHS2, PDHS3, PDHS4)取代漏極用焊盤(pán)，并可將芯片背面?zhèn)鹊穆O背面電極(背面電極BEl)取代源極背面電極，以及將源極布線取代漏極布線。此時(shí)，實(shí)施方式I也有效，這里雖不進(jìn)行重復(fù)說(shuō)明，但是將圖46 圖48的半導(dǎo)體器件SMld中適用本實(shí)施方式的半導(dǎo)體芯片CPH的情況作為一例進(jìn)行說(shuō)明。圖57對(duì)應(yīng)于圖46，所示的是在圖46 圖48所示的實(shí)施方式I中第6變形例的半導(dǎo)體器件SMld適用了本實(shí)施方式的半導(dǎo)體芯片CPH時(shí)的俯視透視圖。圖58及圖59是圖57的半導(dǎo)體器件SMlf的剖面圖，分別對(duì)應(yīng)于圖47及圖48，圖57的J-J線的剖面圖對(duì)應(yīng)于圖58，圖57的K-K線的剖面圖對(duì)應(yīng)于圖59。下面，將適用了本實(shí)施方式的半導(dǎo)體芯片CPH的圖57 圖59所示的半導(dǎo)體器件SMld稱(chēng)作半導(dǎo)體器件SMlf。關(guān)于半導(dǎo)體芯片CPH的不同點(diǎn)已在上文進(jìn)行了敘述，此外，圖46 圖48的半導(dǎo)體器件SMld與圖57 圖59的半導(dǎo)體器件SMlf的不同點(diǎn)如下。S卩，在圖46 圖48的半導(dǎo)體器件SMld中，半導(dǎo)體芯片CPH的焊盤(pán)TOHS la、 PDHS Ib經(jīng)由金屬板MPl而與導(dǎo)線布線LB電連接，由于所述焊盤(pán)TOHSla、PDHSlb為功率M0SFETQH1的源極用焊盤(pán)，因此通過(guò)金屬板MPl連接到焊盤(pán)TOHS la, PDHS Ib的導(dǎo)線布線LB為功率M0SFETQH1的源極用導(dǎo)線布線。在圖46 圖48的半導(dǎo)體器件SMld中，半導(dǎo)體芯片CPH的焊盤(pán)TOHS4經(jīng)由引線WA與導(dǎo)線LD5電連接，由于所述焊盤(pán)TOHS4為感應(yīng)MOSFETQS I的源極用焊盤(pán)，因此通過(guò)引線WA連接到焊盤(pán)TOHS4的導(dǎo)線LD5為感應(yīng)M0SFETQS1的源極用導(dǎo)線。另外，在圖46 圖48的半導(dǎo)體器件SMld中，由于半導(dǎo)體芯片CPH的上述背面電極BEl為漏極用背面電極，因此經(jīng)由上述粘合層SD I而與半導(dǎo)體芯片CPH的上述背面電極BEl的芯片焊盤(pán)DP2及連結(jié)于芯片焊盤(pán)DP2的導(dǎo)線LDl為功率M0SFETQH1及感應(yīng)M0SFETQS1的漏極用芯片焊盤(pán)及導(dǎo)線電連接。相反地，在圖57 圖59的半導(dǎo)體器件SMlf中，半導(dǎo)體芯片CPH的焊盤(pán)TOHSla、PDHSlb經(jīng)由金屬板MPl而與導(dǎo)線布線LB電連接，由于所述焊盤(pán)TOHSla、PDHSlb為功率M0SFETQH1的漏極用焊盤(pán)，因此通過(guò)金屬板MPl連接到焊盤(pán)TOHSla、PDHSlb的導(dǎo)線布線LB為功率M0SFETQH1的漏極用導(dǎo)線布線。在圖57 圖59的半導(dǎo)體器件SMlf中，半導(dǎo)體芯片CPH的焊盤(pán)TOHS4經(jīng)由引線WA而與導(dǎo)線LD5電連接，由于所述焊盤(pán)H)HS4為感應(yīng)MOSFETQS I的漏極用焊盤(pán)，因此通過(guò)引線WA連接到焊盤(pán)TOHS4的導(dǎo)線LD5為感應(yīng)M0SFETQS1的漏極用導(dǎo)線。而且，在圖57 圖59的半導(dǎo)體器件SMlf中，半導(dǎo)體芯片CPH的上述背面電極BEl為源極用背面電極，因此經(jīng)由上述粘合層SDl而與半導(dǎo)體芯片CPH的上述背面電極BEl電連接的芯片焊盤(pán)DP2及連結(jié)于芯片焊盤(pán)DP2的導(dǎo)線LDl為功率M0SFETQH1及感應(yīng)M0SFETQS1的源極用芯片焊盤(pán)及導(dǎo)線。圖57 圖59所示的半導(dǎo)體器件SMlf的其他結(jié)構(gòu)與圖46 圖48所示的半導(dǎo)體器件SMld基本相同，因此不再進(jìn)行重復(fù)說(shuō)明。而且，在將本實(shí)施方式適用于圖49及圖50所示的半導(dǎo)體器件SMle的情況下，其不同點(diǎn)也與圖57 圖59所示的半導(dǎo)體器件SMlf所說(shuō)明的內(nèi)容一樣。而且，也可將本實(shí)施方式的半導(dǎo)體芯片CPH、CPL適用于圖2 圖7所示的半導(dǎo)體器件SM1、圖35及圖36所示的半導(dǎo)體器件SMla、圖41 圖43所示的半導(dǎo)體器件SMlb、圖44及圖45所示的半導(dǎo)體器件SMlc等。圖60對(duì)應(yīng)于實(shí)施方式I的圖1，所示的是適用本實(shí)施方式時(shí)的電路圖。實(shí)施方式I的半導(dǎo)體芯片CPH中，功率M0SFETQH1的漏極與感應(yīng)M0SFETQS1的漏極為共用，但在本實(shí)施方式的半導(dǎo)體芯片CPH中，功率M0SFETQH1的源極與感應(yīng)M0SFETQS1的源極為共用。因此，優(yōu)選將圖I的電路變更為圖60所示的電路類(lèi)型。即，實(shí)施方式I中，流經(jīng)功率M0SFETQH1的電流Idh從輸出節(jié)點(diǎn)NI輸出，而流經(jīng)感應(yīng)MOSFETQS I的電流Ise不從輸出節(jié)點(diǎn)NI輸出。因此，實(shí)施方式I中，如圖I所示，可直接使電流Ise流經(jīng)電阻RST以檢測(cè)(實(shí)際上是轉(zhuǎn)換成電壓來(lái)檢測(cè))電流Ise的值。另一方面，本實(shí)施方式中，功率M0SFETQH1的源極與感應(yīng)M0SFETQS1的源極為共用，因此流經(jīng)功率M0SFETQH1的電流Idh和流經(jīng)感應(yīng)MOSFETQS I的電流Ise的合計(jì)電流從輸出節(jié)點(diǎn)NI輸出。因此，在圖60所示的電路中，通過(guò)生成與流經(jīng)感應(yīng)MOSFETQS I的電流Ise對(duì)等的電流Iref，并使所述電流Iref流經(jīng)電阻RST以檢測(cè)(實(shí)際上是轉(zhuǎn)換成電壓來(lái)檢測(cè))電流Ise的值，從而能夠間接檢測(cè)流經(jīng)感應(yīng)MOSFETQS I的電流Ise的值。除此以外，在圖60所示的電路的情況下，基本上與參照?qǐng)DI進(jìn)行說(shuō)明時(shí)的內(nèi)容相同，因此不再進(jìn)行重復(fù)說(shuō)明。以上，基于所述實(shí)施方式具體說(shuō)明了由本案發(fā)明人完成的發(fā)明，但本發(fā)明并不限定于所述實(shí)施方式，當(dāng)然能夠在不脫離其主旨的范圍內(nèi)實(shí)施種種變更。 產(chǎn)業(yè)h的可利用件本發(fā)明可有效適用于半導(dǎo)體器件。
權(quán)利要求
1.一種半導(dǎo)體器件，包括 第一芯片搭載部，所述第一芯片搭載部具有導(dǎo)電性； 第一半導(dǎo)體芯片，所述第一半導(dǎo)體芯片具有第一主表面和處于所述第一主表面相反一側(cè)的第一背面，所述第一背面經(jīng)由導(dǎo)電性接合材料與所述第一芯片搭載部接合；以及 封裝部，所述封裝部對(duì)所述第一半導(dǎo)體芯片及所述第一芯片搭載部的至少一部分進(jìn)行封裝， 該半導(dǎo)體器件的特征在于， 在所述第一半導(dǎo)體芯片上形成有漏極彼此電連接且柵極彼此電連接的第一 MOSFET及第二 MOSFET， 所述第一 MOSFET形成于所述第一半導(dǎo)體芯片的所述第一主表面的第一區(qū)域上， 所述第二 MOSFET形成于所述第一半導(dǎo)體芯片的所述第一主表面的第二區(qū)域上，并且所述第二 MOSFET是用于檢測(cè)流經(jīng)所述第一 MOSFET的電流的元件， 與所述第一 M0SFET、所述第二 MOSFET的柵極電連接的第一柵極焊盤(pán)、與所述第一MOSFET的源極電連接的第一源極焊盤(pán)、以及與所述第二 MOSFET的源極電連接的第二源極焊盤(pán)形成于所述第一半導(dǎo)體芯片的所述第一主表面上， 與所述第一 M0SFET、所述第二 MOSFET的漏極電連接的漏極電極形成于所述第一半導(dǎo)體芯片的所述第一背面上， 在所述第一半導(dǎo)體芯片的所述第一主表面上，所述第二區(qū)域的面積比第一區(qū)域小，且所述第二區(qū)域位于所述第二源極焊盤(pán)的內(nèi)側(cè)。
2.如權(quán)利要求I所述的半導(dǎo)體器件，其特征在于， 形成于所述第二區(qū)域的所述第二 MOSFET的源極區(qū)域與所述第二源極焊盤(pán)經(jīng)由形成于所述第一半導(dǎo)體芯片的源極用布線而電連接。
3.如權(quán)利要求2所述的半導(dǎo)體器件，其特征在于， 在所述第一半導(dǎo)體芯片的所述第一主表面上，所述第二區(qū)域配置在所述第一柵極焊盤(pán)的內(nèi)側(cè)。
4.如權(quán)利要求3所述的半導(dǎo)體器件，其特征在于， 在所述第一半導(dǎo)體芯片的所述第一主表面上，俯視時(shí)所述第二區(qū)域被所述第一區(qū)域所包圍。
5.如權(quán)利要求4所述的半導(dǎo)體器件，其特征在于， 在所述第一半導(dǎo)體芯片的所述第一主表面上，俯視時(shí)所述第二區(qū)域被所述第一源極焊盤(pán)所包圍。
6.如權(quán)利要求5所述的半導(dǎo)體器件，其特征在于， 根據(jù)流經(jīng)所述第二 MOSFET的電流來(lái)控制所述第一 M0SFET。
7.如權(quán)利要求6所述的半導(dǎo)體器件，其特征在于，還包括 第一導(dǎo)體部，所述第一導(dǎo)體部的至少一部分被所述封裝部所封裝， 其中，所述第一源極焊盤(pán)與所述第一導(dǎo)體部經(jīng)由第一導(dǎo)體板而電連接， 在所述第一半導(dǎo)體芯片的主表面上，俯視時(shí)所述第二區(qū)域與所述導(dǎo)體板重合。
8.如權(quán)利要求7所述的半導(dǎo)體器件，其特征在于，還包括 第二半導(dǎo)體芯片，所述第2半導(dǎo)體芯片搭載在所述第一導(dǎo)體部上；以及第二導(dǎo)體部，所述第2導(dǎo)體部的至少一部分被所述封裝部所封裝， 其中，所述第二半導(dǎo)體芯片具有第二主表面及位于所述第二主表面相反一側(cè)的第二背面， 且所述第二背面經(jīng)由導(dǎo)電性接合材料而與所述第一導(dǎo)體部接合， 在所述第二半導(dǎo)體芯片上，形成有第三MOSFET， 與所述第三MOSFET的柵極電連接的第二柵極焊盤(pán)、以及與所述第三MOSFET的源極電連接的第三源極焊盤(pán)形成于所述第二半導(dǎo)體芯片的所述第二主表面上， 與所述第三MOSFET的漏極電連接的漏極電極形成于所述第二半導(dǎo)體芯片的所述第二背面上， 所述第三源極焊盤(pán)與所述第二導(dǎo)體部經(jīng)由第二導(dǎo)體板而電連接。
9.如權(quán)利要求8所述的半導(dǎo)體器件，其特征在于，還包括 第二芯片搭載部；以及 第三半導(dǎo)體芯片，所述第三半導(dǎo)體芯片具有第三主表面及位于所述第三主表面相反一側(cè)的第三背面，且所述第三背面與所述第二芯片搭載部接合， 其中，在所述第三半導(dǎo)體芯片上，形成有控制所述第一 MOSFET和所述第二 MOSFET的控制電路， 所述第一柵極焊盤(pán)、所述第二柵極焊盤(pán)及所述第二源極焊盤(pán)分別經(jīng)由引線而與所述第二半導(dǎo)體芯片的焊盤(pán)電連接。
10.如權(quán)利要求9所述的半導(dǎo)體器件，其特征在于， 當(dāng)判斷出流經(jīng)所述第二 MOSFET的電流過(guò)大時(shí)，所述第三半導(dǎo)體芯片的所述控制電路使所述第一 MOSFET斷開(kāi)。
11.如權(quán)利要求4所述的半導(dǎo)體器件，其特征在于， 在所述第一半導(dǎo)體芯片的所述第一主表面上，還形成有與所述第一 MOSFET的源極電連接的第三源極焊盤(pán)， 將所述第一 MOSFET、所述第二 MOSFET的柵極和所述第一柵極焊盤(pán)電連接的柵極用布線與所述源極用布線為同一層，且俯視時(shí)延伸至所述第一源極焊盤(pán)與所述第三源極焊盤(pán)之間， 所述源極用布線以俯視時(shí)在所述第一源極焊盤(pán)與所述第三源極焊盤(pán)之間沿著所述柵極用布線的方式而延伸。
12.如權(quán)利要求11所述的半導(dǎo)體器件，其特征在于，還包括 第一導(dǎo)體部，所述第一導(dǎo)體部的至少一部分被所述封裝部所封裝， 其中，所述第一源極焊盤(pán)以及所述第三源極焊盤(pán)與所述第一導(dǎo)體部經(jīng)由第一導(dǎo)體板而電連接， 在所述第一半導(dǎo)體芯片的主表面上，俯視時(shí)所述第二區(qū)域與所述導(dǎo)體板重合。
13.一種半導(dǎo)體器件，包括 第一芯片搭載部，所述第一芯片搭載部具有導(dǎo)電性；第一半導(dǎo)體芯片，所述第一半導(dǎo)體芯片具有第一主表面及位于所述第一主表面相反一側(cè)的第一背面，且所述第一背面經(jīng)由導(dǎo)電性接合材料而與所述第一芯片搭載部接合；以及封裝部，所述封裝部對(duì)所述第一半導(dǎo)體芯片及所述第一芯片搭載部的至少一部分進(jìn)行封裝， 該半導(dǎo)體器件的特征在于， 在所述第一半導(dǎo)體芯片上形成有漏極彼此電連接且柵極彼此電連接的第一 MOSFET及第二 MOSFET， 所述第一 MOSFET形成于所述第一半導(dǎo)體芯片的所述第一主表面的第一區(qū)域， 所述第二 MOSFET形成于所述第一半導(dǎo)體芯片的所述第一主表面的第二區(qū)域上，并且所述第二 MOSFET是用于檢測(cè)流經(jīng)所述第一 MOSFET的電流的元件， 與所述第一 MOSFET及所述第二 MOSFET的柵極電連接的第一柵極焊盤(pán)、與所述第一MOSFET的源極電連接的第一源極焊盤(pán)和與所述第二 MOSFET的源極電連接的第二源極焊盤(pán)形成于所述第一半導(dǎo)體芯片的所述第一主表面上， 與所述第一 MOSFET及所述第二 MOSFET的漏極電連接的漏極電極形成于所述第一半導(dǎo)體芯片的所述第一背面， 在所述第一半導(dǎo)體芯片的所述第一主表面上，所述第二區(qū)域的面積比第一區(qū)域小，且俯視時(shí)所述第二區(qū)域被所述第一區(qū)域所包圍。
14.如權(quán)利要求13所述的半導(dǎo)體器件，其特征在于， 在所述第一半導(dǎo)體芯片的所述第一主表面上，俯視時(shí)所述第二源極焊盤(pán)與所述第二區(qū)域重合。
15.如權(quán)利要求14所述的半導(dǎo)體器件，其特征在于， 在所述第一半導(dǎo)體芯片的所述第一主表面上，所述第二源極焊盤(pán)配置在所述第一柵極焊盤(pán)的內(nèi)側(cè)。
16.如權(quán)利要求15所述的半導(dǎo)體器件，其特征在于， 在所述第一半導(dǎo)體芯片的所述第一主表面中，俯視時(shí)所述第二源極焊盤(pán)被所述第一源極焊盤(pán)所包圍。
17.如權(quán)利要求16所述的半導(dǎo)體器件，其特征在于，還包括 第一導(dǎo)體部，所述第一導(dǎo)體部的至少一部分被所述封裝部所封裝， 其中，所述第一源極焊盤(pán)與所述第二導(dǎo)體部經(jīng)由第一導(dǎo)體板而電連接。
18.如權(quán)利要求17所述的半導(dǎo)體器件，其特征在于， 所述第一導(dǎo)體板具有開(kāi)口部， 在所述第一半導(dǎo)體芯片的所述第一主表面上，俯視時(shí)所述第二源極焊盤(pán)從所述開(kāi)口部露出， 在所述第二源極焊盤(pán)上連接有引線。
19.如權(quán)利要求18所述的半導(dǎo)體器件，其特征在于，還包括 第二半導(dǎo)體芯片，所述第二半導(dǎo)體芯片搭載在所述第一導(dǎo)體部上；以及 第二導(dǎo)體部，所述第二導(dǎo)體部的至少一部分被所述封裝部所封裝， 其中，所述第二半導(dǎo)體芯片具有第二主表面及位于所述第二主表面相反一側(cè)的第二背面，且所述第二背面經(jīng)由導(dǎo)電性接合材料而與所述第一導(dǎo)體部接合， 所述第二半導(dǎo)體芯片上形成有第三M0SFET， 與所述第三MOSFET的柵極電連接的第二柵極焊盤(pán)、以及與所述第三MOSFET的源極電連接的第三源極焊盤(pán)形成于所述第二半導(dǎo)體芯片的所述第二主表面上，與所述第三MOSFET的漏極電連接的漏極電極形成于所述第二半導(dǎo)體芯片的所述第二背面上， 所述第三源極焊盤(pán)與所述第二導(dǎo)體部經(jīng)由第二導(dǎo)體板而電連接。
20.如權(quán)利要求19所述的半導(dǎo)體器件，其特征在于，還包括 第二芯片搭載部；以及 第三半導(dǎo)體芯片，所述第3半導(dǎo)體芯片具有第三主表面及位于所述第三主表面相反一側(cè)的第三背面，且所述第三背面與所述第二芯片搭載部接合， 其中，在所述第二半導(dǎo)體芯片上，形成有控制所述第一 MOSFET及所述第二 MOSFET的控制電路， 所述第一柵極焊盤(pán)、所述第二柵極焊盤(pán)及所述第二源極焊盤(pán)分別經(jīng)由引線而與所述第三半導(dǎo)體芯片的焊盤(pán)電連接。
21.一種半導(dǎo)體器件，包括 第一芯片搭載部，所述第一芯片搭載部具有導(dǎo)電性； 第一半導(dǎo)體芯片，所述第一半導(dǎo)體芯片具有第一主表面及位于所述第一主表面相反一側(cè)的第一背面，所述第一背面經(jīng)由導(dǎo)電性接合材料而與所述第一芯片搭載部接合；以及封裝部，所述封裝部對(duì)所述第一半導(dǎo)體芯片及所述第一芯片搭載部的至少一部分進(jìn)行封裝， 所述半導(dǎo)體器件的特征在于， 在所述第一半導(dǎo)體芯片上，形成有源極彼此電連接且柵極彼此電連接的第一 MOSFET及第二 MOSFET， 所述第一 MOSFET形成于所述第一半導(dǎo)體芯片的所述第一主表面的第一區(qū)域， 所述第二 MOSFET形成于所述第一半導(dǎo)體芯片的所述第一主表面的第二區(qū)域上，并且所述第二 MOSFET是用于檢測(cè)流經(jīng)所述第一 MOSFET的電流的元件， 與所述第一 MOSFET、所述第二 MOSFET的柵極電連接的第一柵極焊盤(pán)、與所述第一MOSFET的漏極電連接的第一漏極焊盤(pán)、以及與所述第二 MOSFET的漏極電連接的第二漏極焊盤(pán)形成于所述第一半導(dǎo)體芯片的所述第一主表面上， 與所述第一MOSFET及所述第二MOSFET的源極電連接的源極電極形成于所述第一半導(dǎo)體芯片的所述第一背面， 在所述第一半導(dǎo)體芯片的所述第一主表面上，所述第二區(qū)域的面積比第一區(qū)域小，且所述第二區(qū)域位于所述第二漏極焊盤(pán)的內(nèi)側(cè)。
22.—種半導(dǎo)體器件，包括 第一芯片搭載部，所述第一芯片搭載部具有導(dǎo)電性； 第一半導(dǎo)體芯片，所述第一半導(dǎo)體芯片具有第一主表面及位于所述第一主表面相反一側(cè)的第一背面，所述第一背面經(jīng)由導(dǎo)電性接合材料而與所述第一芯片搭載部接合；以及封裝部，所述封裝部對(duì)所述第一半導(dǎo)體芯片及所述第一芯片搭載部的至少一部分進(jìn)行封裝， 所述半導(dǎo)體器件的特征在于， 在所述第一半導(dǎo)體芯片上，形成有源極彼此電連接且柵極彼此電連接的第一 MOSFET及第二 MOSFET，所述第一 MOSFET形成于所述第一半導(dǎo)體芯片的所述第一主表面的第一區(qū)域上， 所述第二 MOSFET形成于所述第一半導(dǎo)體芯片的所述第一主表面的第二區(qū)域上，并且所述第二 MOSFET是用于檢測(cè)流經(jīng)所述第一 MOSFET的電流的元件， 與所述第一 M0SFET、所述第二 MOSFET的柵極電連接的第一柵極焊盤(pán)、與所述第一MOSFET的漏極電連接的第一漏極焊盤(pán)、以及與所述第二 MOSFET的漏極電連接的第二漏極焊盤(pán)形成于所述第一半導(dǎo)體芯片的所述第一主表面上， 與所述第一 M0SFET、所述第二 MOSFET的源極電連接的源極電極形成于所述第一半導(dǎo)體芯片的所述第一背面上， 在所述第一半導(dǎo)體芯片的所述第一主表面上，所述第二區(qū)域的面積比第一區(qū)域小，且俯視時(shí)所述第二區(qū)域被所述第一區(qū)域所包圍。
全文摘要
本發(fā)明公開(kāi)了一種提高半導(dǎo)體器件可靠性的方法。在一個(gè)半導(dǎo)體芯片(CPH)內(nèi)形成有開(kāi)關(guān)用功率MOSFET、以及用于偵測(cè)流經(jīng)所述功率MOSFET的電流且面積比所述功率MOSFET小的感應(yīng)MOSFET，而且，所述半導(dǎo)體芯片(CPH)經(jīng)由導(dǎo)電性接合材料搭載于芯片搭載部上，且被樹(shù)脂封裝。其中，在半導(dǎo)體芯片(CPH)的主表面上，形成有感應(yīng)MOSFET的感應(yīng)MOSFET區(qū)域(RG2)位于感應(yīng)MOSFET的源極用焊盤(pán)(PDHS4)的內(nèi)側(cè)。而且，在半導(dǎo)體芯片(CPH)的主表面上，感應(yīng)MOSFET區(qū)域(RG2)由形成有功率MOSFET的區(qū)域所包圍。
文檔編號(hào)H01L25/07GK102856309SQ20121022964
公開(kāi)日2013年1月2日 申請(qǐng)日期2012年6月29日 優(yōu)先權(quán)日2011年6月30日
發(fā)明者宇野友彰, 女屋佳隆, 加藤浩一, 工藤良太郎, 七種耕治, 船津勝?gòu)?申請(qǐng)人:瑞薩電子株式會(huì)社