專利名稱：一種混合晶面應變Si垂直溝道CMOS集成器件及制備方法
技術(shù)領(lǐng)域：
本發(fā)明屬于半導體集成電路技術(shù)領(lǐng)域，尤其涉及一種混合晶面應變Si垂直溝道CMOS集成器件及制備方法。
背景技術(shù)：
在信息技術(shù)高度發(fā)展的當代，以集成電路為代表的微電子技術(shù)是信息技術(shù)的關(guān)鍵。集成電路作為人類歷史上發(fā)展最快、影響最大、應用最廣泛的技術(shù)，其已成為衡量一個國家科學技術(shù)水平、綜合國力和國防力量的重要標志。對于整機系統(tǒng)中集成電路的數(shù)量更是其系統(tǒng)先進性的直接表征。
對半導體產(chǎn)業(yè)發(fā)展產(chǎn)生巨大影響的“摩爾定律”指出集成電路芯片上的晶體管數(shù)目，約每18個月增加I倍，性能也提升I倍。40多年來，世界半導體產(chǎn)業(yè)始終按照這條定律不斷地向前發(fā)展。而現(xiàn)在，電路規(guī)模已由最初的小規(guī)模發(fā)展到現(xiàn)在的甚大規(guī)模。由于對集成度，功耗，面積，速度等各因素的綜合考慮，CMOS得到了廣泛的應用。隨著器件尺寸的減小，尤其是逐步進入納米尺度以后，微電子技術(shù)的發(fā)展越來越逼近材料、技術(shù)、器件的極限，面臨著巨大的挑戰(zhàn)。當器件特征尺寸縮小到65納米技術(shù)代及以后，從器件角度看，納米尺度器件中的短溝效應、強場效應、量子效應、寄生參量的影響、工藝參數(shù)漲落等問題對器件泄漏電流、亞閾特性、開態(tài)/關(guān)態(tài)電流等性能的影響越來越突出，電路速度和功耗的矛盾也將更加嚴重。隨著集成度和工作頻率增加，功耗密度增大，導致芯片過熱，可引起電路失效。另一方面，進入納米尺度后，互連電阻及互連電容不僅對電路速度的影響更為明顯，而且會對信號完整性產(chǎn)生影響，逐漸成為影響電路最終性能的重要因素。CMOS集成電路的一個重要性能指標，是空穴和電子的遷移率。要提高PMOS和NMOS兩者的性能，這兩種載流子的遷移率都應當盡可能地高。CMOS電路的總體性能同樣取決于NMOS和PMOS的性能，從而，取決于空穴和電子的遷移率。眾所周知的是，在半導體材料上施加應力，例如在半導體材料硅上施加應力，會改變電子和空穴的遷移率，從而，會改變半導體材料上所形成的NMOS和PMOS的性能。遷移率的提高會導致性能的提高。但電子和空穴并不總是對同種應力做出相同的反應。同時，在相同的晶面上制備匪OS和PM0S，他們的遷移率并不能同時達到最優(yōu)。

發(fā)明內(nèi)容
本發(fā)明針對現(xiàn)有技術(shù)中存在以上缺陷，要在不降低一種類型器件的載流子的遷移率的情況下，提高另一種類型器件的載流子的遷移率，本專利提出一種利用硅材料的選擇性加應力技術(shù)制備CM0S，即一種混合晶面應變Si垂直溝道CMOS集成器件及電路制備方法。本發(fā)明的目的在于提供一種混合晶面應變Si垂直溝道CMOS集成器件，器件襯底為SOI材料。進一步、NMOS和PMOS器件的導電溝道均為應變Si材料。
進一步、NMOS的導電溝道為張應變Si材料，PMOS的導電溝道為壓應變Si材料。進一步、NMOS的導電溝道為平面溝道，PMOS的導電溝道為垂直溝道。進一步、NMOS器件制備在晶面為(100)的襯底上，PMOS器件制備在晶面為(110)的襯底上。本發(fā)明的另一目的在于提供一項所述的混合晶面應變Si垂直溝道CMOS集成器件及電路制備方法，包括如下步驟第一步、選取兩片N型摻雜的Si片，其中一片晶面為(110)，一片晶面為(100)，兩片摻雜濃度均為I 5 X IO1W,對兩片Si片表面進行氧化，氧化層厚度為O. 5 I μ m ;將晶面為(100)的一片作為上層基體材料，并在該基體材料中注入氫，將晶面為(110)的一片 作為下層基體材料；采用化學機械拋光(CMP)工藝對兩個氧化層表面進行拋光；第二步、將兩片Si片氧化層相對置于超高真空環(huán)境中在350 480°C的溫度下實現(xiàn)鍵合；將鍵合后的Si片溫度升高100 200°C，使上層基體材料在注入的氫處斷裂，對上層基體材料多余的部分進行剝離，保留10(T200nm的Si材料，并在其斷裂表面進行化學機械拋光(CMP)，形成SOI襯底；第三步、光刻PMOS有源區(qū)，在PMOS有源區(qū)，利用干法刻蝕，刻蝕出深度為I. 5 2. 5 μ m的深槽，將中間的氧化層刻透；利用化學汽相淀積(CVD)方法，在600 750°C，在(110)晶面襯底的PMOS有源區(qū)上選擇性外延生長七層材料第一層是N型Si緩沖層，厚度為I. 5 2. 5 μ m，該層將深槽填滿，摻雜濃度為I 5 X IO15CnT3 ;第二層是厚度為I. 5
2μ m的N型SiGe漸變層，底部Ge組分是O %，頂部Ge組分是15 25%，摻雜濃度為I 5 X IO15CnT3 ;第三層是Ge組分為15 25%，厚度為200 400nm的P型SiGe層，摻雜濃度為5 IOX 102°cm_3，作為PMOS的漏區(qū)，第四層是厚度為3 5nmP型應變Si層，摻雜濃度為I 5X 1018cm_3，作為第一 P型輕摻雜源漏結(jié)構(gòu)(P-LDD)層；第五層是厚度為22 45nm的N型應變Si作為溝道區(qū)，摻雜濃度為5 X IO16 5 X IO17CnT3 ;第六層是厚度為3 5nm的P型應變Si層，摻雜濃度為I 5X1018cm_3，作為第二 P型輕摻雜源漏結(jié)構(gòu)(P-LDD)層；第七層是Ge組分為15 25%，厚度為200 400nm的P型SiGe，摻雜濃度為5 10 X IO1W3,作為PMOS的源區(qū)；第四步、光刻NMOS有源區(qū)，利用化學汽相淀積(CVD)方法，在600 750°C，在
(100)晶面襯底的NMOS有源區(qū)上選擇性外延生長四層材料第一層是厚度為200 400nm的P型Si緩沖層，摻雜濃度為I 5X 1015cm_3，第二層是厚度為I. 5 2 μ m的P型SiGe漸變層，底部Ge組分是0%，頂部Ge組分是15 25%，摻雜濃度為I 5 X 1015cnT3，第三層是Ge組分為15 25 %，厚度為200 400nm的P型SiGe層，摻雜濃度為I 5 X IO1W3,第四層是厚度為15 20nm的N型應變Si層，摻雜濃度為5 X IO16 5 X IO17CnT3作為NMOS的溝道；第五步、利用干法刻蝕工藝,在隔離區(qū)刻蝕出深度為2. 5 3. 5μηι的深槽，利用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積一層SiO2和一層SiN，將深槽內(nèi)表面全部覆蓋,最后淀積SiO2將深槽內(nèi)填滿，形成深槽隔離；第六步、利用干法刻蝕工藝，在PMOS源漏隔離區(qū)刻蝕出深度為O. 3 O. 5 μ m的淺槽；再利用化學汽相淀積(CVD)方法，在600 800°C，在淺槽內(nèi)填充SiO2 ;最后，用化學機械拋光(CMP)方法，除去多余的氧化層，形成淺槽隔離；
第七步、在襯底表面利用化學汽相淀積(CVD)方法，在600 800°C，淀積一層SiO2緩沖層和一層SiN，刻蝕出漏溝槽窗口，利用干法刻蝕工藝，在PMOS漏區(qū)域刻蝕出深度為
O.3 O. 7 μ m漏溝槽；利用化學汽相淀積(CVD)方法，在600 80(TC，在襯底表面淀積一層SiO2,形成PMOS漏溝槽側(cè)壁隔離；利用干法刻蝕去除平面的SiO2層，只保留PMOS漏溝槽側(cè)壁SiO2層；利用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積摻雜濃度為I 5X 102°cm_3的P型Poly-SiJf PMOS漏溝槽填滿，再去除掉PMOS漏溝槽表面以外的Poly-SiGe，形成漏連接區(qū)；第八步、利用干法刻蝕工藝，在PMOS柵區(qū)域刻蝕出深度為O. 5 O. 9 μ m柵溝槽；利用原子層化學汽相淀積(ALCVD)方法，在300 400°C，在襯底表面淀積厚度為6 IOnm的高介電常數(shù)的HfO2層，作為PMOS柵介質(zhì)層；利用化學汽相淀積(CVD)方法，在600 8000C，在襯底表面淀積摻雜濃度為I 5 X 102°cnT3的P型Poly-SiGe，Ge組分為10 30%，將PMOS柵溝槽填滿，再去除掉PMOS柵溝槽表面以外的Poly-SiGe和SiO2層作為柵區(qū)，形 成PMOS器件；第九步、刻蝕出NMOS有源區(qū)，利用原子層化學汽相淀積(ALCVD)方法，在300 400°C，在襯底表面淀積厚度為6 IOnm的高介電常數(shù)的HfO2層，作為NMOS柵介質(zhì)層；再淀積一層本征Poly-SiGe，厚度為100 300nm，Ge組分為10 30%，刻蝕NMOS柵極；光刻NMOS有源區(qū)，對NMOS進行N型離子注入，形成摻雜濃度為I 5 X IO18CnT3的N型輕摻雜源漏結(jié)構(gòu)(N-LDD);在整個襯底淀積一厚度為3 5nm的SiO2層，干法刻蝕掉這層SiO2，作為NMOS柵極側(cè)墻，形成NMOS柵極；第十步、在NMOS有源區(qū)進行N型磷離子注入，自對準生成NMOS的源區(qū)和漏區(qū)，使 源區(qū)和漏區(qū)摻雜濃度達到I 5X 102°cm_3 ；第十一步、光刻出PMOS的源、漏和柵極引線窗口，在整個襯底上濺射一層金屬鈦(Ti)，合金，自對準形成金屬硅化物，清洗表面多余的金屬，形成NMOS和PMOS金屬接觸；用化學汽相淀積(CVD)方法，在600 800°C，在NMOS和PMOS有源區(qū)上生長SiO2層，光刻引線窗口，濺射金屬，光刻引線，構(gòu)成導電溝道為22 45nm的具有混合晶面的垂直溝道應變Si CMOS集成器件及電路。進一步、所述PMOS溝道長度根據(jù)第三步淀積的N型應變Si層層厚度確定，取22 45nm, NMOS溝道長度由光刻工藝控制。進一步、所述方法過程中最高溫度根據(jù)第三、四、五、六、七、八和十一步中的化學汽相淀積(CVD)工藝溫度決定，最高溫度< 800°C。本發(fā)明具有如下優(yōu)點:I.本發(fā)明制備的混合晶面的應變Si垂直溝道CMOS器件采用了混合晶面襯底技術(shù)，即在同一個襯底片上分布有(100)和(110)這兩種晶面，在(100)晶面上對于應變SiPMOS是壓應變，其空穴的遷移率高于體Si材料，而在(110)晶面上對于應變Si NMOS是張應變，其電子的遷移率也高于體Si材料，因此，該器件頻率與電流驅(qū)動能力等電學性能高于同尺寸的體Si CMOS器件；2.本發(fā)明制備的混合晶面應變Si垂直溝道CMOS器件，采用選擇性外延技術(shù)，分別在NMOS和PMOS有源區(qū)選擇性生長應變Si材料，提高了器件設計的靈活性，增強了 CMOS器件與集成電路電學性能；
3.本發(fā)明制備的混合晶面的應變Si垂直溝道CMOS器件中采用了 SOI襯底，降低了器件與電路的功耗和開啟電壓，提高了器件與電路的可靠性；4.本發(fā)明制備混合晶面的應變Si垂直溝道CMOS器件工藝中，采用Poly-SiGe材料作為柵，其功函數(shù)隨Ge組分的變化而變化，通過調(diào)節(jié)Poly-SiGe柵中Ge組分，實現(xiàn)CMOS閾值電壓可連續(xù)調(diào)整，減少了工藝步驟，降低了工藝難度；5.本發(fā)明制備的混合晶面應變Si CMOS器件過程中涉及的最高溫度為800°C，低于引起應變Si溝道應力弛豫 的工藝溫度，因此該制備方法能有效地保持應變Si溝道應力，提聞集成電路的性能；6.本發(fā)明制備的混合晶面的應變Si垂直溝道CMOS器件中PMOS的溝道為回型，即一個柵在溝槽中能夠控制四面的溝道，因此，該器件在有限的區(qū)域內(nèi)增加了溝道的寬度，從而提高了器件的電流驅(qū)動能力，增加了集成電路的集成度，降低了集成電路單位面積的制造成本；7.本發(fā)明制備的混合晶面應變Si CMOS器件中，為了有效抑制短溝道效應，引入輕摻雜源漏(LDD)工藝，提高了器件性能；8.本發(fā)明制備的混合晶面應變Si CMOS結(jié)構(gòu)中，采用了高K值的HfO2作為柵介質(zhì)，提高了器件的柵控能力，增強了器件的電學性能。


圖I是本發(fā)明SOI混合晶面應變Si CMOS集成器件及電路制備的工藝流程圖；圖2是本發(fā)明SOI襯底材料制備剖視圖；圖3是本發(fā)明SOI襯底材料制備俯視圖；圖4是本發(fā)明PMOS有源區(qū)制備剖視圖；圖5是本發(fā)明PMOS有源區(qū)制備俯視圖；圖6是本發(fā)明NMOS有源區(qū)制備剖視圖；圖7是本發(fā)明NMOS有源區(qū)制備俯視圖；圖8是本發(fā)明深槽隔離制備剖視圖；圖9是本發(fā)明深槽隔離制備俯視圖；圖10是本發(fā)明淺槽隔離制備剖視圖；圖11是本發(fā)明淺槽隔離制備俯視圖；圖12是本發(fā)明PMOS漏連接區(qū)制備剖視圖；圖13是本發(fā)明PMOS漏連接區(qū)制備俯視圖；圖14是本發(fā)明PMOS柵連接區(qū)制備剖視圖；圖15是本發(fā)明PMOS柵連接區(qū)制備俯視圖；圖16是本發(fā)明NMOS制備剖視圖；圖17是本發(fā)明NMOS制備俯視圖；圖18是本發(fā)明構(gòu)成CMOS集成電路剖視圖；圖19是本發(fā)明構(gòu)成CMOS集成電路俯視圖。
具體實施方式
為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點更加清楚明白，以下結(jié)合附圖及實施例，對本發(fā)明進行進一步詳細說明。應當理解，此處所描述的具體實施例僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明。本發(fā)明實施例提供了一種混合晶面應變Si垂直溝道CMOS集成器件，器件襯底為SOI材料。作為本發(fā)明實施例的一優(yōu)化方案，NMOS和PMOS器件的導電溝道均為應變Si材料。作為本發(fā)明實施例的一優(yōu)化方案，NMOS的導電溝道為張應變Si材料，PMOS的導電溝道為壓應變Si材料。作為本發(fā)明實施例的一優(yōu)化方案，NMOS的導電溝道為平面溝道，PMOS的導電溝道 為垂直溝道。作為本發(fā)明實施例的一優(yōu)化方案，NMOS器件制備在晶面為(100)的襯底上，PMOS器件制備在晶面為(110)的襯底上。以下參照圖1-19對本發(fā)明SOI混合晶面應變Si CMOS集成器件及電路制備方法的工藝流程作進一步詳細描述。實施例I :制備22nm混合晶面應變Si垂直溝道CMOS集成器件及電路，具體步驟如下步驟1，SOI襯底材料制備，如圖2、圖3所示。(Ia)選取N型摻雜濃度為I X IO15CnT3的Si片1，晶面為(100)，對其表面進行氧化，氧化層厚度為O. 5 μ m，作為上層基體材料，并在該基體材料中注入氫；(Ib)選取N型摻雜濃度為lX1015cm_3的Si片2，晶面為(110)，對其表面進行氧化，氧化層厚度為O. 5 μ m，作為下層基體材料；(Ic)采用化學機械拋光(CMP)工藝，分別對下層和上層基體材料表面進行拋光處理；( Id)將拋光處理后的下層和上層基體材料表面氧化層3相對緊貼，置于超高真空環(huán)境中在350°C溫度下實現(xiàn)鍵合；(Ie)將鍵合后的基片溫度升高200°C，使上層基體材料在注入的氫處斷裂，對上層基體材料多余的部分進行剝離，保留IOOnm的Si材料，并在該斷裂表面進行化學機械拋光(CMP)，形成SOI結(jié)構(gòu)。步驟2，PMOS有源區(qū)制備，如圖4、圖5所示。(2a)光刻PMOS有源區(qū)，在PMOS有源區(qū)，利用干法刻蝕，刻蝕出深度為I. 5μπι的深槽，將氧化層刻透；(2b)利用化學汽相淀積(CVD)的方法，在6001，在深槽內(nèi)沿(110)晶面生長一層厚度為I. 5 μ m的N型Si緩沖層4，摻雜濃度為I X 1015cm_3 ；(2c)利用化學汽相淀積(CVD)的方法，在600°C，在Si緩沖層上生長一層厚度為I. 5 μ m的N型Ge組分梯形分布的SiGe層5，底部Ge組分為0%，頂部為15%，摻雜濃度為I X IO15Cm 3 ；(2d)利用化學汽相淀積(CVD)的方法，在600°C，在Ge組分梯形分布的SiGe層上生長一層厚度為200nm的P型SiGe層6，Ge組分為15%，摻雜濃度為5 X 1019cnT3，作為PMOS的漏區(qū)；(2e)利用化學汽相淀積(CVD)的方法，在600°C，在襯底上生長厚度為3nm的P型應變Si層7a，摻雜濃度為I X IO1W3,作為第一 P型輕摻雜源漏結(jié)構(gòu)(P-LDD)層；(2f)利用化學汽相淀積(CVD)方法，在600°C，在漏區(qū)上生長一層厚度為22nm的N型應變Si層7，摻雜濃度為5X 1016cm_3，作為PMOS的溝道；(2g)利用化學汽相淀積(CVD)的方法，在600°C，在襯底上生長厚度為3nm的P型應變Si層7b，摻雜濃度為I X IO1W3,作為第二 P型輕摻雜源漏結(jié)構(gòu)(P-LDD)層；(2h)利用化學汽相淀積(CVD)方法，在600°C，在應變Si層上生長一層厚度為200nm的P型SiGe層8，Ge組分為15%，摻雜濃度為5 X 1019cm_3，作為PMOS的源區(qū)。步驟3，NMOS有源區(qū)制備，如圖6、圖7所示。 (3a )光刻NMOS有源區(qū)；(3b)利用化學汽相淀積(CVD)的方法，在600°C，在NMOS有源區(qū)(100)晶面生長一層厚度為200nm的P型Si緩沖層9，摻雜濃度為I X IO15CnT3 ；(3c)利用化學汽相淀積(CVD)的方法，在600°C，在Si緩沖層上生長一層厚度為I. 5 μ m的P型Ge組分梯形分布的SiGe層10，底部Ge組分為0%，頂部為15%，摻雜濃度為I X IO15Cm 3 ；(3d)利用化學汽相淀積(CVD)的方法，在600°C，在Ge組分梯形分布的SiGe層上生長一層厚度為200nm的P型SiGe層11，Ge組分為15%，摻雜濃度為I X IO16cnT3;(3e)利用化學汽相淀積(CVD)方法，在600°C，再生長一層厚度為15nm的P型應變Si層12，摻雜濃度為5X1016cm_3，作為NMOS的溝道。步驟4，深槽隔離制備，如圖8、圖9所示。(4a)利用干法刻蝕工藝，在隔離區(qū)刻蝕出深度為2. 5 μ m的深槽；(4b)利用化學汽相淀積(CVD)方法，在600°C，在深槽內(nèi)表面淀積SiO2層13，將深槽內(nèi)表面全部覆蓋；(4c)利用化學汽相淀積(CVD)方法，在600°C，在深槽內(nèi)SiO2層上再淀積一層SiN層14，將深槽內(nèi)表面全部覆蓋；(4d)利用化學汽相淀積(CVD)方法，在600°C，在深槽內(nèi)填充Si0215，利用化學機械拋光(CMP)方法，除去多余的氧化層，形成深槽隔離16。步驟5，淺槽隔離制備，如圖10、圖11所示。(5a)利用干法刻蝕工藝，在隔離區(qū)刻蝕出深度為O. 3 μ m的淺槽；(5b)利用化學汽相淀積(CVD)方法，在600°C，在淺槽內(nèi)填充Si0217 ；(5c)用化學機械拋光(CMP)方法，除去多余的氧化層，形成淺槽隔離18。步驟6，PMOS漏連接區(qū)制備，如圖12、圖13所示。(6a)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面連續(xù)淀積一層Si0219和一層 SiN20 ；(6b)刻蝕出PMOS漏溝槽窗口，利用干法刻蝕工藝，在PMOS漏區(qū)域刻蝕出深度為O. 3 μ m漏溝槽；(6c)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積一層SiO2,利用干法刻蝕去除平面的SiO2層，只保留PMOS漏溝槽側(cè)壁SiO2層21，形成PMOS漏溝槽側(cè)壁隔離；
(6d)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積摻雜濃度為I X IO2tlCnT3的P型Poly-Si，將PMOS漏溝槽填滿，再去除掉PMOS漏溝槽表面以外的Poly-Si，形成漏連接區(qū)22。步驟7，PMOS柵連接區(qū)制備，如圖14、圖15所示。(7a)利用干法刻蝕工藝，在PMOS漏柵區(qū)域刻蝕出深度為O. 5 μ m柵溝槽；(7b)利用原子層化學汽相淀積(ALCVD)方法，在300°C，在襯底表面淀積厚度為6nm的高介電常數(shù)的HfO2層，作為PMOS柵介質(zhì)層23 ；(7c)利用化學汽相淀積(CVD)方法，在600°C，在襯底表面淀積摻雜濃度為
IX IO20Cm^3的P型Poly-SiGe，Ge組分為10%，將PMOS柵溝槽填滿，再去除掉PMOS柵溝槽表面以外的Poly-SiGe和SiO2層作為柵區(qū)24，形成PMOS器件。步驟8，NMOS制備，如圖16、圖17所示。(8a)刻蝕出NMOS有源區(qū)，利用原子層化學汽相淀積(ALCVD)方法，在300°C，在襯底表面淀積厚度為6nm的高介電常數(shù)的HfO2層，作為NMOS柵介質(zhì)層25 ；(8b)利用化學汽相淀積(CVD)方法，在600°C，在柵介質(zhì)層上淀積一層Poly-SiGe，厚度為IOOnm, Ge組分為10% ；(8c)刻蝕 Poly-SiGe、HfO2 層，形成柵極；(8d)光刻NMOS有源區(qū)，對匪OS進行N型離子注入，形成摻雜濃度為I X IO18CnT3的N型輕摻雜源漏結(jié)構(gòu)(N-LDD) 26 ；(8e)利用化學汽相淀積(CVD)方法，在600°C，在整個襯底上淀積一厚度為3nm的SiO2層，干法刻蝕掉這層SiO2，保留NMOS柵極側(cè)墻27，形成NMOS柵極28 ；(8f )在NMOS有源區(qū)進行N型磷離子注入，自對準生成NMOS的源區(qū)29和漏區(qū)30，使源區(qū)和漏區(qū)摻雜濃度達到I X 102°cm_3，形成NM0S。步驟9，構(gòu)成CMOS集成電路，如圖18、圖19所示。(9a)光刻出PMOS的源、漏和柵極引線窗口 ；(9b)在整個襯底上濺射一層金屬鈦(Ti)，合金，自對準形成金屬硅化物，清洗表面多余的金屬，形成MOS金屬接觸；(9c )用化學汽相淀積(CVD )方法，在600 °C，在MOS有源區(qū)上淀積SiO2層31，光刻引線窗口 ；(9d)濺射金屬，光刻引線，分別形成NMOS的源32、柵33、漏電極34和PMOS的漏35、源36、柵電極37，最終構(gòu)成導電溝道為22nm的具有混合晶面應變Si垂直溝道CMOS集成器件及電路。實施例2 :制備30nm混合晶面應變Si垂直溝道CMOS集成器件及電路，具體步驟如下步驟1，SOI襯底材料制備，如圖2、圖3所示。(Ia)選取N型摻雜濃度為3X1015cm_3的Si片1，晶面為(100)，對其表面進行氧化，氧化層厚度為0. 75 μ m,作為上層基體材料，并在該基體材料中注入氫；(Ib)選取N型摻雜濃度為3 X IO15CnT3的Si片2，晶面為(110)，對其表面進行氧化，氧化層厚度為0. 75 μ m，作為下層基體材料；(Ic)采用化學機械拋光(CMP)工藝，分別對下層和上層基體材料表面進行拋光處理；(Id)將拋光處理后的下層和上層基體材料表面氧化層3相對緊貼，置于超高真空環(huán)境中在400°C溫度下實現(xiàn)鍵合；(Ie)將鍵合后的基片溫度升高150°C，使上層基體材料在注入的氫處斷裂，對上層基體材料多余的部分進行剝離，保留150nm的Si材料，并在該斷裂表面進行化學機械拋光(CMP)，形成SOI結(jié)構(gòu)。步驟2，PMOS有源區(qū)制備，如圖4、圖5所示。(2a)光刻PMOS有源區(qū)，在PMOS有源區(qū)，利用干法刻蝕，刻蝕出深度為2 μ m的深槽，將氧化層刻透；(2b)利用化學汽相淀積(CVD)的方法，在700°〇，在深槽內(nèi)沿(110)晶面生長一層
(2c)利用化學汽相淀積(CVD)的方法，在700°C，在Si緩沖層上生長一層厚度為
I.75 μ m的N型Ge組分梯形分布的SiGe層5，底部Ge組分為0%，頂部為20%，摻雜濃度為3 X IO15Cm 3 ；(2d)利用化學汽相淀積(CVD)的方法，在700°C，在Ge組分梯形分布的SiGe層上生長一層厚度為300nm的P型SiGe層6，Ge組分為20%，摻雜濃度為8 X 1019cnT3，作為PMOS的漏區(qū)；(2e)利用化學汽相淀積(CVD)的方法，在700°C，在襯底上生長厚度為4nm的P型應變Si層7a，摻雜濃度為3 X IO1W3,作為第一 P型輕摻雜源漏結(jié)構(gòu)(P-LDD)層；(2f)利用化學汽相淀積(CVD)方法，在700°C，在漏區(qū)上生長一層厚度為30nm的N型應變Si層7，摻雜濃度為I X IO1W,作為PMOS的溝道；(2g)利用化學汽相淀積(CVD)的方法，在700°C，在襯底上生長厚度為4nm的P型應變Si層7b，摻雜濃度為3 X IO1W3,作為第二 P型輕摻雜源漏結(jié)構(gòu)(P-LDD)層；(2h)利用化學汽相淀積(CVD)方法，在700°C，在應變Si層上生長一層厚度為300nm的P型SiGe層8，Ge組分為20%，摻雜濃度為8 X 1019cm_3，作為PMOS的源區(qū)。步驟3，NMOS有源區(qū)制備，如圖6、圖7所示。(3a)光刻NMOS有源區(qū)；(3b)利用化學汽相淀積(CVD)的方法，在700°C，在NMOS有源區(qū)(100)晶面生長一層厚度為300nm的P型Si緩沖層9，摻雜濃度為3 X IO15CnT3 ；(3c)利用化學汽相淀積(CVD)的方法，在700°C，在Si緩沖層上生長一層厚度為
I.75 μ m的P型Ge組分梯形分布的SiGe層10，底部Ge組分為0%，頂部為20%，摻雜濃度為3 X IO15Cm 3 ；(3d)利用化學汽相淀積(CVD)的方法，在700°C，在Ge組分梯形分布的SiGe層上生長一層厚度為300nm的P型SiGe層11，Ge組分為20 %，摻雜濃度為3 X IO16cnT3 ；(3e)利用化學汽相淀積(CVD)方法，在700°C，再生長一層厚度為17nm的P型應變Si層12，摻雜濃度為I X ΙΟ1、-3，作為NMOS的溝道。步驟4，深槽隔離制備，如圖8、圖9所示。(4a)利用干法刻蝕工藝，在隔離區(qū)刻蝕出深度為3 μ m的深槽；(4b)利用化學汽相淀積(CVD)方法，在700°C，在深槽內(nèi)表面淀積SiO2層13，將深槽內(nèi)表面全部覆蓋；(4c)利用化學汽相淀積(CVD)方法，在700°C，在深槽內(nèi)SiO2層上再淀積一層SiN層14，將深槽內(nèi)表面全部覆蓋；(4d)利用化學汽相淀積(CVD)方法，在700°C，在深槽內(nèi)填充Si0215，利用化學機械拋光(CMP)方法，除去多余的氧化層，形成深槽隔離16。步驟5，淺槽隔離制備，如圖10、圖11所示。(5a)利用干法刻蝕工藝，在隔離區(qū)刻蝕出深度為O. 4μ m的淺槽；(5b)利用化學汽相淀積(CVD)方法，在700°C，在淺槽內(nèi)填充SiO217 ;(5c)用化學機械拋光(CMP)方法，除去多余的氧化層，形成淺槽隔離18。
步驟6，PMOS漏連接區(qū)制備，如圖12、圖13所示。(6a)利用化學汽相淀積(CVD)方法，在700°C，在襯底表面連續(xù)淀積一層Si0219和一層 SiN 層 20 ；(6b)刻蝕出PMOS漏溝槽窗口，利用干法刻蝕工藝，在PMOS漏區(qū)域刻蝕出深度為
O.5 μ m漏溝槽；(6c)利用化學汽相淀積(CVD)方法，在700°C，在襯底表面淀積一層SiO2，利用干法刻蝕去除平面的SiO2層，只保留PMOS漏溝槽側(cè)壁SiO2層21，形成PMOS漏溝槽側(cè)壁隔離；(6d)利用化學汽相淀積(CVD)方法，在700°C，在襯底表面淀積摻雜濃度為3 X IO2tlCnT3的P型Poly-Si，將PMOS漏溝槽填滿，再去除掉PMOS漏溝槽表面以外的Poly-Si，形成漏連接區(qū)22。步驟7，PMOS柵連接區(qū)制備，如圖14、圖15所示。(7a)利用干法刻蝕工藝，在PMOS漏柵區(qū)域刻蝕出深度為O. 7 μ m柵溝槽；(7b)利用原子層化學汽相淀積(ALCVD)方法，在350°C，在襯底表面淀積厚度為8nm的高介電常數(shù)的HfO2層，作為PMOS柵介質(zhì)層23 ；(7c)利用化學汽相淀積(CVD)方法，在700°C，在襯底表面淀積摻雜濃度為3 X IO2W的P型Poly-SiGe，Ge組分為20%，將PMOS柵溝槽填滿，再去除掉PMOS柵溝槽表面以外的Poly-SiGe和SiO2層作為柵區(qū)24，形成PMOS器件。步驟8，NMOS制備，如圖16、圖17所示。(8a)刻蝕出NMOS有源區(qū)，利用原子層化學汽相淀積(ALCVD)方法，在350°C，在襯底表面淀積厚度為8nm的高介電常數(shù)的HfO2層，作為NMOS柵介質(zhì)層25 ；(Sb)利用化學汽相淀積(CVD)方法，在70(TC，在柵介質(zhì)層上淀積一層本征Poly-SiGe，厚度為 200nm，Ge 組分為 20% ；(8c)刻蝕 Poly-SiGe、HfO2 層，形成柵極；(8d)光刻NMOS有源區(qū)，對匪OS進行N型離子注入，形成摻雜濃度為3 X IO18CnT3的N型輕摻雜源漏結(jié)構(gòu)(N-LDD)層26 ；(8e)利用化學汽相淀積(CVD)方法，在700°C，在整個襯底上淀積一厚度為4nm的SiO2層，干法刻蝕掉這層SiO2，保留NMOS柵極側(cè)墻27，形成NMOS柵極28 ；(8f )在NMOS有源區(qū)進行N型磷離子注入，自對準生成NMOS的源區(qū)29和漏區(qū)30，使源區(qū)和漏區(qū)摻雜濃度達到3X 102°cm_3，形成NM0S。步驟9，構(gòu)成CMOS集成電路，如圖18、圖19所示。
(9a)光刻出PMOS的源、漏和柵極引線窗口 ；(9b)在整個襯底上濺射一層金屬鈦(Ti)，合金，自對準形成金屬硅化物，清洗表面多余的金屬，形成MOS金屬接觸；(9c)用化學汽相淀積(CVD)方法，在700°C，在MOS有源區(qū)上淀積SiO2層31，光刻引線窗口 ；(9d)濺射金屬，光刻引線，分別形成NMOS的源32、柵33、漏電極34和PMOS的漏35、源36、柵電極37，最終構(gòu)成導電溝道為30nm的具有混合晶面應變Si垂直溝道CMOS集成器件及電路。實施例3 :制備45nm混合晶面應變Si垂直溝道CMOS集成器件及電路，具體步驟如下步驟1，SOI襯底材料制備，如圖2、圖3所示。 (Ia)選取N型摻雜濃度為5X IO15CnT3的Si片1，晶面為(100)，對其表面進行氧化，氧化層厚度為I μ m，作為上層基體材料，并在該基體材料中注入氫；(Ib)選取N型摻雜濃度為5X IO15CnT3的Si片2，晶面為(110)，對其表面進行氧化，氧化層厚度為I P m，作為下層基體材料；(Ic)采用化學機械拋光(CMP)工藝，分別對下層和上層基體材料表面進行拋光處理；(Id)將拋光處理后的下層和上層基體材料表面氧化層3相對緊貼，置于超高真空環(huán)境中在480°C溫度下實現(xiàn)鍵合；(Ie)將鍵合后的基片溫度升高100°C，使上層基體材料在注入的氫處斷裂，對上層基體材料多余的部分進行剝離，保留200nm的Si材料4，并在該斷裂表面進行化學機械拋光(CMP)，形成SOI結(jié)構(gòu)。步驟2，PMOS有源區(qū)制備，如圖4、圖5所示。(2a)光刻PMOS有源區(qū)，在PMOS有源區(qū)，利用干法刻蝕，刻蝕出深度為2. 5 μ m的深槽，將氧化層刻透；(2b)利用化學汽相淀積(CVD)的方法，在7501，在深槽內(nèi)沿(110)晶面生長一層厚度為2. 5 μ m的N型Si緩沖層4，摻雜濃度為5 X 1015cm_3 ；(2c)利用化學汽相淀積(CVD)的方法，在750°C，在Si緩沖層上生長一層厚度為2 μ m的N型Ge組分梯形分布的SiGe5，底部Ge組分為0%，頂部為25%，摻雜濃度為5 X IO15Cm 3 ；(2d)利用化學汽相淀積(CVD)的方法，在750°C，在Ge組分梯形分布的SiGe層上生長一層厚度為400nm的P型SiGe層6，Ge組分為25%，摻雜濃度為I X 102°cnT3，作為PMOS的漏區(qū)；(2e)利用化學汽相淀積(CVD)的方法，在750°C，在襯底上生長厚度為5nm的P型應變Si層7a，摻雜濃度為5 X IO1W3,作為第一 P型輕摻雜源漏結(jié)構(gòu)(P-LDD)層；(2f)利用化學汽相淀積(CVD)方法，在750°C，在漏區(qū)上生長一層厚度為45nm的N型應變Si層7，摻雜濃度為5X1017cm_3，作為PMOS的溝道；(2g)利用化學汽相淀積(CVD)的方法，在750°C，在襯底上生長厚度為5nm的P型應變Si層7b，摻雜濃度為5 X IO1W3,作為第二 P型輕摻雜源漏結(jié)構(gòu)(P-LDD)層；
(2h)利用化學汽相淀積(CVD)方法，在750°C，在應變Si層上生長一層厚度為400nm的P型SiGe層8，Ge組分為25%，摻雜濃度為I X 102°cm_3，作為PMOS的源區(qū)。步驟3，NMOS有源區(qū)制備，如圖6、圖7所示。(3a)光刻NMOS有源區(qū)；(3b)利用化學汽相淀積(CVD)的方法，在750°C，在NMOS有源區(qū)(100)晶面生長一層厚度為400nm的P型Si緩沖層9，摻雜濃度為5 X IO15CnT3 ；(3c)利用化學汽相淀積(CVD)的方法，在750°C，在Si緩沖層上生長一層厚度為
2μ m的P型Ge組分梯形分布的SiGe層10，底部Ge組分為0%，頂部為25%，摻雜濃度為5 X IO15Cm 3 ；
(3d)利用化學汽相淀積(CVD)的方法，在750°C，在Ge組分梯形分布的SiGe層上生長一層厚度為400nm的P型SiGe層11，Ge組分為25%，摻雜濃度為5 X IO16CnT3 ；(3e)利用化學汽相淀積(CVD)方法，在750°C，再生長一層厚度為20nm的P型應變Si層12，摻雜濃度為5X1017cm_3，作為NMOS的溝道。步驟4，深槽隔離制備，如圖8、圖9所示。(4a)利用干法刻蝕工藝，在隔離區(qū)刻蝕出深度為3. 5 μ m的深槽；(4b)利用化學汽相淀積(CVD)方法，在800°C，在深槽內(nèi)表面淀積SiO2層13，將深槽內(nèi)表面全部覆蓋；(4c)利用化學汽相淀積(CVD)方法，在800°C，在深槽內(nèi)SiO2層上再淀積一層SiN層14，將深槽內(nèi)表面全部覆蓋；(4d)利用化學汽相淀積(CVD)方法，在800°C，在深槽內(nèi)填充Si0215，利用化學機械拋光(CMP)方法，除去多余的氧化層，形成深槽隔離16。步驟5，淺槽隔離制備，如圖10、圖11所示。(5a)利用干法刻蝕工藝，在隔離區(qū)刻蝕出深度為O. 5μπι的淺槽；(5b)利用化學汽相淀積(CVD)方法，在800°C，在淺槽內(nèi)填充SiO217 ;(5c)用化學機械拋光(CMP)方法，除去多余的氧化層，形成淺槽隔離18。步驟6，PMOS漏連接區(qū)制備，如圖12、圖13所示。(6a)利用化學汽相淀積(CVD)方法，在800°C，在襯底表面連續(xù)淀積一 SiO2層19和一 SiN 層 20 ；(6b)刻蝕出PMOS漏溝槽窗口，利用干法刻蝕工藝，在PMOS漏區(qū)域刻蝕出深度為O. 7 μ m漏溝槽；(6c)利用化學汽相淀積(CVD)方法，在800°C，在襯底表面淀積一層SiO2,利用干法刻蝕去除平面的SiO2層，只保留PMOS漏溝槽側(cè)壁SiO2層21，形成PMOS漏溝槽側(cè)壁隔離；(6d)利用化學汽相淀積(CVD)方法，在800°C，在襯底表面淀積摻雜濃度為5X IO2tlCnT3的P型Poly-Si，將PMOS漏溝槽填滿，再去除掉PMOS漏溝槽表面以外的Poly-Si，形成漏連接區(qū)22。步驟7，PMOS柵連接區(qū)制備，如圖14、圖15所示。(7a)利用干法刻蝕工藝，在PMOS漏柵區(qū)域刻蝕出深度為O. 9 μ m柵溝槽；(7b)利用原子層化學汽相淀積(ALCVD)方法，在400°C，在襯底表面淀積厚度為IOnm的高介電常數(shù)的HfO2層，作為PMOS柵介質(zhì)層23 ；
(7c)利用化學汽相淀積(CVD)方法，在800°C，在襯底表面淀積摻雜濃度為5 X IO2W的P型Poly-SiGe，Ge組分為30%，將PMOS柵溝槽填滿，再去除掉PMOS柵溝槽表面以外的Poly-SiGe和SiO2層作為柵區(qū)24，形成PMOS器件。步驟8，NMOS制備，如圖16、圖17所示。(8a)刻蝕出NMOS有源區(qū)，利用原子層化學汽相淀積(ALCVD)方法，在400°C，在襯底表面淀積厚度為IOnm的高介電常數(shù)的HfO2層，作為NMOS柵介質(zhì)層25 ；(Sb)利用化學汽相淀積(CVD)方法，在800°C，在柵介質(zhì)層上淀積一層本征Poly-SiGe，厚度為 300nm，Ge 組分為 30% ；(8c)刻蝕 Poly-SiGe、HfO2 層，形成柵極；(8d)光刻NMOS有源區(qū)，對匪OS進行N型離子注入，形成摻雜濃度為5 X IO18CnT3的N型輕摻雜源漏結(jié)構(gòu)(N-LDD)層26 ；
(8e)利用化學汽相淀積(CVD)方法，在800°C，在整個襯底上淀積一厚度為5nm的SiO2層，干法刻蝕掉這層SiO2，保留NMOS柵極側(cè)壁27，形成NMOS柵極28 ；(8f )在NMOS有源區(qū)進行N型磷離子注入，自對準生成NMOS的源區(qū)29和漏區(qū)30，使源區(qū)和漏區(qū)摻雜濃度達到5X 102°cm_3，形成NM0S。步驟9，構(gòu)成CMOS集成電路，如圖18、圖19所示。(9a)光刻出PMOS的源、漏和柵極引線窗口 ；(9b)在整個襯底上濺射一層金屬鈦(Ti)，合金，自對準形成金屬硅化物，清洗表面多余的金屬，形成MOS金屬接觸；(9c )用化學汽相淀積(CVD)方法，在800°C，在MOS有源區(qū)上淀積SiO2層31，光刻引線窗口 ；(9d)濺射金屬，光刻引線，分別形成NMOS的源32、柵33、漏電極34和PMOS的漏35、源36、柵電極37，最終構(gòu)成導電溝道為45nm的具有混合晶面應變Si垂直溝道CMOS集成器件及電路。以上實驗過程中的數(shù)據(jù)統(tǒng)計表I所示。
權(quán)利要求
1.一種混合晶面應變Si垂直溝道CMOS集成器件，其特征在于，器件襯底為SOI材料。
2.根據(jù)權(quán)利要求I所述的混合晶面應變Si垂直溝道CMOS集成器件，其特征在于，NMOS和PMOS器件的導電溝道均為應變Si材料。
3.根據(jù)權(quán)利要求I所述的混合晶面應變Si垂直溝道CMOS集成器件，其特征在于，NMOS的導電溝道為張應變Si材料，PMOS的導電溝道為壓應變Si材料。
4.根據(jù)權(quán)利要求I所述的混合晶面應變Si垂直溝道CMOS集成器件，其特征在于，NMOS的導電溝道為平面溝道，PMOS的導電溝道為垂直溝道。
5.根據(jù)權(quán)利要求I所述的混合晶面應變Si垂直溝道CMOS集成器件，其特征在于，NMOS器件制備在晶面為(100)的襯底上，PMOS器件制備在晶面為(110)的襯底上。
6.一種權(quán)利要求1-5任一項所述的混合晶面應變Si垂直溝道CMOS集成器件及電路制備方法，其特征在于，包括如下步驟 弟一步、選取兩片N型慘雜的Si片,其中一片晶面為(110), —片晶面為(100),兩片慘雜濃度均為I 5X1015cm_3，對兩片Si片表面進行氧化，氧化層厚度為0. 5 Iym ;將晶面為(100)的一片作為上層基體材料，并在該基體材料中注入氫，將晶面為(110)的一片作為下層基體材料；采用化學機械拋光(CMP)工藝對兩個氧化層表面進行拋光； 第二步、將兩片Si片氧化層相對置于超高真空環(huán)境中在350 480°C的溫度下實現(xiàn)鍵合；將鍵合后的Si片溫度升高100 200°C，使上層基體材料在注入的氫處斷裂，對上層基體材料多余的部分進行剝離，保留IOOlOOnm的Si材料，并在其斷裂表面進行化學機械拋光(CMP)，形成SOI襯底； 第三步、光刻PMOS有源區(qū)，在PMOS有源區(qū)，利用干法刻蝕，刻蝕出深度為I. 5 2.5μπι的深槽，將中間的氧化層刻透；利用化學汽相淀積(CVD)方法，在600 750°C，在(110)晶面襯底的PMOS有源區(qū)上選擇性外延生長七層材料第一層是N型Si緩沖層，厚度為I. 5 2. 5 μ m，該層將深槽填滿，摻雜濃度為I 5 X IO15CnT3 ;第二層是厚度為I. 5 2 μ m的N型SiGe漸變層，底部Ge組分是O %，頂部Ge組分是15 25%，摻雜濃度為I 5 X IO15CnT3 ;第三層是Ge組分為15 25%，厚度為200 400nm的P型SiGe層，摻雜濃度為5 10X 102°cm_3，作為PMOS的漏區(qū)，第四層是厚度為3 5nmP型應變Si層，摻雜濃度為I 5X 1018cm_3，作為第一 P型輕摻雜源漏結(jié)構(gòu)(P-LDD)層；第五層是厚度為22 45nm的N型應變Si作為溝道區(qū)，摻雜濃度為5 X IO16 5 X IO17CnT3 ;第六層是厚度為3 5nm的P型應變Si層，摻雜濃度為I 5X1018cm_3，作為第二 P型輕摻雜源漏結(jié)構(gòu)(P-LDD)層；第七層是Ge組分為15 25%，厚度為200 400nm的P型SiGe，摻雜濃度為5 10 X IO1W3,作為PMOS的源區(qū)； 第四步、光刻NMOS有源區(qū)，利用化學汽相淀積(CVD)方法，在600 750°C，在(100)晶面襯底的NMOS有源區(qū)上選擇性外延生長四層材料第一層是厚度為200 400nm的P型Si緩沖層，摻雜濃度為I 5X1015cm_3，第二層是厚度為I. 5 2μπι的P型SiGe漸變層，底部Ge組分是0%，頂部Ge組分是15 25%，摻雜濃度為I 5X 1015cnT3，第三層是Ge組分為15 25%，厚度為200 400nm的P型SiGe層，摻雜濃度為I 5X 1016cnT3，第四層是厚度為15 20nm的N型應變Si層，摻雜濃度為5 X IO16 5 X IO17CnT3作為NMOS的溝道； 第五步、利用干法刻蝕工藝，在隔離區(qū)刻蝕出深度為2. 5 3. 5 μ m的深槽，利用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積一層SiO2和一層SiN，將深槽內(nèi)表面全部覆蓋，最后淀積SiO2將深槽內(nèi)填滿，形成深槽隔離； 第六步、利用干法刻蝕工藝，在PMOS源漏隔離區(qū)刻蝕出深度為O. 3 O. 5 μ m的淺槽；再利用化學汽相淀積(CVD)方法，在600 800°C，在淺槽內(nèi)填充SiO2 ;最后，用化學機械拋光(CMP)方法，除去多余的氧化層，形成淺槽隔離； 第七步、在襯底表面利用化學汽相淀積(CVD)方法，在600 800°C，淀積一層SiO2緩沖層和一層SiN，刻蝕出漏溝槽窗口，利用干法刻蝕工藝，在PMOS漏區(qū)域刻蝕出深度為O.3 O. 7 μ m漏溝槽；利用化學汽相淀積(CVD)方法，在600 80(TC，在襯底表面淀積一層SiO2,形成PMOS漏溝槽側(cè)壁隔離；利用干法刻蝕去除平面的SiO2層，只保留PMOS漏溝槽側(cè)壁SiO2層；利用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積摻雜濃度為I 5X 102°cm_3的P型Poly-SiJf PMOS漏溝槽填滿，再去除掉PMOS漏溝槽表面以外的Poly-SiGe，形成漏連接區(qū)； 第八步、利用干法刻蝕工藝，在PMOS柵區(qū)域刻蝕出深度為O. 5 O. 9 μ m柵溝槽；利用原子層化學汽相淀積(ALCVD)方法，在300 400°C，在襯底表面淀積厚度為6 IOnm的高介電常數(shù)的HfO2層，作為PMOS柵介質(zhì)層；利用化學汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積摻雜濃度為I 5 X 102°cnT3的P型Poly-SiGe，Ge組分為10 30%，將PMOS柵溝槽填滿，再去除掉PMOS柵溝槽表面以外的Poly-SiGe和SiO2層作為柵區(qū)，形成PMOS器件； 第九步、刻蝕出NMOS有源區(qū)，利用原子層化學汽相淀積(ALCVD)方法，在300 400°C，在襯底表面淀積厚度為6 IOnm的高介電常數(shù)的HfO2層，作為NMOS柵介質(zhì)層；再淀積一層本征Poly-SiGe，厚度為100 300nm，Ge組分為10 30%，刻蝕NMOS柵極；光刻NMOS有源區(qū)，對NMOS進行N型離子注入，形成摻雜濃度為I 5 X IO18cnT3的N型輕摻雜源漏結(jié)構(gòu)(N-LDD);在整個襯底淀積一厚度為3 5nm的SiO2層，干法刻蝕掉這層SiO2，作為NMOS柵極側(cè)墻，形成NMOS柵極； 第十步、在NMOS有源區(qū)進行N型磷離子注入，自對準生成NMOS的源區(qū)和漏區(qū)，使源區(qū)和漏區(qū)摻雜濃度達到I 5X 102°cm_3 ； 第十一步、光刻出PMOS的源、漏和柵極引線窗口，在整個襯底上濺射一層金屬鈦(Ti)，合金，自對準形成金屬硅化物，清洗表面多余的金屬，形成NMOS和PMOS金屬接觸；用化學汽相淀積(CVD)方法，在600 800°C，在NMOS和PMOS有源區(qū)上生長SiO2層，光刻引線窗口，濺射金屬，光刻引線，構(gòu)成導電溝道為22 45nm的具有混合晶面的垂直溝道應變Si CMOS集成器件及電路。
7.根據(jù)權(quán)利要求6所述的方法，其特征在于，所述PMOS溝道長度根據(jù)第三步淀積的N型應變Si層層厚度確定，取22 45nm，NMOS溝道長度由光刻工藝控制。
8.根據(jù)權(quán)利要求6所述的方法，其特征在于，所述方法過程中最高溫度根據(jù)第三、四、五、六、七、八和i^一步中的化學汽相淀積(CVD)工藝溫度決定，最高溫度< 800°C。
全文摘要
本發(fā)明公開了一種混合晶面應變Si垂直溝道CMOS集成器件及制備方法，其過程為制備一片SOI襯底，上層基體材料為(100)晶面，下層基體材料為(110)晶面；在600～800℃，在PMOS有源區(qū)刻蝕出深槽，選擇性生長晶面為(110)的多層結(jié)構(gòu)的應變Si PMOS有源層，在該有源層上制備垂直溝道的壓應變PMOS；在NMOS有源區(qū)刻蝕出深槽，選擇性生長晶面為(100)的多層結(jié)構(gòu)的應變SiNMOS有源層，在該外延層上制備平面溝道的張應變NMOS，構(gòu)成導電溝道為22～45nm的應變Si混合晶面CMOS集成電路；本發(fā)明充分利用應變Si材料遷移率高于體Si材料和應變Si材料應力與遷移率各向異性的特點，基于SOI襯底，制備出了性能優(yōu)異的應變Si混合晶面CMOS集成器件及電路。
文檔編號H01L21/84GK102820305SQ20121024446
公開日2012年12月12日 申請日期2012年7月16日 優(yōu)先權(quán)日2012年7月16日
發(fā)明者張鶴鳴, 李妤晨, 胡輝勇, 宋建軍, 宣榮喜, 王斌, 王海棟, 郝躍 申請人:西安電子科技大學