晶體管元件及其制造方法
【專利摘要】本發(fā)明提供一種晶體管元件及其制造方法，該元件包括至少一垂直式晶體管結構。此垂直式晶體管結構包括基底、介電層、柵極、第一摻雜區(qū)、第二摻雜區(qū)、第三摻雜區(qū)以及第四摻雜區(qū)。介電層配置在基底的溝渠中。柵極配置在介電層中，且柵極在其兩側的基底中定義出第一通道區(qū)與第二通道區(qū)。第一摻雜區(qū)與第三摻雜區(qū)配置在基底中，且分別位于第一通道區(qū)與第二通道區(qū)下方。第二摻雜區(qū)與第四摻雜區(qū)配置在基底中，且分別位于第一通道區(qū)與第二通道區(qū)上方。
【專利說明】晶體管元件及其制造方法
【技術領域】
[0001]本發(fā)明是有關于一種半導體元件，且特別是有關于一種垂直式晶體管元件及其制造方法。
【背景技術】
[0002]為了提高集成電路的操作速度，以及符合消費者對于小型化電子裝置的需求，半導體裝置中的晶體管尺寸有持續(xù)縮小的趨勢。然而，隨著晶體管尺寸的縮小，晶體管的通道區(qū)長度也隨之縮短，如此造成晶體管遭受嚴重的短通道效應(short channel effect)以及導通電流(on current)下降等問題。針對此問題，現有的一種解決方法是提高通道區(qū)中的摻質濃度，然而，此種作法反而會造成漏電流增加，影響元件的可靠度。
[0003]因此，為了克服上述問題，近年來業(yè)界提出將水平方向的晶體管結構改為垂直方向的晶體管結構的方案，舉例來說，將垂直式晶體管結構形成在基底的深溝渠中。如此一來，可以提升集成電路的操作速度與積集度，且能避免短通道效應等問題。然而，目前一般的垂直式晶體管在結構設計與通道控制上仍有很大的改良空間，為此領域所積極研究的目標。
[0004]以動態(tài)隨機存取存儲器(DRAM)為例，為了增加單位面積的DRAM密度，各DRAM單元的間距應越小越好，但如此一來，可能造成比特線之間(bit line to bit line)或字符線之間(word line to word line)的寄生電容,此寄生電容繼而造成DRAM單元的RC延遲。此外，垂直式晶體管元件常有浮體效應(floating body effect)問題。再者,現有的一種制作垂直式DRAM的方式，是在垂直的硅柱上形成環(huán)繞硅柱側壁的圍繞柵極(surroundgate)，此方式的過程較為復雜。凡此種種，可能增加元件的成本或降低元件的效能。

【發(fā)明內容】

[0005]本發(fā)明提供一種晶體管元件，具有共用柵極的晶體管單元，因而能提高晶體管陣列整體的積集度。
[0006]本發(fā)明提供一種晶體管元件的制造方法，過程簡單，且能制作出具高積集度晶體管陣列的晶體管元件。
[0007]本發(fā)明提出一種晶體管元件，所述晶體管元件包括第一垂直式晶體管結構。第一垂直式晶體管結構包括基底、第一介電層、第一柵極、第一摻雜區(qū)、第二摻雜區(qū)、第三摻雜區(qū)以及第四摻雜區(qū)。第一介電層配置在基底的第一溝渠中。第一柵極配置在第一介電層中，且第一柵極在其兩側的基底中定義出第一通道區(qū)與第二通道區(qū)。第一摻雜區(qū)配置在基底中，且位于第一通道區(qū)下方。第二摻雜區(qū)配置在基底中，且位于第一通道區(qū)上方。第三摻雜區(qū)配置在基底中，且位于第二通道區(qū)下方。第四摻雜區(qū)配置在基底中，且位于第二通道區(qū)上方。
[0008]在本發(fā)明的一實施例中，上述第一柵極的寬度例如大于第一溝渠的寬度。
[0009]在本發(fā)明的一實施例中，上述第一柵極的形狀例如為球形。[0010]在本發(fā)明的一實施例中，上述晶體管元件還包括第二垂直式晶體管結構。第二垂直式晶體管結構包括第二介電層、第二柵極、上述的第三摻雜區(qū)、第五摻雜區(qū)、第六摻雜區(qū)以及第七摻雜區(qū)。第二介電層配置在基底的第二溝渠中。第二柵極配置在第二介電層中，且第二柵極在其兩側的基底中定義出第三通道區(qū)與第四通道區(qū)。第三摻雜區(qū)位于第三通道區(qū)下方，其中第三摻雜區(qū)由第一垂直式晶體管結構與第二垂直式晶體管結構共用。第五摻雜區(qū)配置在基底中，且位于第三通道區(qū)上方。第六摻雜區(qū)配置在基底中，且位于第四通道區(qū)下方。第七摻雜區(qū)配置在基底中，且位于第四通道區(qū)上方。
[0011]在本發(fā)明的一實施例中，上述第二柵極的寬度例如大于第二溝渠的寬度。
[0012]在本發(fā)明的一實施例中，上述第二柵極的形狀例如為球形。
[0013]在本發(fā)明的一實施例中，上述晶體管元件還包括第三介電層以及比特線(BL)。第三介電層配置在基底的第三溝渠中，且位于第一柵極與第二柵極之間。比特線配置在第三溝渠底部，且位于第三介電層下方以及第一介電層與第二介電層之間。
[0014]本發(fā)明提出一種晶體管元件的制造方法，包括以下步驟。在基底中形成第一溝渠。在第一溝渠中形成第一介電層。在第一介電層中形成柵極，在基底中，柵極定義出位于其兩側的第一通道區(qū)與第二通道區(qū)。在基底中形成第二溝渠與第三溝渠，其中第一通道區(qū)位于第一溝渠與第二溝渠之間，第二通道區(qū)位于第一溝渠與第三溝渠之間。在基底中相鄰第二溝渠的底部之處與相鄰第三溝渠的底部之處分別形成第一摻雜區(qū)與第三摻雜區(qū)，且第一介電層分隔第一摻雜區(qū)與第三摻雜區(qū)。在基底中分別形成位于第一通道區(qū)上方的第二摻雜區(qū)以及位于第二通道區(qū)上方的第四摻雜區(qū)。
[0015]在本發(fā)明的一實施例中，形成第一介電層與柵極的方法包括以下步驟。在第一溝渠中形成第一介電材料。在第一介電材料上形成柵極。在柵極與基底間形成第二介電材料。在柵極上形成填滿第一溝渠的第三介電材料，其中第一介電材料、第二介電材料與第三介電材料形成第一介電層。
[0016]在本發(fā)明的一實施例中，在形成第一介電材料后與形成柵極前，還包括移除第一介電材料的頂部區(qū)域。
[0017]在本發(fā)明的一實施例中，形成第一介電層與柵極的方法包括以下步驟。在第一溝渠中形成第一介電材料，且第一介電材料部分填滿第一溝渠。移除第一介電材料的頂部區(qū)域，并且移除此頂部區(qū)域兩側的部分基底，以在基底中形成凹室。在凹室的側壁上形成第二介電材料。在凹室中形成柵極，其中柵極的寬度大于第一溝渠的寬度。在柵極上形成第三介電材料，其中第一介電材料、第二介電材料與第三介電材料形成第一介電層。
[0018]在本發(fā)明的一實施例中，在形成第一介電材料之后，以及在移除頂部區(qū)域之前，還包括在頂部區(qū)域上方的第一溝渠的側壁形成間隙壁。
[0019]在本發(fā)明的一實施例中，移除頂部區(qū)域兩側的部分基底的方法例如為等向性蝕刻。
[0020]在本發(fā)明的一實施例中，第一溝渠的長度方向例如垂直于第二溝渠的長度方向與第三溝渠的長度方向。
[0021]在本發(fā)明的一實施例中，晶體管元件的制造方法還包括以下步驟。在第二溝渠中由下而上依序形成第一比特線與第二介電層，且在第三溝渠中由下而上依序形成第二比特線與第三介電層。[0022]在本發(fā)明的一實施例中，形成第一溝渠的步驟例如:對基底進行第一蝕刻過程，使得第一溝渠的底部高于第一比特線的頂部與第二比特線的頂部。接著對基底進行第二蝕刻過程，使得第一溝渠的底部低于第一比特線的底部與第二比特線的底部，其中第二蝕刻過程對基底的蝕刻選擇比高于第一蝕刻過程對基底的蝕刻選擇比。
[0023]基于上述，本發(fā)明提供一種晶體管元件，其具有兩兩共用柵極的多個晶體管單元，因而能提聞晶體管陣列整體的積集度。
[0024]為讓本發(fā)明的上述特征和優(yōu)點能更明顯易懂，下文特舉實施例，并配合附圖作詳細說明如下。
【專利附圖】

【附圖說明】
[0025]圖1A、圖2A、圖3A、圖4A、圖5A、圖6A、圖7A、圖8A是第一實施例所示出的晶體管元件的制造流程俯視圖；
[0026]圖1B、圖2B、圖3B、圖4B、圖5B、圖6B、圖7B、圖8B分別是沿著圖1A、圖2A、圖3A、圖4A、圖5A、圖6A、圖7A、圖8A中的A1-A2剖面線的剖面圖；
[0027]圖1C、圖2C、圖3C、圖4C、圖5C、圖6C、圖7C、圖8C分別是沿著圖1A、圖2A、圖3A、圖4A、圖5A、圖6A、圖7A、圖8A中的B1-B2剖面線的剖面圖；
[0028]圖9A、圖9B、圖9C、圖9D、圖9E是第二實施例所示出的晶體管元件制造流程剖面圖；
[0029]圖1OA是第三實施例所示出的晶體管元件的剖面示意圖；
[0030]圖1OB是第四實施例所示出的晶體管元件剖面圖；
[0031]圖11是本發(fā)明而制作的DRAM陣列的電路圖。
[0032]附圖標記說明:
[0033]10、11:晶體管元件；
[0034]20,40:垂直式晶體管結構；
[0035]100、300:基底；
[0036]101、113:圖案化光阻層；
[0037]102:隔離結構；
[0038]104、112、301、303、305:溝渠；
[0039]106、122、124、126、306、308、310、312、328、330、332:摻雜區(qū)；
[0040]108:導電層；
[0041]110、302、322、340:介電層；
[0042]112a:側壁；
[0043]114、115、119、122、132、134:介電材料；
[0044]116、117、304、324、404、424:柵極；
[0045]118、120、314、316、334、336:通道區(qū)；
[0046]128:間隙壁；
[0047]130:凹室；
[0048]342、BL:比特線；
[0049]D:直徑；[0050]G:群組；
[0051]Tl、T2、Τ3、Τ4:金屬氧化物半導體場效晶體管；
[0052]W、Wl、W2、W3、W4:寬度;
[0053]WL:字符線。
【具體實施方式】
[0054]圖1Α、圖2Α、圖3Α、圖4Α、圖5Α、圖6Α、圖7Α、圖8Α是本發(fā)明第一實施例所示出的晶體管元件的制造流程俯視圖。圖1Β、圖2Β、圖3Β、圖4Β、圖5Β、圖6Β、圖7Β、圖8Β分別是沿著圖圖1Α、圖2Α、圖3Α、圖4Α、圖5Α、圖6Α、圖7Α、圖8Α中Α1-Α2剖面線的剖面圖。圖1C、圖2C、圖3C、圖4C、圖5C、圖6C、圖7C、圖8C分別是沿著圖1Α、圖2Α、圖3Α、圖4Α、圖5Α、圖6Α、圖7Α、圖8Α中Β1-Β2剖面線的剖面圖。
[0055]首先，請參照圖圖1Α、圖1Β、圖1C。提供基底100?；?00的材料例如為硅。接著，在基底100中形成隔離結構102。隔離結構102例如是由氧化硅形成的淺溝渠隔離結構。在基底100中，隔離結構102定義出介于其間的主動區(qū)。在本實施例中，主動區(qū)的延伸方向平行于Β1-Β2剖面線的延伸方向，如圖1A所示。
[0056]然后，請參照圖2Α、圖2Β、圖2C，在基底100上形成圖案化光阻層101。圖案化光阻層101的形成方法例如是進行微影過程而形成。接下來，以圖案化光阻層101為罩幕，移除部分基底100與部分隔離結構102，以在基底100中形成多個溝渠104。移除部分基底100和部分隔離結構102的方法例如是干式蝕刻法。
[0057]之后，以圖案化光阻層101為罩幕，以離子植入法在基底100中鄰近溝渠104底部之處形成多個摻雜區(qū)106。當然，摻雜區(qū)106的形成方法并不以離子植入法為限。摻雜區(qū)106的導電型態(tài)例如是與基底100的導電型態(tài)相反。舉例來說，若要形成η型晶體管，基底100可為P型基底，且摻雜區(qū)106可通過在基底100中植入η型摻質而形成；而若要形成P型晶體管，基底100可為η型基底，且摻雜區(qū)106可通過在100中植入ρ型摻質而形成。
[0058]繼之，請參照圖3Α、圖3Β、圖3C。將圖案化光阻層101移除。圖案化光阻層101的移除方法例如是干式去光阻法。
[0059]再者，在各溝渠104的底部形成導電層108 (請參照圖3Β與圖3C)。導電層108的材料例如為摻雜多晶硅或金屬。導電層108的形成方法例如是先以化學氣相沉積法、物理氣相沉積法或任何現有的沉積方法形成填滿溝渠104的導體材料層，再對導體材料層進行回蝕刻過程而形成。此外，在將此處所述的晶體管元件應用于存儲器元件的實施方式中，導電層108可作為比特線使用。此時，各比特線的延伸方向與隔離結構102的延伸方向(即圖3Α中的Β1-Β2剖面線的延伸方向，也為主動區(qū)的延伸方向)之間具有一角度，且此角度不等于90度。
[0060]其后，在溝渠104中形成位于導電層108上的介電層110，介電層110的材料例如為氮化物。介電層Iio的形成方法例如是先以化學氣相沉積法形成填滿溝渠104的介電材料層，再對介電材料層進行化學機械研磨過程或回蝕刻過程而形成。
[0061]接著，請參照圖4Α、圖4Β、圖4C。在基底100上形成圖案化光阻層113，并執(zhí)行蝕刻過程，以在基底100中形成多個溝渠112。此時，溝渠112的底部高于導電層108的頂部，可避免圖4Β中的導電層108受到損害。圖案化光阻層113可以微影過程制作。在本實施例中，溝渠112的長度方向與溝渠104的長度方向相互垂直，如圖2A與圖4A中所示。此外，在圖4A、圖4B、圖4C所示的步驟中執(zhí)行的蝕刻過程是一種低敏感度(low sensitivity)的蝕刻，所謂低敏感度，意指此次蝕刻對基底100、隔離結構102與介電層110具有相近的蝕刻率，此點從圖4B可以清楚看出。
[0062]請參照圖5A、圖5B、圖5C?？衫^續(xù)使用圖案化光阻層113，再進行一次高敏感度的蝕刻。所謂高敏感度，意指此次蝕刻僅對基底100具有高蝕刻率。換言之，與圖4A、圖4B、圖4C描述的蝕刻過程相較，此處描述的蝕刻過程對基底100具有較高的蝕刻選擇比。因此，隔離結構102與介電層110的蝕刻量很少，而基底100的蝕刻量相對很大，這點從圖5B可以清楚看出。另外，從圖5B與5C中也可看出此次蝕刻加深了溝渠112部分區(qū)域的深度，使得溝渠112的底部低于導電層108的底部，且溝渠112隔離相鄰的兩導電層108與相鄰的兩個摻雜區(qū)106。
[0063]請參照圖6A、圖6B、圖6C。移除圖案化光阻層113。圖案化光阻層113的移除方法例如是干式去光阻法。
[0064]接著，在溝渠112中形成介電材料114。介電材料114例如為氧化硅，其形成方法例如化學氣相沉積法。在此應指出，可在形成介電材料114后，進行回蝕刻過程，以定義介電材料114頂面的位置。此位置即為在后述過程中柵極形成的位置。
[0065]再者，請參照圖7A、圖7B、圖7C。在介電材料114上方的溝渠112的側壁112a上形成介電材料115。介電材料115例如為氧化硅。介電材料115的形成方法例如為熱氧化法。
[0066]然后，在介電材料114上形成柵極116。柵極116的材料與形成方法可與前述導電層108的形成方法類似，在此不再贅述。請參照圖7C，在基底100中，柵極116定義出位于其兩側的通道區(qū)118與通道區(qū)120。此外，在將此處所述的晶體管元件應用于存儲器元件的實施方式中，柵極116可作為字符線(WL)使用。
[0067]請參照圖8A、圖8B、圖8C。在柵極116上形成填滿溝渠112的介電材料122。介電材料122的材料與形成方式可與前述任一介電材料相同，在此不再重述。在通道區(qū)118與通道區(qū)120上方的基底100中分別形成摻雜區(qū)124與摻雜區(qū)126，以完成晶體管元件的制作。摻雜區(qū)124與摻雜區(qū)126的形成方法例如為離子植入法，且摻雜區(qū)124與摻雜區(qū)126的導電型態(tài)例如是與基底100的導電型態(tài)相反，而與摻雜區(qū)106的導電型態(tài)相同。
[0068]在圖8C中，摻雜區(qū)106、柵極116與摻雜區(qū)124形成一垂直式晶體管，摻雜區(qū)106與摻雜區(qū)124可分別作為此垂直式晶體管的源極與漏極。同理，摻雜區(qū)106、柵極116與摻雜區(qū)126也形成一垂直式晶體管。這些垂直式晶體管的相互關系在以下段落將有更詳細的說明。
[0069]圖9A、圖9B、圖9C、圖9D、圖9E是本發(fā)明第二實施例所示出的晶體管元件制造流程剖面圖。圖9A為接續(xù)圖5C所進行的步驟。在第二實施例中，晶體管元件的制造方法與第一實施例相似，因此，以下僅描述與第一實施例相異之處。在以下描述中，以相同的兀件符號來表示與第一實施例相似的構件。
[0070]請參照圖9A。移除圖案化光阻層113。圖案化光阻層113的移除方法例如是干式去光阻法。
[0071]接著，在溝渠112中形成介電材料119。介電材料119例如為氧化硅，其形成方法例如化學氣相沉積法。在此應指出，可在形成介電材料119后，進行回蝕刻過程，以定義介電材料119頂面的位置。此位置即為在后述過程中柵極形成的位置。
[0072]接著，在介電材料119上方的溝渠112的側壁112a上形成間隙壁(spacer) 128，間隙壁128的材料與介電材料119不同，例如，間隙壁128可為氮化物，而介電材料119可為氧化物。間隙壁128的形成方法例如是先在基底100上與溝渠112中形成共形地間隙壁材料層，再對間隙壁材料層進行回蝕刻過程而形成。
[0073]接著，請參照圖9B，移除介電材料119的頂部區(qū)域。此處的移除例如可通過對介電材料119和間隙壁128具不同蝕刻速率的蝕刻過程來進行。另外，在蝕刻期間可再使用與前述圖案化光阻層113相同的圖案化光阻層(未示出)，以保護溝渠112兩側的基板100。
[0074]然后，請參照圖9C，移除部分基底100，以形成凹室130。此處的移除例如可通過等向性蝕刻來進行，例如等向性濕式蝕刻或等向性干式蝕刻。接著移除前段所述的圖案化光阻層。
[0075]之后，請參照圖9D，在凹室130的側壁上形成介電材料132。介電材料132例如為氧化硅。介電材料132的形成方法例如是熱氧化法。
[0076]然后，請參照圖9E，移除間隙壁128。間隙壁128的移除方法例如是對介電材料132和間隙壁128具有不同蝕刻速率的等向性濕式蝕刻?；蛘撸舨挥绊懢w管元件的工作效能，間隙壁128也可保留。
[0077]接著，在凹室130中形成柵極117。柵極117的形成方法可與柵極116類似。柵極117例如為球形，且球形的直徑D大于溝渠112的寬度W。
[0078]而后，形成填滿溝渠112的介電材料134。介電材料134的形成方法可與介電材料122類似。接著，可再形成摻雜區(qū)124與摻雜區(qū)126，從而完成晶體管元件的制造。
[0079]以下將詳細描述本發(fā)明提供的晶體管元件。
[0080]圖1OA是本發(fā)明第三實施例所示出的晶體管元件的剖面示意圖。
[0081]請參照圖10A，晶體管元件10包括垂直式晶體管結構20。垂直式晶體管結構20包括基底300、介電層302、柵極304、摻雜區(qū)306、摻雜區(qū)308、摻雜區(qū)310以及摻雜區(qū)312。介電層302配置在基底300的溝渠301中。柵極304配置在介電層302中。柵極304在其兩側的基底300中定義出通道區(qū)314與通道區(qū)316。摻雜區(qū)306配置在基底300中，且位于通道區(qū)314下方。摻雜區(qū)308配置在基底300中，且位于通道區(qū)314上方。摻雜區(qū)310配置在基底300中，且位于通道區(qū)316下方。摻雜區(qū)312配置在基底300中，且位于通道區(qū)316上方。
[0082]請繼續(xù)參照圖10A。在第三實施例中，晶體管元件10還可包括垂直式晶體管結構40。垂直式晶體管結構40包括基底300、介電層322、柵極324、摻雜區(qū)310、摻雜區(qū)328、摻雜區(qū)330以及摻雜區(qū)332。介電層322配置在基底300的溝渠303中。柵極324配置在介電層322中。柵極324在其兩側的基底300中定義出通道區(qū)334與通道區(qū)336。摻雜區(qū)310位于通道區(qū)316與通道區(qū)334下方，因此，摻雜區(qū)310由垂直式晶體管結構20與垂直式晶體管結構40共用。摻雜區(qū)328配置在基底300中，且位于通道區(qū)334上方。摻雜區(qū)330配置在基底300中，且位于通道區(qū)336下方。摻雜區(qū)332配置在基底300中，且位于通道區(qū)336上方。
[0083]請繼續(xù)參照圖10A。在第三實施例中，晶體管元件10還可包括介電層340與比特線342，其配置在基底300的溝渠305中。介電層340配置在比特線342上，且位于柵極304與柵極324之間，而比特線342位于介電層302與介電層322之間。此外，晶體管元件10中各構件與各區(qū)域的材料、形成方法與功效等可與第一實施例和第二實施例中所述者相同，但本發(fā)明并不以此為限。
[0084]在第三實施例中，金屬氧化物半導體場效晶體管Tl包括摻雜區(qū)306、柵極304以及摻雜區(qū)308。摻雜區(qū)306可為金屬氧化物半導體場效晶體管Tl的源極，而摻雜區(qū)308可為金屬氧化物半導體場效晶體管Tl的漏極。金屬氧化物半導體場效晶體管T2包括摻雜區(qū)310、柵極304以及摻雜區(qū)312。摻雜區(qū)310可為金屬氧化物半導體場效晶體管T2的源極，而摻雜區(qū)312可為金屬氧化物半導體場效晶體管T2的漏極。金屬氧化物半導體場效晶體管Tl與金屬氧化物半導體場效晶體管T2共用柵極304。同理，摻雜區(qū)310、柵極324以及摻雜區(qū)328可形成金屬氧化物半導體場效晶體管T3 ;摻雜區(qū)330、柵極324以及摻雜區(qū)332可形成金屬氧化物半導體場效晶體管T4。金屬氧化物半導體場效晶體管T3與金屬氧化物半導體場效晶體管T4共用柵極324，而金屬氧化物半導體場效晶體管T2與金屬氧化物半導體場效晶體管T3共用源極(摻雜區(qū)310)。
[0085]圖1OB是本發(fā)明第四實施例所示出的晶體管元件剖面圖。在圖1OB中，以相同的元件符號表示與第三實施例相似的構件。
[0086]請同時參照圖1OA與圖10B。在晶體管元件10中，柵極304的寬度與溝渠301的寬度大致相等，而柵極324的寬度與溝渠303的寬度大致相等。另一方面，在晶體管元件11中，柵極404的寬度Wl大于溝渠301的寬度W2，且柵極424的寬度W3大于溝渠303的寬度W4。舉例而言，柵極404可為球形，且球形的直徑大于W2。同理，柵極424也可為直徑大于W4的球形。此外，圖1OB中的晶體管元件11的其他構件的材料、形成方法與功效等與圖1OA中的晶體管元件10相似，故在此不再贅述。
[0087]請再參照圖8A、圖SC與圖9E。完成晶體管元件的制作后，若繼續(xù)形成與各金屬氧化物半導體場效晶體管電性連接的電容器，則包括電容器的晶體管元件整體，可作為DRAM元件使用。形成電容器的方法例如為本【技術領域】中具有通常知識者所知的任何方法，在此不再詳述。
[0088]圖11是本發(fā)明的晶體管元件制造方法，在晶體管元件上再形成與各個晶體管電性連接的電容器，從而制作的DRAM陣列的電路圖。
[0089]請一并參照圖8A、圖SC、圖9E與圖11，根據本發(fā)明的晶體管元件制造方法，可制作一種特殊的晶體管(存儲器)陣列元件，其中，相鄰的兩個晶體管(存儲器)單元(如圖11的虛線框所標示)共用柵極(字符線)。若以共用柵極的兩個晶體管(存儲器)單元為一組(如圖11的群組G)，則相鄰的兩組晶體管(存儲器)單元共用源極(比特線)。通過這種共用柵極與源極的配置可進一步提升晶體管(存儲器)陣列的積集度。此外，相較于現有的具圍繞柵極的垂直式存儲器，本發(fā)明所揭露的過程方法更為簡單。再者，從圖11可以看出，相鄰的WL與BL不會同時開啟(turn on),因此沒有操作問題。
[0090]此外，如圖1OB(及圖9A、圖9B、圖9C、圖9D、圖9E)所示，本發(fā)明提出一種晶體管元件(及制造該晶體管元件的方法)，其具有往通道區(qū)突出的柵極，也就是，在前述各圖的水平方向上，通道區(qū)變得較窄。因此，對柵極施予電壓時，能輕易達到全空乏狀態(tài)(fulldepletion),從而降低浮體效應。[0091]最后應說明的是:以上各實施例僅用以說明本發(fā)明的技術方案，而非對其限制；盡管參照前述各實施例對本發(fā)明進行了詳細的說明，本領域的普通技術人員應當理解:其依然可以對前述各實施例所記載的技術方案進行修改，或者對其中部分或者全部技術特征進行等同替換；而這些修改或者替換，并不使相應技術方案的本質脫離本發(fā)明各實施例技術方案的范圍。
【權利要求】
1.一種晶體管元件，其特征在于，包括一第一垂直式晶體管結構，且該第一垂直式晶體管結構包括: 一基底; 一第一介電層，配置在該基底的一第一溝渠中； 一第一柵極，配置在該第一介電層中，且在該第一柵極兩側的該基底中定義出一第一通道區(qū)與一第二通道區(qū)； 一第一摻雜區(qū)，配置在該基底中，且位于該第一通道區(qū)下方； 一第二摻雜區(qū)，配置在該基底中，且位于該第一通道區(qū)上方； 一第三摻雜區(qū)，配置在該基底中，且位于該第二通道區(qū)下方；以及 一第四摻雜區(qū)，配置于該基底中，且位于該第二通道區(qū)上方。
2.根據權利要求1所述的晶體管元件，其特征在于，該第一柵極的寬度大于該第一溝渠的寬度。
3.根據權利要求2所述的晶體管元件，其特征在于，該第一柵極的形狀包括球形。
4.根據權利要求1所述的晶體管元件，其特征在于，還包括一第二垂直式晶體管結構，且該第二垂直式晶體管結構包括: 一第二介電層，配置在該基底的一第二溝渠中； 一第二柵極，配置在該第二介電層中，且在該第二柵極兩側的該基底中定義出一第三通道區(qū)與一第四通道區(qū)； 該第三摻雜區(qū)，位于該第三通道區(qū)下方，其中該第三摻雜區(qū)由該第一垂直式晶體管結構與該第二垂直式晶體管結構共用； 一第五摻雜區(qū)，配置在該基底中，且位于該第三通道區(qū)上方； 一第六摻雜區(qū)，配置在該基底中，且位于該第四通道區(qū)下方；以及 一第七摻雜區(qū)，配置在該基底中，且位于該第四通道區(qū)上方。
5.根據權利要求4所述的晶體管元件，其特征在于，該第二柵極的寬度大于該第二溝渠的寬度。
6.根據權利要求5所述的晶體管元件，其特征在于，該第二柵極的形狀包括球形。
7.根據權利要求4所述的晶體管元件，其特征在于，還包括: 一第三介電層，配置在該基底的一第三溝渠中，且位于該第一柵極與該第二柵極之間；以及 一比特線，配置在該第三溝渠底部，且位于該第三介電層下方以及該第一介電層與該第二介電層之間。
8.一種晶體管元件的制造方法，其特征在于，包括: 在一基底中形成一第一溝渠； 在該第一溝渠中形成一第一介電層； 在第一介電層中形成一柵極，該柵極在該基底中定義出位于該柵極兩側的一第一通道區(qū)與一第二通道區(qū)； 在該基底中形成一第二溝渠與一第三溝渠，其中該第一通道區(qū)位于該第一溝渠與該第二溝渠之間，該第二通道區(qū)位于該第一溝渠與該第三溝渠之間； 在該基底中相鄰該第二溝渠的底部之處與相鄰該第三溝渠的底部之處分別形成一第一摻雜區(qū)與一第三摻雜區(qū)，其中該第一介電層分隔該第一摻雜區(qū)與該第三摻雜區(qū)；以及在該基底中分別形成位于該第一通道區(qū)上方的一第二摻雜區(qū)以及位于該第二通道區(qū)上方的一第四摻雜區(qū)。
9.根據權利要求8所述的晶體管元件的制造方法，其特征在于，該第一介電層與該柵極的形成方法包括: 在該第一溝渠中形成一第一介電材料； 在該第一介電材料上形成該柵極； 在該柵極與該基底之間形成一第二介電材料；以及 在該柵極上形成填滿該第一溝渠的一第三介電材料，其中該第一介電材料、該第二介電材料與該第三介電材料形成該第一介電層。
10.根據權利要求9所述的晶體管元件的制造方法，其特征在于，在形成該第一介電材料后與形成該柵極前，還包括: 移除該第一介電材料的一頂部區(qū)域。
11.根據權利要求8所述的晶體管元件的制造方法，其特征在于，該第一介電層與該柵極的形成方法包括: 在該第一溝渠中形成一第一介電材料，其中該第一介電材料部分填滿該第一溝渠；移除該第一介電材料的一頂部區(qū)域，并移除該頂部區(qū)域兩側的部分該基底，以在該基底中形成一凹室； 在該凹室的側壁上形成一第二介電材料； 在該凹室中形成該柵極，其中該柵極的寬度大于該第一溝渠的寬度；以及在該柵極上形成一第三介電材料，其中該第一介電材料、該第二介電材料與該第三介電材料形成該第一介電層。
12.根據權利要求11所述的晶體管元件的制造方法，其特征在于，在形成該第一介電材料之后，移除該頂部區(qū)域之前，還包括: 在該頂部區(qū)域上方的該第一溝渠的側壁形成一間隙壁。
13.根據權利要求12所述的晶體管元件的制造方法，其特征在于，移除該頂部區(qū)域兩側的部分該基底的方法包括等向性蝕刻。
14.根據權利要求8所述的晶體管元件的制造方法，其特征在于，該第一溝渠的長度方向垂直于該第二溝渠的長度方向與該第三溝渠的長度方向。
15.根據權利要求8所述的晶體管元件的制造方法，其特征在于，還包括: 在該第二溝渠中由下而上依序形成一第一比特線與一第二介電層，且在該第三溝渠中由下而上依序形成一第二比特線與一第三介電層。
16.根據權利要求15所述的晶體管元件的制造方法，其特征在于，形成該第一溝渠的步驟包括: 對該基底進行一第一蝕刻過程，使得該第一溝渠的底部高于該第一比特線的頂部與該第二比特線的頂部；以及 對該基底進行一第二蝕刻過程，使得該第一溝渠的底部低于該第一比特線的底部與該第二比特線的底部，其中 該第二蝕刻過程對該基底的蝕刻選擇比高于該第一蝕刻過程對該基底的蝕刻選擇比。
【文檔編號】H01L21/336GK103456787SQ201210252275
【公開日】2013年12月18日 申請日期:2012年7月20日 優(yōu)先權日:2012年5月29日
【發(fā)明者】廖偉明, 吳鐵將 申請人:南亞科技股份有限公司