用于測(cè)試六管sram的漏電流的半導(dǎo)體測(cè)試結(jié)構(gòu)的制作方法
【專利摘要】本發(fā)明提供一種用于測(cè)試六管SRAM的漏電流的半導(dǎo)體測(cè)試結(jié)構(gòu)，屬于SRAM【技術(shù)領(lǐng)域】。該半導(dǎo)體測(cè)試結(jié)構(gòu)中，其前端結(jié)構(gòu)包括按行和列排列的六管SRAM單元，其后端結(jié)構(gòu)包括從奇數(shù)列的六管SRAM單元的第一擴(kuò)散區(qū)引出的第一焊盤(pán)、從偶數(shù)列的六管SRAM單元的第一擴(kuò)散區(qū)引出的第二焊盤(pán)、從奇數(shù)列的六管SRAM單元的第二擴(kuò)散區(qū)引出的第三焊盤(pán)（PAD3）、從偶數(shù)列的六管SRAM單元的第二擴(kuò)散區(qū)引出的第四焊盤(pán)、從第一擴(kuò)散區(qū)所在的第一阱中引出的第五焊盤(pán)、從第二擴(kuò)散區(qū)所在的第二阱中引出的第六焊盤(pán)以及從柵極引出的第七焊盤(pán)。該半導(dǎo)體測(cè)試結(jié)構(gòu)可以全面地測(cè)試6T-SRAM的各種器件相關(guān)的漏電流。
【專利說(shuō)明】用于測(cè)試六管SRAM的漏電流的半導(dǎo)體測(cè)試結(jié)構(gòu)
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明屬于SRAM (Static Random Access Memory,靜態(tài)隨機(jī)存取存儲(chǔ)器)【技術(shù)領(lǐng)域】，涉及用于測(cè)試六管SRAM (簡(jiǎn)稱為6T-SRAM)的漏電流的半導(dǎo)體測(cè)試結(jié)構(gòu)。
_2] 【背景技術(shù)】
SRAM在集成電路(IC)中被廣泛使用，例如，計(jì)算機(jī)中使用的內(nèi)存。其中，六管SRAM是最常見(jiàn)的一種SRAM結(jié)構(gòu)，通常地，六管SRAM單元包括六個(gè)MOS晶體管，因此，簡(jiǎn)稱為6T-SRAM ；6T-SRAM基本地由兩個(gè)交叉耦合的CMOS反相器和兩個(gè)存取晶體管構(gòu)成。圖1所示為6T-SRAM單元的電路結(jié)構(gòu)示意圖。如圖1所示，6T-SRAM單元10具有對(duì)稱性，其基本地包括Ml至M6共六個(gè)MOS晶體管；其中，Ml (通常也稱為左邊上拉(pull up)晶體管)、M2(通常也稱為右邊上拉(pull up)晶體管)為PMOS晶體管，M3 (通常也稱為左邊下拉(pulldown)晶體管)、M4 (通常也稱為右邊下拉(pull down)晶體管)、M5 (通常也稱為左邊存取晶體管)和M6 (通常也稱為右邊存取晶體管)為NMOS晶體管；Ml與M3構(gòu)成一個(gè)CMOS反相器,M2與M4構(gòu)成另一個(gè)CMOS反相器,兩個(gè)CMOS反相器相互交叉稱合,構(gòu)成雙穩(wěn)態(tài)電路，用來(lái)鎖存I位數(shù)字信號(hào)；M5和M6也可以稱為傳輸晶體管，其在對(duì)6T-SRAM單元10進(jìn)行讀/寫(xiě)操作時(shí)完成將該存儲(chǔ)單元與外圍電路連接或斷開(kāi)的功能。對(duì)存儲(chǔ)單元10的存取時(shí)，通過(guò)字線WL (Word Line)使能，字線WL為高電平時(shí)M5和M6導(dǎo)通，使存儲(chǔ)單元10的存儲(chǔ)信息傳遞到位線BL (Bit Line)，存儲(chǔ)單元10的反信號(hào)傳遞到位線，外圍電路通過(guò)BL和讀取信息。寫(xiě)操作時(shí)，存儲(chǔ)單元10的外圍電路將寫(xiě)電壓傳遞到BL和上作為輸入，字線WL使能后，信息寫(xiě)入存儲(chǔ)單元10。
[0003]以上多個(gè)6T-SRAM單元可以按行和列排列形成6T-SRAM陣列，因此，不但6T-SRAM單元內(nèi)部、而且6T-SRAM陣列中都會(huì)存在漏電流。6T-SRAM的功耗與各種漏電流的大小完全相關(guān)，因此，需要監(jiān)控漏電流以反映漏電流的大小和漏電流的來(lái)源等，進(jìn)而可以實(shí)現(xiàn)有針對(duì)性地對(duì)6T-SRAM的工藝尺寸進(jìn)行改進(jìn)、判斷設(shè)計(jì)規(guī)則是否合理等功能；當(dāng)前，主要地通過(guò)設(shè)計(jì)對(duì)應(yīng)于6T-SRAM的半導(dǎo)體測(cè)試結(jié)構(gòu)(例如，稱為T(mén)estkey)來(lái)對(duì)漏電流進(jìn)行測(cè)試。
[0004]申請(qǐng)?zhí)枮?00910196451.6、名稱為“一種半導(dǎo)體測(cè)試結(jié)構(gòu)”的中國(guó)專利中，公開(kāi)了6T-SRAM的一種漏電流測(cè)試結(jié)構(gòu)。但是，在該專利中，其僅公開(kāi)了該半導(dǎo)體測(cè)試結(jié)構(gòu)的前端結(jié)構(gòu)，并未具體揭示具體的用于測(cè)試各種漏電流的后端互連結(jié)構(gòu)，因此，其僅能測(cè)試用于形成M3-M5 (如圖1所示)的源區(qū)或漏區(qū)的N+擴(kuò)散區(qū)至P阱(用于形成M3-M5)的結(jié)漏電流，明顯地，其漏電流測(cè)試不全面，并不能檢測(cè)出所有和器件相關(guān)的漏電流，從而難以達(dá)到測(cè)試的目的。
[0005]在其他的針對(duì)SRAM的半導(dǎo)體測(cè)試結(jié)構(gòu)中，同樣存在器件漏電流的測(cè)試不全面的問(wèn)題。

【發(fā)明內(nèi)容】

[0006]本發(fā)明的目的在于，基本全面地測(cè)試6T-SRAM的各種器件相關(guān)的漏電流。
[0007]為實(shí)現(xiàn)以上目的或者其他目的，本發(fā)明提供一種半導(dǎo)體測(cè)試結(jié)構(gòu)，其用于測(cè)試六管SRAM的漏電流，所述半導(dǎo)體測(cè)試結(jié)構(gòu)包括基本形成于半導(dǎo)體襯底中的所述六管SRAM的前端結(jié)構(gòu)，多個(gè)包括第一上拉晶體管(Ml)、第二上拉晶體管(M2)、第一下拉晶體管(M3)、第二下拉晶體管(M4)、第一傳輸晶體管(M5)以及第二傳輸晶體管(M6)的六管SRAM單元按行和列排列形成所述六管SRAM，在所述前端結(jié)構(gòu)中，所述六管SRAM單元的第一上拉晶體管和第二上拉晶體管形成于第一摻雜類型的第一阱(220)中，所述六管SRAM單元的第一下拉晶體管、第二下拉晶體管、第一傳輸晶體管和第二傳輸晶體管形成于第二摻雜類型的第二阱(210)中；
在所述半導(dǎo)體測(cè)試結(jié)構(gòu)的后端結(jié)構(gòu)包括第一焊盤(pán)(PAD1)、第二焊盤(pán)(PAD2)、第三焊盤(pán)(PAD3)、第四焊盤(pán)(PAD4)、第五焊盤(pán)(PAD5)、第六焊盤(pán)(PAD6)和第七焊盤(pán)(PAD7)；
奇數(shù)列的所述六管SRAM單元所對(duì)應(yīng)的第一阱(220)中的、用于形成所述第一上拉晶體管(Ml)和第二上拉晶體管(M2)的源區(qū)和漏區(qū)的、第二摻雜類型的第一擴(kuò)散區(qū)(221)被引出至所述第一焊盤(pán)(PAD1),
偶數(shù)列的所述六管SRAM單元所對(duì)應(yīng)的第一阱(220)中的、用于形成所述第一上拉晶體管(Ml)和第二上拉晶體管(M2)的源區(qū)和漏區(qū)的、第二摻雜類型的第一擴(kuò)散區(qū)(221)被引出至所述第二焊盤(pán)(PAD2)，
奇數(shù)列的所述六管SRAM單元所對(duì)應(yīng)的第二阱(210)中的、用于形成第一下拉晶體管(M3)、第二下拉晶體管(M4)、第一傳輸晶體管(M5)和第二傳輸晶體管(M6)的源區(qū)/漏區(qū)的、第一摻雜類型的第二擴(kuò)散區(qū)(211)被引出至所述第三焊盤(pán)(PAD3)，
偶數(shù)列的所述六管SRAM單元所對(duì)應(yīng)的第二阱(210)中的、用于形成第一下拉晶體管(M3)、第二下拉晶體管(M4)、第一傳輸晶體管(M5)和第二傳輸晶體管(M6)的源區(qū)和漏區(qū)的、第一摻雜類型的第二擴(kuò)散區(qū)(211)被引出至所述第四焊盤(pán)(PAD4)，
所述第一阱(220 )被引出至所述第五焊盤(pán)(PAD5)，
所述第二阱(210)被引出至所述第六焊盤(pán)(PAD6)，
所述第一傳輸晶體管(M5)和第二傳輸晶體管(M6)的柵極(230a)被引出至所述第七焊盤(pán)(PAD7)；
其中，所述第一摻雜類型與所述第二摻雜類型為相反的摻雜類型。
[0008]按照本發(fā)明一實(shí)施例的半導(dǎo)體測(cè)試結(jié)構(gòu)，其中，所述半導(dǎo)體測(cè)試結(jié)構(gòu)的后端結(jié)構(gòu)還包括第八焊盤(pán)(PAD8)，所述第一上拉晶體管(Ml)、第二上拉晶體管(M2)、第一下拉晶體管(M3)和第二下拉晶體管(M4)的柵極(230b)被引出至所述第八焊盤(pán)(PAD8)。
[0009]按照本發(fā)明又一實(shí)施例的半導(dǎo)體測(cè)試結(jié)構(gòu)，其中，相鄰行的所述六管SRAM單元中的相同類型的晶體管在同一第一阱/第二阱中形成。
[0010]進(jìn)一步，相鄰行的所述六管SRAM單元中的所述第一上拉晶體管(Ml)和第二上拉晶體管(M2)為PMOS晶體管，其在第一阱中基本對(duì)稱地形成；
相鄰行的所述六管SRAM單元中的所述第一下拉晶體管(M3)、第二下拉晶體管(M4)、第一傳輸晶體管(M5)和第二傳輸晶體管(M6)為NMOS晶體管,其在第二講中基本對(duì)稱地形成。
[0011]進(jìn)一步，所述六管SRAM單元中的所述第一上拉晶體管(Ml)和第二上拉晶體管(M2)為共源區(qū)對(duì)稱結(jié)構(gòu)；所述六管SRAM單元中的所述第一下拉晶體管(M3)和第二下拉晶體管(M4)為共源區(qū)對(duì)稱結(jié)構(gòu)。
[0012]按照本發(fā)明還一實(shí)施例的半導(dǎo)體測(cè)試結(jié)構(gòu)，其中，所述半導(dǎo)體測(cè)試結(jié)構(gòu)的后端結(jié)構(gòu)包括第一層金屬布線和第二層金屬布線。
[0013]在之前所述任一實(shí)施例的半導(dǎo)體測(cè)試結(jié)構(gòu)中，優(yōu)選地，所述第一層金屬布線包括第一類型第一層金屬布線(310)和第二類型第二層金屬布線(320);
其中，第一類型第一層金屬布線(310)用于將每列六管SRAM單元的、在一個(gè)第一阱(220)中的第一上拉晶體管(Ml)和第二上拉晶體管(M2)的第一擴(kuò)散區(qū)(221)連接在一起；第二類型第一層金屬布線(320)用于將每列六管SRAM單元的、在一個(gè)第二阱(210)中的所述第一下拉晶體管(M3)、第二下拉晶體管(M4)、第一傳輸晶體管(M5)和第二傳輸晶體管(M6)的第二擴(kuò)散區(qū)(211)連接在一起。
[0014]在之前所述任一實(shí)施例的半導(dǎo)體測(cè)試結(jié)構(gòu)中，優(yōu)選地，所述第二層金屬布線包括第一類型第二層金屬布線(410)、第二類型第二層金屬布線(420)、第三類型第二層金屬布線(430 )和第四類型第二層金屬布線(440 );
其中，所述第一類型第二層金屬布線(410)將奇數(shù)列的六管SRAM單元之上的第一類型第一層金屬布線(310)連接在一起；
所述第二類型第二層金屬布線(420)將偶數(shù)列的六管SRAM單元之上的第一類型第一層金屬布線(310)連接在一起；
所述第三類型第二層金屬布線(430)將奇數(shù)列的六管SRAM單元之上的第二類型第一層金屬布線(320)連接在一起；
所述第四類型第二層金屬布線(440)將偶數(shù)列的六管SRAM單元之上的第二類型第一層金屬布線(320)連接在一起。
[0015]在之前所述任一實(shí)施例的半導(dǎo)體測(cè)試結(jié)構(gòu)中，優(yōu)選地，所述第一焊盤(pán)和第二焊盤(pán)從所述第一層金屬布線上引出，所述第三焊盤(pán)和第四焊盤(pán)從所述第二層金屬布線上引出。
[0016]在之前所述任一實(shí)施例的半導(dǎo)體測(cè)試結(jié)構(gòu)中，優(yōu)選地，所述柵極為多晶硅柵極，同一行的所述六管SRAM單元所對(duì)應(yīng)的第一傳輸晶體管和第二傳輸晶體管的柵極通過(guò)同一多晶硅柵極形成。
[0017]具體地，所述第一摻雜類型可以為N型摻雜，所述第二摻雜類型可以為P型摻雜。
[0018]本發(fā)明的技術(shù)效果是，該半導(dǎo)體測(cè)試結(jié)構(gòu)相對(duì)全面地測(cè)試6T-SRAM的各種器件相關(guān)的漏電流，有利于快速、準(zhǔn)確、高效地發(fā)現(xiàn)6T-SRAM的漏電問(wèn)題，容易有針對(duì)性地在工藝和設(shè)計(jì)上對(duì)6T-SRAM進(jìn)行改進(jìn)，以降低6T-SRAM的功耗。
【專利附圖】

【附圖說(shuō)明】
[0019]從結(jié)合附圖的以下詳細(xì)說(shuō)明中，將會(huì)使本發(fā)明的上述和其他目的及優(yōu)點(diǎn)更加完全清楚，其中，相同或相似的要素采用相同的標(biāo)號(hào)表示。
[0020]圖1是6T-SRAM單元的電路結(jié)構(gòu)示意圖。
[0021]圖2是按照本發(fā)明一實(shí)施例的半導(dǎo)體測(cè)試結(jié)構(gòu)的前端結(jié)構(gòu)示意圖。
[0022]圖3是圖2中的A-A截面結(jié)構(gòu)示意圖。
[0023]圖4是圖2中的B-B截面結(jié)構(gòu)示意圖。
[0024]圖5是圖2中的C-C截面結(jié)構(gòu)示意圖。
[0025]圖6是圖2所示實(shí)施例的半導(dǎo)體測(cè)試結(jié)構(gòu)的第一層金屬布線結(jié)構(gòu)示意圖。
[0026]圖7是圖2所示實(shí)施例的半導(dǎo)體測(cè)試結(jié)構(gòu)的第二層金屬布線結(jié)構(gòu)示意圖。[0027]圖8是圖7所示半導(dǎo)體測(cè)試結(jié)構(gòu)的D-D截面結(jié)構(gòu)示意圖。
[0028]圖9是圖7所示半導(dǎo)體測(cè)試結(jié)構(gòu)的E-E截面結(jié)構(gòu)示意圖。
[0029]圖10是圖7所示半導(dǎo)體測(cè)試結(jié)構(gòu)的F-F截面結(jié)構(gòu)示意圖。
[0030]圖11是圖7所示半導(dǎo)體測(cè)試結(jié)構(gòu)的G-G截面結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0031]下面介紹的是本發(fā)明的多個(gè)可能實(shí)施例中的一些，旨在提供對(duì)本發(fā)明的基本了解，并不旨在確認(rèn)本發(fā)明的關(guān)鍵或決定性的要素或限定所要保護(hù)的范圍。容易理解，根據(jù)本發(fā)明的技術(shù)方案，在不變更本發(fā)明的實(shí)質(zhì)精神下，本領(lǐng)域的一般技術(shù)人員可以提出可相互替換的其他實(shí)現(xiàn)方式。因此，以下【具體實(shí)施方式】以及附圖僅是對(duì)本發(fā)明的技術(shù)方案的示例性說(shuō)明，而不應(yīng)當(dāng)視為本發(fā)明的全部或者視為對(duì)本發(fā)明技術(shù)方案的限定或限制。
[0032]圖2所示為按照本發(fā)明一實(shí)施例的半導(dǎo)體測(cè)試結(jié)構(gòu)的前端結(jié)構(gòu)示意圖。在圖2中，以版圖結(jié)構(gòu)對(duì)其進(jìn)行示意說(shuō)明。在該實(shí)施例中，該測(cè)試結(jié)構(gòu)被設(shè)計(jì)為用來(lái)測(cè)試6T-SRAM的Testkey，因此，其前端結(jié)構(gòu)被設(shè)計(jì)為基本與6T-SRAM的前端結(jié)構(gòu)相同，也即基本包括6T-SRAM的前端結(jié)構(gòu)，具體地，該Testkey的前端結(jié)構(gòu)可以與6T-SRAM的前端結(jié)構(gòu)在同一晶圓上同步地制備形成。因此，該Testkey的前端結(jié)構(gòu)也是由用于形成6T-SRAM單元的6個(gè)MOS管組成，以六個(gè)MOS管為單位，6T-SRAM單元的前端結(jié)構(gòu)按行和列的形式排列。在圖2所示實(shí)施例中，僅示意性地給出了 4行4列的6T-SRAM單元(第n+1行6T-SRAM單元僅示意出Ml和M2)，但是，6T-SRAM單元的具體數(shù)量不是限制性的。同樣地，6T-SRAM單元的六個(gè)MOS管為如圖1所示的左邊上拉晶體管Ml、右邊上拉晶體管M2、左邊下拉晶體管M3、右邊下拉晶體管M4、左邊傳輸晶體管M5以及右邊傳輸晶體管M6。
[0033]繼續(xù)如圖2所示，每個(gè)6T-SRAM單元所對(duì)應(yīng)的Ml至M6在半導(dǎo)體襯底上按行和列的方式排列形成，在該實(shí)施例中，Ml、M2為PMOS晶體管，以4行6T-SRAM單元為一組，以第m+1列的6T-SRAM單元為示例(一個(gè)6T-SRAM單元以虛線框示意框出)，相鄰的第n+1行和第n+2行的Ml、M2共4個(gè)PMOS晶體管同時(shí)形成在半導(dǎo)體襯底的一個(gè)N阱220中，同樣地，相鄰的第n+3行和第n+4行的Ml、M2共4個(gè)PMOS晶體管同時(shí)形成在半導(dǎo)體襯底的又一個(gè)N阱220中，依次類推地布局Ml和M2 ；M3至M6均為NMOS晶體管，相鄰的第n+2行和第n+3行的M3至M6共8個(gè)NMOS晶體管同時(shí)形成在半導(dǎo)體襯底的一個(gè)P阱210中，可以類推，相鄰的第n+4行和第((n+1) +1)行的M3至M6共8個(gè)NMOS晶體管同時(shí)形成在半導(dǎo)體襯底的又一個(gè)P阱210中；這樣相鄰行的6T-SRAM單元中的相同類型的MOS晶體管在同一摻雜類型的阱中構(gòu)圖形成，版圖設(shè)計(jì)緊湊規(guī)則。進(jìn)一步優(yōu)選地，N阱220和P阱210在列的方向交替地排列構(gòu)圖形成，N阱220和P阱210可以分布地在半導(dǎo)體襯底中構(gòu)圖摻雜形成；在N阱220中，每列中的相鄰行的6-SRAM單元的Ml、M2共4個(gè)PMOS晶體管基本對(duì)稱地形成；在P阱210中，每列中的相鄰行的6-SRAM單元的M3至M6共8個(gè)PMOS晶體管基本對(duì)稱地形成。
[0034]為清楚說(shuō)明6-SRAM的前端結(jié)構(gòu)，以下結(jié)合圖2中的A_A、B_B、C-C截面圖進(jìn)行說(shuō)明。
[0035]圖3所示為圖2中的A-A截面結(jié)構(gòu)示意圖，圖4所示為圖2中的B-B截面結(jié)構(gòu)示意圖，圖5所示為圖2中的C-C截面結(jié)構(gòu)示意圖。如圖2至圖所示，在N阱220中構(gòu)圖摻雜形成P+擴(kuò)散區(qū)(P+ Diffusion)221，其用于形成Ml和M2的源區(qū)(Source)和漏區(qū)(Drain)，P+擴(kuò)散區(qū)221在該示例中大致為“工”字形結(jié)構(gòu)。其中，Ml和M2形成共源區(qū)對(duì)稱結(jié)構(gòu)，用于形成源區(qū)或漏區(qū)的每個(gè)P+擴(kuò)散區(qū)221可以被N阱中的第一層鎢栓塞222引出；相鄰列的6T-SRAM單元之間在N阱220內(nèi)通過(guò)絕緣隔離結(jié)構(gòu)(例如如圖所示的STI (淺溝槽隔離)結(jié)構(gòu))實(shí)現(xiàn)電隔離。并且，N阱220通過(guò)引出結(jié)構(gòu)240引出，引出結(jié)構(gòu)240包括N+摻雜區(qū)240a(其摻雜濃度高于N阱220)栓塞240b (如圖3虛線部分所示)，因此，N阱220可以通過(guò)引出結(jié)構(gòu)240引出至PAD5。
[0036]在P阱中，構(gòu)圖摻雜形成N+擴(kuò)散區(qū)(N+ Diffusion)211，其用于形成M3至M6的源區(qū)(Source)和漏區(qū)(Drain)，N+擴(kuò)散區(qū)211在該示例中大致為“回”字形結(jié)構(gòu)，其中，M3和M4形成共源區(qū)對(duì)稱結(jié)構(gòu)(如圖4所示)。用于形成源區(qū)或漏區(qū)的每個(gè)N+擴(kuò)散區(qū)211可以被P阱中的第一層鎢栓塞212引出；相鄰列的6T-SRAM單元之間在P阱210內(nèi)通過(guò)絕緣隔離結(jié)構(gòu)(例如如圖所示的STI結(jié)構(gòu))實(shí)現(xiàn)電隔離。并且，P阱210通過(guò)引出結(jié)構(gòu)(圖4中虛線部分所示)引出，引出結(jié)構(gòu)包括N+摻雜區(qū)250a (其濃度高于P阱210)栓塞250b，因此，P阱210可以通過(guò)引出結(jié)構(gòu)引出至PAD6。
[0037]在半導(dǎo)體襯底上，構(gòu)圖形成了 Ml至M6的柵極，在該實(shí)施例中，所述柵極為多晶硅柵極230a、230b，如圖中所示的多晶硅柵極。其中，同一行的6T-SRAM單元所對(duì)應(yīng)的M5和M6的柵極通過(guò)同一多晶硅柵極230a形成，多條多晶硅柵極230a可以連接在一起并被引出至字線(WL)，在本發(fā)明中，M5和M6的多晶硅柵極230a被引出至PAD7 (圖中未示出)；同一6T-SRAM單元內(nèi)的Ml和M3的柵極通過(guò)一條多晶硅柵極230b形成，同樣，同一 6T-SRAM單元內(nèi)的M2和M3的柵極通過(guò)又一條多晶硅柵極230b形成，多條如圖2所示的多晶硅柵極230b可以通過(guò)栓塞引出至PAD8 (圖中未示出)，在一實(shí)例中，在多晶硅柵極230b上對(duì)應(yīng)打孔弓I出至第一層金屬布線，再引出至PAD8。
[0038]圖6所示為圖2所示實(shí)施例的半導(dǎo)體測(cè)試結(jié)構(gòu)的第一層金屬布線結(jié)構(gòu)示意圖。如圖6所示，在圖2所示的Testkey的前端結(jié)構(gòu)上構(gòu)圖形成第一層金屬布線310、320(即第一層金屬)，其中所述第一層金屬布線310位于所述N阱220之上，第一層金屬布線310用于將每列6T-SRAM單元的一個(gè)N阱220中的Ml和M2的P+擴(kuò)散區(qū)221連接在一起(P+擴(kuò)散區(qū)221通過(guò)第一層鎢栓塞222連接至第一層金屬布線310)，以方便在測(cè)試過(guò)程中同時(shí)向P+擴(kuò)散區(qū)221偏置電信號(hào)；所述第一層金屬布線320位于所述P講210之上,第一層金屬布線320用于將每列6T-SRAM單元的一個(gè)P阱210中的M3至M6的N+擴(kuò)散區(qū)211連接在一起(N+擴(kuò)散區(qū)211通過(guò)第一層鎢栓塞212 (Wl)連接至第一層金屬布線320)，以方便在測(cè)試過(guò)程中同時(shí)向N+擴(kuò)散區(qū)211偏置電信號(hào)。第一層金屬布線310和320的具體結(jié)構(gòu)在其后的截面結(jié)構(gòu)圖中將進(jìn)一步示意。
[0039]圖7所示為圖2所示實(shí)施例的半導(dǎo)體測(cè)試結(jié)構(gòu)的第二層金屬布線結(jié)構(gòu)示意圖。如圖7所示，在圖6所示的Testkey的第一層金屬布線上方繼續(xù)構(gòu)圖形成第二層金屬布線410,420,430和440 (即第二層金屬)，第二層金屬布線410、420、430和440通過(guò)第二層鎢栓塞(W2)與第一層金屬布線310、320連接，第二層金屬布線410、420、430和440按列方向分別排列。其中，第二層金屬布線410將奇數(shù)列(例如第m+1列、第m+3列)的6T-SRAM單元之上的第一層金屬布線310連接在一起，并連接至PADl ;第二層金屬布線420將偶數(shù)列(例如第m+2列、第m+4列)的6T-SRAM單元之上的第一層金屬布線310連接在一起,并連接至PAD2 ;第二層金屬布線430將奇數(shù)列(例如第m+1列、第m+3列)的6T-SRAM單元之上的第一層金屬布線320連接在一起，并連接至PAD3 ;第二層金屬布線440將偶數(shù)列(例如第m+2列、第m+4列)的6T-SRAM單元之上的第一層金屬布線320連接在一起，并連接至PAD4。
[0040]圖8所示為圖7所示半導(dǎo)體測(cè)試結(jié)構(gòu)的D-D截面結(jié)構(gòu)示意圖；圖9所示為圖7所示半導(dǎo)體測(cè)試結(jié)構(gòu)的E-E截面結(jié)構(gòu)示意圖；圖10所示為圖7所示半導(dǎo)體測(cè)試結(jié)構(gòu)的F-F截面結(jié)構(gòu)示意圖；圖11所示為圖7所示半導(dǎo)體測(cè)試結(jié)構(gòu)的G-G截面結(jié)構(gòu)示意圖。結(jié)合圖6至圖11所示，奇數(shù)列的6T-SRAM單元所對(duì)應(yīng)的N阱220中的、用于形成Ml和M2的源區(qū)和漏區(qū)的、P+擴(kuò)散區(qū)221依次經(jīng)過(guò)第一層金屬布線310、第二層金屬布線410被引出至PAD1，在該實(shí)例中，PADl直接從第一層金屬布線中引出。偶數(shù)列的6T-SRAM單元所對(duì)應(yīng)的N阱220中的、用于形成Ml和M2的源區(qū)和漏區(qū)的、P+擴(kuò)散區(qū)221依次經(jīng)過(guò)第一層金屬布線310、第二層金屬布線420被引出至PAD1，在該實(shí)例中，PAD2直接從第一層金屬布線中引出。奇數(shù)列的六管SRAM單元所對(duì)應(yīng)的P阱210中的、用于形成M3、M4、M5和M6的源區(qū)和漏區(qū)的、N+擴(kuò)散區(qū)211依次經(jīng)過(guò)第一層金屬布線320、第二層金屬布線430被引出至PAD3，在該實(shí)例中，PAD3直接從第二層金屬布線中引出。偶數(shù)列的六管SRAM單元所對(duì)應(yīng)的P阱210中的、用于形成M3、M4、M5和M6的源區(qū)和漏區(qū)的、N+擴(kuò)散區(qū)211依次經(jīng)過(guò)第一層金屬布線320、第二層金屬布線440被引出至PAD4，在該實(shí)例中，PAD4直接從第二層金屬布線中引出。
[0041]因此，本發(fā)明實(shí)施例提供的半導(dǎo)體測(cè)試結(jié)構(gòu)形成有PADl至PAD7共7個(gè)焊盤(pán)(PAD)，在具體使用時(shí)，可以通過(guò)以下方式檢測(cè)至少8種漏電。
[0042]第I種，檢測(cè)P+擴(kuò)散區(qū)221到相鄰列6T-SRAN單元對(duì)應(yīng)的P+擴(kuò)散區(qū)221的隔離漏電，具體測(cè)試方式為=N阱220的PAD5以及PAD2接地，PADl掃描偏置負(fù)電位，檢測(cè)PADl上的漏電流大小。
[0043]第2種，檢測(cè)N+擴(kuò)散區(qū)211到相鄰列6T-SRAN單元對(duì)應(yīng)的N+擴(kuò)散區(qū)211的隔離漏電，具體測(cè)試方式為:P阱210的PAD6以及PAD4接地，PAD3掃描偏置正電位，檢測(cè)PAD3上的漏電流大小。
[0044]第3種，檢測(cè)P+擴(kuò)散區(qū)221與N阱220之間的結(jié)(Junction)漏電，具體測(cè)試方式為:N阱220的PAD5接地、PADl或者PAD2掃描偏置負(fù)電位，檢測(cè)PADl或者PAD2的漏電流大小。
[0045]第4種，檢測(cè)N+擴(kuò)散區(qū)211與P阱210之間的結(jié)(Junction)漏電，具體測(cè)試方式為:P阱210的PAD6接地、PAD3或者PAD4掃描偏置正電位，檢測(cè)PAD3或者PAD4的漏電流大小。
[0046]第5種，檢測(cè)P+擴(kuò)散區(qū)221與P阱210之間的漏電，具體測(cè)試方式為:P阱210的PAD6接地、PADl或者PAD2掃描偏置負(fù)電位，檢測(cè)PADl或者PAD2的漏電流大小。
[0047]第6種，檢測(cè)N+擴(kuò)散區(qū)211與N阱220之間的漏電，具體測(cè)試方式為:N阱220的PAD5接地、PAD3或者PAD4掃描偏置正電位，檢測(cè)PAD3或者PAD4的漏電流大小。
[0048]第7種，檢測(cè)P阱210與N阱220之間的漏電，具體測(cè)試方式為:P阱210的PAD6接地、N阱220的PAD5掃描偏置正電位，檢測(cè)PAD5的漏電流大小。
[0049]第8種,檢測(cè)連接于第一層金屬布線的栓塞(plug)與柵極之間的橋接(bridge)漏電，具體檢測(cè)方式為=PADl或PAD2或PAD3或PAD4接地，多晶硅柵極230a對(duì)應(yīng)的PAD7上掃描偏置正電位，檢測(cè)PAD7的漏電流大小；也還可以在多晶硅柵極230b對(duì)應(yīng)的PAD8上掃描偏置正電位，檢測(cè)PAD7的漏電流大小，從而可以檢測(cè)所有的栓塞至柵極的漏電。[0050]因此，本發(fā)明實(shí)施例提供的半導(dǎo)體測(cè)試結(jié)構(gòu)可以相對(duì)全面地測(cè)試6T-SRAM的各種器件相關(guān)的漏電流，有利于快速、準(zhǔn)確、高效地發(fā)現(xiàn)6T-SRAM的漏電問(wèn)題，容易有針對(duì)性地在工藝和設(shè)計(jì)上進(jìn)行改進(jìn)，為最終降低6T-SRAM的功耗提供幫助。
[0051]需要說(shuō)明的是，以上實(shí)施例的半導(dǎo)體測(cè)試結(jié)構(gòu)適用于各種工藝技術(shù)代的6T-SRAM的測(cè)試，例如，0.18微米和0.13微米工藝平臺(tái)設(shè)計(jì)的6T-SRAM都適用。
[0052]需要說(shuō)明的是，在上文中，“連接”包括間接的連接和直接的連接的情形，相互“連接”的兩個(gè)部件之間可以傳遞電信號(hào)。
[0053]需要理解的是，盡管以上實(shí)施例中僅針對(duì)標(biāo)準(zhǔn)6T-SRAM的半導(dǎo)體測(cè)試結(jié)構(gòu)進(jìn)行說(shuō)明，在6T-SRAM單元的結(jié)構(gòu)發(fā)生等同性的結(jié)構(gòu)變化的情況下，本領(lǐng)域技術(shù)人員根據(jù)以上公開(kāi)實(shí)施例的教導(dǎo)和啟示，對(duì)以上實(shí)施例的半導(dǎo)體測(cè)試結(jié)構(gòu)進(jìn)行適用性的等同變換以使其適用變化后的6T-SRAM的漏電測(cè)試。
[0054]以上例子主要說(shuō)明了本發(fā)明的用于測(cè)試6T-SRAM的漏電流的半導(dǎo)體測(cè)試結(jié)構(gòu)。盡管只對(duì)其中一些本發(fā)明的實(shí)施方式進(jìn)行了描述，但是本領(lǐng)域普通技術(shù)人員應(yīng)當(dāng)了解，本發(fā)明可以在不偏離其主旨與范圍內(nèi)以許多其他的形式實(shí)施。因此，所展示的例子與實(shí)施方式被視為示意性的而非限制性的，在不脫離如所附各權(quán)利要求所定義的本發(fā)明精神及范圍的情況下，本發(fā)明可能涵蓋各種的修改與替換。
【權(quán)利要求】
1.一種半導(dǎo)體測(cè)試結(jié)構(gòu)，其用于測(cè)試六管SRAM的漏電流，所述半導(dǎo)體測(cè)試結(jié)構(gòu)包括基本形成于半導(dǎo)體襯底中的所述六管SRAM的前端結(jié)構(gòu)，多個(gè)包括第一上拉晶體管、第二上拉晶體管、第一下拉晶體管、第二下拉晶體管、第一傳輸晶體管以及第二傳輸晶體管的六管SRAM單元按行和列排列形成所述六管SRAM，在所述前端結(jié)構(gòu)中，所述六管SRAM單元的第一上拉晶體管和第二上拉晶體管形成于第一摻雜類型的第一阱中，所述六管SRAM單元的第一下拉晶體管、第二下拉晶體管、第一傳輸晶體管和第二傳輸晶體管形成于第二摻雜類型的第二阱中；其特征在于， 在所述半導(dǎo)體測(cè)試結(jié)構(gòu)的后端結(jié)構(gòu)包括第一焊盤(pán)、第二焊盤(pán)、第三焊盤(pán)、第四焊盤(pán)、第五焊盤(pán)、第六焊盤(pán)和第七焊盤(pán)； 奇數(shù)列的所述六管SRAM單元所對(duì)應(yīng)的第一阱中的、用于形成所述第一上拉晶體管和第二上拉晶體管的源區(qū)和漏區(qū)的、第二摻雜類型的第一擴(kuò)散區(qū)被引出至所述第一焊盤(pán)，偶數(shù)列的所述六管SRAM單元所對(duì)應(yīng)的第一阱中的、用于形成所述第一上拉晶體管和第二上拉晶體管的源區(qū)和漏區(qū)的、第二摻雜類型的第一擴(kuò)散區(qū)被引出至所述第二焊盤(pán)， 奇數(shù)列的所述六管SRAM單元所對(duì)應(yīng)的第二阱中的、用于形成第一下拉晶體管、第二下拉晶體管、第一傳輸晶體管和第二傳輸晶體管的源區(qū)/漏區(qū)的、第一摻雜類型的第二擴(kuò)散區(qū)被引出至所述第三焊盤(pán)， 偶數(shù)列的所述六管SRAM單元所對(duì)應(yīng)的第二阱中的、用于形成第一下拉晶體管、第二下拉晶體管、第一傳輸晶體管和第二傳輸晶體管的源區(qū)和漏區(qū)的、第一摻雜類型的第二擴(kuò)散區(qū)被引出至所述第四焊盤(pán)， 所述第一阱被引出至所述第 五焊盤(pán)， 所述第二阱被引出至所述第六焊盤(pán)， 所述第一傳輸晶體管和第二傳輸晶體管的柵極被引出至所述第七焊盤(pán)； 其中，所述第一摻雜類型與所述第二摻雜類型為相反的摻雜類型。
2.如權(quán)利要求1所述的半導(dǎo)體測(cè)試結(jié)構(gòu)，其特征在于，所述半導(dǎo)體測(cè)試結(jié)構(gòu)的后端結(jié)構(gòu)還包括第八焊盤(pán)，所述第一上拉晶體管、第二上拉晶體管、第一下拉晶體管和第二下拉晶體管的柵極被引出至所述第八焊盤(pán)。
3.如權(quán)利要求1或2所述的半導(dǎo)體測(cè)試結(jié)構(gòu)，其特征在于，相鄰行的所述六管SRAM單元中的相同類型的晶體管在同一第一阱/第二阱中形成。
4.如權(quán)利要求3所述的半導(dǎo)體測(cè)試結(jié)構(gòu)，其特征在于，相鄰行的所述六管SRAM單元中的所述第一上拉晶體管和第二上拉晶體管為PMOS晶體管，其在第一阱中基本對(duì)稱地形成； 相鄰行的所述六管SRAM單元中的所述第一下拉晶體管、第二下拉晶體管、第一傳輸晶體管和第二傳輸晶體管為NMOS晶體管，其在第二阱中基本對(duì)稱地形成。
5.如權(quán)利要求4所述的半導(dǎo)體測(cè)試結(jié)構(gòu)，其特征在于，所述六管SRAM單元中的所述第一上拉晶體管和第二上拉晶體管為共源區(qū)對(duì)稱結(jié)構(gòu)；所述六管SRAM單元中的所述第一下拉晶體管和第二下拉晶體管為共源區(qū)對(duì)稱結(jié)構(gòu)。
6.如權(quán)利要求1或2所述的半導(dǎo)體測(cè)試結(jié)構(gòu)，其特征在于，所述半導(dǎo)體測(cè)試結(jié)構(gòu)的后端結(jié)構(gòu)包括第一層金屬布線和第二層金屬布線。
7.如權(quán)利要求6所述的半導(dǎo)體測(cè)試結(jié)構(gòu)，其特征在于，所述第一層金屬布線包括第一類型第一層金屬布線和第二類型第二層金屬布線；其中，第一類型第一層金屬布線用于將每列六管SRAM單元的、在一個(gè)第一阱中的第一上拉晶體管和第二上拉晶體管的第一擴(kuò)散區(qū)連接在一起； 第二類型第一層金屬布線用于將每列六管SRAM單元的、在一個(gè)第二阱中的所述第一下拉晶體管、第二下拉晶體管、第一傳輸晶體管和第二傳輸晶體管的第二擴(kuò)散區(qū)連接在一起。
8.如權(quán)利要求7所述的半導(dǎo)體測(cè)試結(jié)構(gòu)，其特征在于，所述第二層金屬布線包括第一類型第二層金屬布線、第二類型第二層金屬布線、第三類型第二層金屬布線和第四類型第二層金屬布線； 其中，所述第一類型第二層金屬布線將奇數(shù)列的六管SRAM單元之上的第一類型第一層金屬布線連接在一起； 所述第二類型第二層金屬布線將偶數(shù)列的六管SRAM單元之上的第一類型第一層金屬布線連接在一起； 所述第三類型第二層金屬布線將奇數(shù)列的六管SRAM單元之上的第二類型第一層金屬布線連接在一起； 所述第四類型第二層金屬布線將偶數(shù)列的六管SRAM單元之上的第二類型第一層金屬布線連接在一起。
9.如權(quán)利要求7所述的半導(dǎo)體測(cè)試結(jié)構(gòu)，其特征在于，所述第一焊盤(pán)和第二焊盤(pán)從所述第一層金屬布線上引出，所述第三焊盤(pán)和第四焊盤(pán)從所述第二層金屬布線上引出。
10.如權(quán)利要求1所述的半導(dǎo)體測(cè)試結(jié)構(gòu)，其特征在于，所述柵極為多晶硅柵極，同一行的所述六管SRAM單元所對(duì)應(yīng)的第一傳輸晶體管和第二傳輸晶體管的柵極通過(guò)同一多晶硅柵極形成。
11.如權(quán)利要求1所述的半導(dǎo)體測(cè)試結(jié)構(gòu)，其特征在于，所述第一摻雜類型為N型摻雜，所述第二摻雜類型為P型摻雜。
【文檔編號(hào)】H01L23/544GK103579191SQ201210252697
【公開(kāi)日】2014年2月12日 申請(qǐng)日期:2012年7月20日 優(yōu)先權(quán)日:2012年7月20日
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