專利名稱：半導體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導體器件，更具體地涉及當應(yīng)用于在SOI襯底上具有CMOS或SRAM的半導體器件時有效的技術(shù)。
背景技術(shù)：
SRAM(靜態(tài)隨機存取存儲器)是一種半導體存儲器，并且它通過使用觸發(fā)器存儲數(shù)據(jù)。例如，在SRAM中，將數(shù)據(jù)(“I”或“O”)存儲在由四個晶體管構(gòu)成的兩個交叉耦合 的CMOS反相器中。另外，它需要兩個晶體管用于讀取和寫入存取，所以在通常的SRAM中，存儲器單元具有六個晶體管。CMOS是互補型MOS(金屬氧化物半導體)的簡寫。例如，專利文獻(國際專利公開W0/2010/082504)公開了一種減少在低功耗和高速操作方面優(yōu)良的S0I-MISFET的元件面積的技術(shù)。具體而言，根據(jù)該文獻公開的技術(shù)，形成SOI型MISFET中的N導電型MISFET區(qū)域和P導電型MISFET區(qū)域以共用擴散層區(qū)域，并且通過STI層將N導電型MISFET區(qū)域和P導電型MISFET區(qū)域的相應(yīng)阱區(qū)域擴散層彼此隔離。例如，公開了圖15和第37段中所示的閾值電壓控制擴散層區(qū)域(25)和(26)電耦合到外部線(例如電源供給線)。括號中的數(shù)字示出了在上述文獻中所描述的參考數(shù)字。[專利文獻I]國際專利公開W0/2010/08250
發(fā)明內(nèi)容
例如，如在專利文獻1(圖I等)中所述，為了獲得具有高性能(諸如低功耗和高速操作)的LSI，已經(jīng)研究了 SOI (絕緣體上硅)襯底的使用。此外，如稍后將具體描述的，通過將SOI襯底用于CMOS以包括所謂的雙柵極結(jié)構(gòu)來控制晶體管的閾值。在采用雙柵極結(jié)構(gòu)時，可以實際地使用于單個CMOS，但是難以將其用于具有許多晶體管的存儲器。此外，當雙柵極結(jié)構(gòu)用于襯底電勢的控制時，由于PN結(jié)的正向偏壓，泄漏電流成為問題。本發(fā)明的目的在于提供具有優(yōu)良特性的半導體器件，特別是提供具有改善特性的CMOS半導體器件，并且提供具有改善特性的SRAM存儲器單元的半導體器件。本發(fā)明的上述目的和其它目的以及新穎特征從本文的描述和附圖將變得明顯。在本文公開的發(fā)明中，根據(jù)典型實施例的半導體器件具有下列(al)至(e2)。(al)第一晶體管，耦合在第一電勢和第一節(jié)點之間。(a2)第二晶體管，耦合在第一節(jié)點和低于第一電勢的第二電勢之間。(a3)第三晶體管，耦合在第一電勢和第二節(jié)點之間。(a4)第四晶體管，耦合在第二節(jié)點和第二電勢之間。(bl)第一有源區(qū)域，由元件隔離區(qū)域圍繞并且其中布置第一晶體管。(b2)第二有源區(qū)域，由元件隔離區(qū)域圍繞并且其中布置第二晶體管。(c)絕緣層，布置在第一有源區(qū)域和第二有源區(qū)域下方。(dl)第一半導體區(qū)域，經(jīng)由絕緣層布置在第一有源區(qū)域下方并且由元件隔離區(qū)域圍繞。(d2)第二半導體區(qū)域，經(jīng)由絕緣層布置在第二有源區(qū)域下方并且由元件隔離區(qū)域圍繞。(el)第三半導體區(qū)域，布置在第一半導體區(qū)域下方并且至少部分地延伸到比元件隔離區(qū)域更深的位置。(e2)第四半導體區(qū)域，布置在第二半導體區(qū)域下方并且至少部分地延伸到比元件隔離區(qū)域更深的位置。第一半導體區(qū)域耦合到第一晶體管的柵極電極；第二半導體區(qū)域耦合到第二晶體管的柵極電極；第三半導體區(qū)域是具有與第一半導體區(qū)域的導電類型相反的導電類型并且耦合到第一電勢的區(qū)域；并且第四半導體區(qū)域是具有與第二半導體區(qū)域的導電類型相反的導電類型并且耦合到第二電勢的區(qū)域。在本文公開的發(fā)明中，根據(jù)另一典型實施例的半導體器件具有下列(al)至(e2)。(al)第一晶體管，耦合在第一電勢和第一節(jié)點之間。(a2)第二晶體管，耦合在第一節(jié)點和低于第一電勢的第二電勢之間。(a3)第三晶體管，耦合在第一電勢和第二節(jié)點之間。(a4)第四晶體管，耦合在第二節(jié)點和第二電勢之間。(bl)第一有源區(qū)域，由元件隔離區(qū)域圍繞 并且其中布置第一晶體管。(b2)第二有源區(qū)域，由元件隔離區(qū)域圍繞并且其中布置第二晶體管。(C)絕緣層，布置在第一有源區(qū)域和第二有源區(qū)域下方。(dl)第一半導體區(qū)域，經(jīng)由絕緣層布置在第一有源區(qū)域下方并且由元件隔離區(qū)域圍繞。(d2)第二半導體區(qū)域，經(jīng)由絕緣層布置在第二有源區(qū)域下方并且由元件隔離區(qū)域圍繞。(el)第三半導體區(qū)域，布置在第一半導體區(qū)域下方并且至少部分地延伸到比元件隔離區(qū)域更深的位置。(e2)第四半導體區(qū)域，布置在第二半導體區(qū)域下方并且至少部分地延伸到比元件隔離區(qū)域更深的位置。第一半導體區(qū)域耦合到第一晶體管的柵極電極；第二半導體區(qū)域耦合到第二晶體管的柵極電極；第三半導體區(qū)域是具有與第一半導體區(qū)域的導電類型相反的導電類型并且耦合到第二電勢的區(qū)域；并且第四半導體區(qū)域是具有與第二半導體區(qū)域的導電類型相反的導電類型并且耦合到第一電勢的區(qū)域。在本文公開的發(fā)明中，根據(jù)又一典型實施例的半導體器件具有下列(a)至(C)。(a)n溝道晶體管，布置在由元件隔離元件圍繞的有源區(qū)域中。(b)第一半導體區(qū)域，經(jīng)由絕緣層布置在有源區(qū)域下方并由元件隔離區(qū)域圍繞。(C)第二半導體區(qū)域，布置在第一半導體區(qū)域下方并且至少部分地延伸到比元件隔離區(qū)域更深的位置。第一半導體區(qū)域耦合到η溝道晶體管的柵極電極，并且第二半導體區(qū)域的導電類型與第一半導體區(qū)域的導電類型相反。在本文公開的發(fā)明中，根據(jù)又一典型實施例的半導體器件具有下列(a)至(C)。(a)p溝道晶體管，布置在由元件隔離區(qū)域圍繞的有源區(qū)域中。(b)第一半導體區(qū)域，經(jīng)由絕緣層布置在有源區(qū)域下方并且由元件隔離區(qū)域圍繞。(C)第二半導體區(qū)域，布置在第一半導體區(qū)域下方并且至少部分地延伸到比元件隔離區(qū)域更深的位置。第一半導體區(qū)域耦合到P溝道晶體管的柵極電極，第二半導體區(qū)域的導電類型與第一半導體區(qū)域的導電類型相反。在本文公開的發(fā)明中，根據(jù)以下典型實施例的半導體器件可以具有改善的特性。


圖I是示出根據(jù)第一實施例的SRAM存儲器單元的等效電路圖2是包括第一實施例的SRAM存儲器單元的驅(qū)動晶體管的示意性橫截面圖；圖3是示出驅(qū)動晶體管中的電勢的施加狀態(tài)的表；圖4是包括第一實施例的SRAM存儲器單元的負載晶體管的示意性橫截面圖；圖5是示出負載晶體管中的電勢的施加狀態(tài)的表；圖6是示出第一實施例的η型晶體管的電流-電壓特性的曲線圖；圖7是示出比較示例的η型晶體管的電流-電壓特性的曲線圖；圖8是包括第一晶體管的SRAM存儲器單元的存取晶體管的示意性橫截面圖；圖9是示出根據(jù)第一實施例的SRAM存儲器單元的配置的平面圖；
圖10是示出根據(jù)第一實施例的SRAM存儲器單元的配置的平面圖；圖11是示出根據(jù)第一實施例的SRAM存儲器單元的配置的橫截面圖；圖12是示出根據(jù)第一實施例的SRAM存儲器單元的配置的橫截面圖；圖13是根據(jù)第一實施例的SRAM的接通(tap)單元區(qū)域的橫截面圖；圖14是根據(jù)第一實施例的SRAM的接通單元區(qū)域的橫截面圖；圖15是概念性地示出根據(jù)第一實施例的SRAM的第一插塞之間的電耦合的平面圖；圖16是示出根據(jù)第一實施例的SRAM存儲器單元的配置的平面圖；圖17是示出根據(jù)第一實施例的SRAM存儲器單元的配置的平面圖；圖18是示出根據(jù)第一實施例的SRAM存儲器單元的配置的平面圖；圖19是示出根據(jù)第一實施例的SRAM存儲器單元的另一配置的平面圖；圖20是示出根據(jù)第一實施例的SRAM存儲器單元的另一配置的平面圖；圖21是示出根據(jù)第一實施例的SRAM存儲器單元的另一配置的平面圖；圖22是示出根據(jù)第一實施例的SRAM存儲器單元陣列的概念的平面圖；圖23是概念性地示出根據(jù)第一實施例的SRAM存儲器單元陣列中的接通單元區(qū)域的位置的平面圖；圖24是示出根據(jù)第一實施例的SRAM的接通單元的配置的平面圖；圖25是示出根據(jù)第一實施例的SRAM的接通單元的配置的平面圖；圖26是示出根據(jù)第一實施例的SRAM的接通單元的配置的平面圖；圖27是示出根據(jù)第一實施例的SRAM的接通單元的配置的平面圖；圖28是示出根據(jù)第一實施例的SRAM的制造步驟的橫截面圖；圖29是示出根據(jù)第一實施例的SRAM的制造步驟的橫截面圖；圖30是示出根據(jù)第一實施例的SRAM的制造步驟的橫截面圖；圖31是示出根據(jù)第一實施例的SRAM的制造步驟的橫截面圖；圖32是示出根據(jù)第一實施例的SRAM的制造步驟的橫截面圖；圖33是示出根據(jù)第一實施例的SRAM的制造步驟的橫截面圖；圖34是示出根據(jù)第一實施例的SRAM的制造步驟的橫截面圖；圖35是示出根據(jù)第一實施例的SRAM的制造步驟的橫截面圖；圖36是示出根據(jù)第一實施例的SRAM的制造步驟的橫截面圖；圖37是示出根據(jù)第一實施例的SRAM的制造步驟的橫截面圖；圖38是示出根據(jù)第三實施例的SRAM的配置的平面圖39是示出根據(jù)第四實施例的SRAM的制造步驟的橫截面圖；圖40是示出根據(jù)第四實施例的SRAM的制造步驟的橫截面圖；圖41是示出根據(jù)第四實施例的SRAM的制造步驟的橫截面圖；圖42是示出根據(jù)第四實施例的SRAM的制造步驟的橫截面圖；圖43是示出根據(jù)第五實施例的SRAM的接通單元區(qū)域的橫截面圖；以及圖44是示出根據(jù)第五實施例的SRAM的接通單元區(qū)域的橫截面圖。
具體實施例方式在下述實施例中，為方便起見，必要時將在把實施例劃分成多個部分或者多個實 施例之后進行描述。這多個部分或者實施例彼此并非不相關(guān)，而是存在如下關(guān)系除非另外特別指出，否則一個是另一個的部分或者全部的修改示例、應(yīng)用示例、細節(jié)或補充描述。在下述實施例中，當涉及元件數(shù)目(包括數(shù)字、數(shù)值、數(shù)量和范圍)時，除非另外特別指出或者原則上明顯是該數(shù)目限于特定數(shù)目，否則元件的數(shù)目并不限于特定數(shù)目，而是可以大于或小于特定數(shù)目。此外，在下述實施例中，無需說，構(gòu)成元件(包括要素步驟)并不總是必需的，除非另外特別指出或者原則上明顯它們是必需的。類似地，在下述實施例中，當涉及構(gòu)成元件的形狀、位置關(guān)系等時，也包括那些與之基本上類似或者相似的形狀、位置關(guān)系等，除非另外特別指出或者原則上不同。這也適用于上述數(shù)目(包括數(shù)字、數(shù)值、數(shù)量和范圍)。以下將基于附圖詳細地描述本發(fā)明的實施例。在所有用于描述下述實施例的附圖中，具有類似功能的部件將由相同或相關(guān)的參考標號標識，并且將省略重復描述。當存在彼此類似的兩個或多個部件(位置)時，可以對參考標號添加符號以示出各自或者特定的位置。在以下實施例中，原則上將不重復對相同或類似部分的任何描述，除非另外特別需要。在實施例中使用的附圖中，以便于查看它們有時即使橫截面圖也不加陰影。另一方面，有時即使平面圖也加上陰影以便于查看它們。(第一實施例)[電路配置]本實施例的半導體器件(半導體集成電路器件、半導體存儲器器件)具有SRAM存儲器單元。圖I是示出本實施例的SRAM存儲器單元的等效電路圖。如該圖中所示，存儲器單元布置在一對位線(位線BL和位線/BL或(bar)BL)與字線WL之間的交叉處。該存儲器單元具有一對負載晶體管(負載M0S、負載晶體管、負載MISFET)Lol和Lo2、一對存取晶體管(存取M0S、存取晶體管、存取MISFET、傳送晶體管)Accl和Acc2以及一對驅(qū)動晶體管(驅(qū)動MOS、驅(qū)動晶體管、驅(qū)動MISFET) Drl和Dr2。在包括存儲器單元的六個晶體管中，負載晶體管(Lol和Lo2)為P型(P溝道型)晶體管、存取晶體管(Accl和Acc2)和驅(qū)動晶體管(Drl和Dr2)是η型(η溝道型)晶體管。MISFET是金屬絕緣體半導體場效應(yīng)晶體管(場效應(yīng)晶體管)的簡寫并且有時稱為“M0S”。負載晶體管、存取晶體管和驅(qū)動晶體管以下可以簡單地稱為“晶體管”。也可以分別用符號(Lol，Lo2，Accl，Acc2，DrI, Dr2)來稱謂它們。在包括存儲器單元的六個晶體管中，Lol和Accl包括CMOS反相器，Lo2和Acc2包括另一 CMOS反相器。這對CMOS反相器的輸入/輸出端子(存儲節(jié)點A和B)彼此交叉耦合并且包括觸發(fā)器電路作為用于存儲I位數(shù)據(jù)的數(shù)據(jù)存儲部分。
接下來將詳細描述包括SRAM存儲器單元的這六個晶體管之間的耦合關(guān)系。Lol耦合在電源電勢(第一電勢)Vdd和存儲節(jié)點A之間，Drl耦合在存儲節(jié)點A與接地電勢(GND，0V，參考電勢，比第一電勢低的第二電勢)VSS之間，并且Lol和Drl的柵極電極稱合到存儲節(jié)點B。Lo2耦合在電源電勢Vdd和存儲節(jié)點B之間，Dr2耦合在存儲節(jié)點B與接地電勢VSS之間，并且Lo2和Dr2的柵極電極耦合到存儲節(jié)點A。Accl耦合在位線BL和存儲節(jié)點A之間，Acc2耦合在位線/BL和存儲節(jié)點B之間，并且Accl和Acc2的柵極電極耦合到字線WL (將為字線)。[電路操作]接下來將描述SRAM存儲器單元的電路操作。當CMOS反相器的存儲節(jié)點A處于高 電勢(H)時，Dr2處于導通狀態(tài)，從而另一 CMOS反相器的存儲節(jié)點B變?yōu)榈碗妱?L)。Drl因此變?yōu)榻刂範顟B(tài)，并且存儲節(jié)點A保持在高電勢(H)。這意味著存儲節(jié)點A和B的相應(yīng)狀態(tài)由其中已經(jīng)交叉耦合一對CMOS反相器的鎖存器電路保持，并且因此在加電的同時存儲數(shù)據(jù)。字線WL耦合到Accl和Acc2的相應(yīng)柵極電極。這意味著當字線WL處于高電勢(H)時，Accl和Acc2處于導通狀態(tài)。由于觸發(fā)器電路和位線(BL和/BL)電耦合，所以存儲節(jié)點A和B的電勢狀態(tài)(H和L的組合，或者L和H的組合)出現(xiàn)在位線BL和/BL中并且作為存儲器單元的數(shù)據(jù)而讀出。通過將字線WL設(shè)置在高電勢(H)并且將Accl和Acc2設(shè)置為導通狀態(tài)，以電耦合觸發(fā)器電路和位線(BL和/BL)、將位線BL和/BL的數(shù)據(jù)(H和L的組合或者L和H的組合)傳送到存儲節(jié)點A和B并且如上所述那樣存儲數(shù)據(jù)，從而將數(shù)據(jù)寫入存儲器單元中。接下來將參照圖2和圖3描述根據(jù)本實施例的SRAM存儲器單元的配置的特性。圖2是包括本實施例的SRAM存儲器單元的驅(qū)動晶體管(Drl或Dr2)的示意性橫截面圖，圖3是示出驅(qū)動晶體管(Drl)中的電勢的施加狀態(tài)的表。驅(qū)動晶體管(Dr2)具有類似配置。也為η型晶體管的存取晶體管(Accl和Acc2)也具有類似配置。圖4是包括本實施例的SRAM存儲器單元的負載晶體管(Lol)的示意性橫截面圖。圖5是示出負載晶體管(Lol)中的電勢的施加狀態(tài)的表。負載晶體管(Lo2)具有類似配置。如圖2和圖4所示，包括本實施例的SRAM存儲器單元的六個晶體管形成于SOI襯底上。該SOI襯底具有支撐襯底I、在其上的絕緣層BOX以及在該絕緣層上的半導體區(qū)域(元件形成區(qū)域)3。該元件形成區(qū)域通過元件隔離區(qū)域STI隔離，并且由該元件隔離區(qū)域STI劃分的區(qū)域成為有源區(qū)域(元件形成區(qū)域、晶體管形成區(qū)域)Ac。如圖2所示,驅(qū)動晶體管Drl形成于包括SOI襯底的半導體區(qū)域3的主表面上。該晶體管具有經(jīng)由柵極絕緣膜GO放置在半導體區(qū)域3上的柵極電極G和放置在電極G兩側(cè)上的源極/漏極區(qū)域。源極/漏極區(qū)域具有LDD (輕摻雜漏極)結(jié)構(gòu)并且具有η型輕摻雜雜質(zhì)區(qū)域EXl和η型重摻雜雜質(zhì)區(qū)域ΕΧ2。將注意到的是，術(shù)語“源極/漏極區(qū)域”是指將為源極或漏極的區(qū)域。該源極/漏極區(qū)域有時稱為晶體管的“一端”或“另一端”。參考標號13指示的是金屬硅化物層。在將布置晶體管的半導體區(qū)域3下方，經(jīng)由絕緣層BOX布置η型背柵區(qū)域nBG。該背柵區(qū)域nBG也由元件隔離區(qū)域STI圍繞和劃分。η型背柵區(qū)域nBG在其下方具有P阱區(qū)域Pwell。該P阱區(qū)域如后面所述的那樣在元件隔離區(qū)域STI下方無中斷地延伸。在本實施例的η型晶體管中，該晶體管的柵極電極G電耦合到位于其下方的η型背柵區(qū)域nBG。P阱區(qū)域固定在接地電勢(VSS)。因而，通過將柵極電極G電耦合到位于其下方的η型背柵區(qū)域nBG，可以在柵極電壓處于截止偏壓狀態(tài)中時，換句話說，當η型背柵區(qū)域nBG和柵極電極G的電勢為OV (接地電勢，VSS)時，將閾值電勢(Vth)設(shè)置為高電平。即使閾值電勢(Vth)設(shè)置為高電平，當柵極處于導通狀態(tài)時，背側(cè)上的電勢同時也變高，使得可以增加晶體管的通態(tài)電流并且改善晶體管的操作特性。此外，改善了閾值電勢(Vth)的控制能力，這意味著便于將閾值電勢(Vth)設(shè)置為高電平或低電平。而且，由于正向偏壓并不施加在P講區(qū)域Pwell和η型背柵區(qū)域nBG之間,所以可以減少它們之間的泄漏電流。例如，當CMOS反相器的存儲節(jié)點B處于高電勢電平⑶時，作為η型晶體管的Drl 變?yōu)閷顟B(tài)(on)。這意味著，如圖3所示，電源電勢(Vdd)施加到柵極電極G和η型背柵區(qū)域nBG。此時，P講區(qū)域固定在接地電勢(VSS),反向偏壓施加在P講區(qū)域Pwell與η型背柵區(qū)域nBG之間。當CMOS反相器的存儲節(jié)點B處于低電勢電平(L)時，作為η型晶體管的Drl截止(off)。如圖3所示，接地電勢(VSS)施加到柵極電極G和η型背柵區(qū)域nBG。此時，p阱區(qū)域固定在接地電勢(VSS)，從而P阱區(qū)域Pwell和η型背柵區(qū)域nBG處于相同電勢電平。因而，沒有正向偏壓施加在P阱區(qū)域Pwell和η型背柵區(qū)域nBG之間。如圖4所示，負載晶體管Lol形成在包括SOI襯底的半導體區(qū)域3的主表面中。該晶體管具有經(jīng)由柵極絕緣膜G布置在半導體區(qū)域3之上的柵極電極G和布置在該柵極電極G的兩側(cè)上的源極/漏極區(qū)域。該源極/漏極區(qū)域具有LDD結(jié)構(gòu)并且具有P型輕摻雜雜質(zhì)區(qū)域EXl和P型重摻雜雜質(zhì)區(qū)域EX2。在其中布置負載晶體管Lol的半導體區(qū)域3下方，經(jīng)由絕緣層BOX布置p型背柵區(qū)域pBG。該背柵區(qū)域pBG也由元件隔離區(qū)域STI圍繞和劃分。此外，P型背柵區(qū)域pBG在其下方具有η阱區(qū)域Nwell。如稍后描述的那樣，η阱區(qū)域在元件隔離區(qū)域STI下方不中斷地延伸。在本實施例的負載晶體管Lol中，該晶體管的柵極電極G電耦合到其下方的P型背柵區(qū)域pBG。η阱區(qū)域固定在電源電勢(Vdd)。因而，通過將P型背柵區(qū)域pBG布置在柵極電極G下方，它們之間的狀態(tài)變得大致相稱，并且例如當不施加偏壓時可以將閾值電勢(Vth)設(shè)置在OV附近，換言之，不向柵極電極G和P型背柵區(qū)域PBG施加電勢。閾值電勢(Vth)可以設(shè)置在低電平，使得可以增加晶體管的通態(tài)電流和改善晶體管的操作特性。此外，這改善閾值電勢(Vth)的控制能力，意味著便于將閾值電勢(Vth)設(shè)置為高電平或低電平。在P型晶體管(負載晶體管)中，類似于η型晶體管(驅(qū)動晶體管和存取晶體管)，可以增加截止狀態(tài)中的閾值電壓并且隨著背側(cè)(背柵)的電勢變化而增加導通狀態(tài)中的通態(tài)電流。此外，正向偏壓不施加在η阱區(qū)域Nwell和ρ型背柵區(qū)域pBG之間，從而可以減少它們之間的泄漏電流。
例如，當CMOS反相器的存儲節(jié)點B處于低電勢電平(L)時，作為ρ型晶體管的Lol變?yōu)閷顟B(tài)(on)。如圖5所示，接地電勢VSS施加到柵極電極G和ρ型背柵區(qū)域pBG。此時，η講區(qū)域固定在電源電勢(Vdd),從而反向偏壓施加在η講區(qū)域Nwell與ρ型背柵區(qū)域pBG之間。當CMOS反相器的存儲節(jié)點B處于高電勢電平⑶時，作為P型晶體管的Lol變?yōu)榻刂範顟B(tài)。這意味著，如圖5所示，電源電勢Vdd施加到柵極電極G和ρ型背柵區(qū)域pBG。此時，η阱區(qū)域固定在電源電勢(Vdd)，從而η阱區(qū)域Nwell的電勢電平變?yōu)榈扔讦研捅硸艆^(qū)域PBG的電勢電平。因而，沒有正向偏壓施加在P阱區(qū)域Pwell和η型背柵區(qū)域nBG。圖6是示出根據(jù)本實施例的η型晶體管的電流-電壓特性的曲線圖。圖7是示出根據(jù)比較示例的η型晶體管的電流-電壓特性的曲線圖。漏極電流(Id)沿著縱坐標繪制，而柵極電壓(Vg)沿著橫坐標繪制。如圖6所示，當背柵電勢為正(nBG > O)時，電流-電 壓特性如曲線圖(a)所示。另一方面，當背柵電勢=0(nBG = O)時，電流-電壓特性如曲線圖(b)所示。因此，當晶體管處于導通狀態(tài)時，可以通過將背柵電勢設(shè)置為正值(nBG>O)并且減小晶體管的閾值電勢(Vth)，獲得曲線圖(a)中的高通態(tài)電流(Ion)。另一方面，當晶體管處于截止狀態(tài)時，可以通過將背柵電勢設(shè)置為零(nBG = O)并且增加晶體管的閾值電勢(Vth)，獲得曲線圖(b)中的低關(guān)態(tài)電流(Ioff)。另一方面，在其中將背柵電勢固定在零(nBG = O)的比較示例I中，通態(tài)電流(Ion)變得更小，如圖7的曲線圖(c)所示。在其中已經(jīng)調(diào)整溝道區(qū)域(半導體區(qū)域3)的雜質(zhì)濃度從而調(diào)整閾值電壓(Vth)的比較示例2中，盡管晶體管的電流-電壓特性可以移位，但閾值電壓(Vth)如曲線圖(d)所示那樣變化，導致通態(tài)電流(Ion)的寬變化。另一方面，根據(jù)本實施例，通過將背柵區(qū)域電耦合到柵極電極，可以動態(tài)地控制背柵電勢，使得當晶體管處于導通狀態(tài)時使閾值電勢(Vth)低并且當晶體管處于截止狀態(tài)時使閾值電勢高(參照圖6的曲線圖(a)和(b))。結(jié)果，如上所述，可以增加晶體管的通態(tài)電流與關(guān)態(tài)電流的比率，并且可以獲得高開關(guān)特性。即使基于精細規(guī)則設(shè)計的低電壓驅(qū)動(例如，具有從約O. 4V到O. 8V的電源電勢Vdd)晶體管也可以具有改善的晶體管特性。在圖7中，作為比較示例2示出了具有通過溝道區(qū)域(半導體區(qū)域3)中的雜質(zhì)調(diào)整的閾值電壓(Vth)的晶體管。同樣在本實施例中，可以將雜質(zhì)注入到溝道區(qū)域(半導體區(qū)域3)中用于進一步調(diào)整閾值電壓(Vth)。然而，如上所述，使用在其溝道區(qū)域中不具有雜質(zhì)的(未摻雜)晶體管可以減小特性的變化。而且，當η講區(qū)域Nwell設(shè)置在電源電勢Vdd (例如,O. 5V)并且ρ講區(qū)域Pwell設(shè)置在作為負電勢的第二參考電勢VSSB (例如，-O. 5V)時，即使Drl處于截止狀態(tài)，反向偏壓也施加在P阱區(qū)域Pwell (-0. 5V)和η型背柵區(qū)域nBG(OV)之間。因而，變得可以在-O. 5V到+0. 5V的范圍內(nèi)設(shè)置閾值電壓(Vth，驅(qū)動電勢)，而不向阱區(qū)域和背柵區(qū)域之間的PN結(jié)施加正向偏壓。這意味著，盡管背柵區(qū)域接地(OV)并且在正常條件下，但可以將閾值電勢(Vth)設(shè)置在高電平或低電平。通過以這樣的方式設(shè)置閾值電勢(Vth)并且增加晶體管的通態(tài)電流與關(guān)態(tài)電流的比率，即使在低電壓驅(qū)動下也可以實現(xiàn)高開關(guān)特性。也可以將η阱區(qū)域Nwell設(shè)置在作為電源電勢Vdd+α的第二電源電勢VddB (例如，O. 5+α V)，并且將ρ阱區(qū)域Pwell設(shè)置在接地電勢VSS (例如，OV)。同樣在該情況下，在不將正向偏壓施加到阱區(qū)域和背柵區(qū)域之間的PN結(jié)的情況下，可以使晶體管的通態(tài)電流與關(guān)態(tài)電流的比率更大，并且可以達到聞開關(guān)特性。在包括本實施例的SRAM存儲器單元的η型晶體管(Drl、Dr2、Accl和Acc2)中，存取晶體管(Accl和Acc2)和驅(qū)動晶體管(Drl、Dr2)有時形成在同一有源區(qū)域Ac中(參照圖10)。圖8為包括本實施例的SRAM存儲器單元的存取晶體管Accl的示意性橫截面圖，圖9為示出存取晶體管Accl中的電勢的施加狀態(tài)的一個示例的表。將注意到的是，存取晶體管Acc2具有類似配置。如圖8所示，在該存取晶體管Accl中，位于其下方的η型背柵區(qū)域nBG電耦合到驅(qū)動晶體管(Drl)的柵極電極G。存取晶體管Accl并不總是處于與驅(qū)動晶體管Drl相同的通態(tài)/關(guān)態(tài)。例如，如圖9所示，即使當存取晶體管Accl處于導通狀態(tài)時，也可以向η型背柵區(qū)域nBG施加接地電勢(VSS = 0V)，并且可以將ρ阱區(qū)域Pwell固定在接地電勢(VSS)。在這樣的情況下，如圖6的曲線圖(b)所示，閾值電勢(Vth)趨向于顯示增加并且關(guān)態(tài)電流(Ion)趨向于減小。因而，背柵區(qū)域nBG的電勢有時防止存取晶體管(Accl，Acc2)進入導通狀態(tài)。在·這種情況下，為了完成操作，使得柵極電極G的電勢(也就是，字線WL的電勢)(第二電源電勢VddB = Vdd+α)大于將施加到驅(qū)動晶體管(Drl，Dr2)的柵極電勢(例如Vdd)。這意味著提升字線WL的電勢。例如，相對于電源電勢Vdd提升約O. IV到O. 2V (從O. 4V到O. 8V)。換言之，存取晶體管(ACC1，ACC2)驅(qū)動電勢(閾值電勢，用于使其進入導通狀態(tài)的電勢)設(shè)置為大于驅(qū)動晶體管(Drl,Dr2)的驅(qū)動電勢。這使得可以增加存取晶體管(Accl，Acc2)的導通狀態(tài)電流并且改善其操作特性。特別是，字線WL并不耦合到另一布線或者另一位置并且作為獨立布線使得可以如上所述那樣容易地向其單獨施加電勢。也可以在不同于形成驅(qū)動晶體管(Accl，Acc2)的區(qū)域的有源區(qū)域中形成該存取晶體管(Accl，Acc2)，并且將背柵區(qū)域電耦合到柵極電極。[SRAM的結(jié)構(gòu)][存儲器單元的配置]參照平面圖和橫截面圖，接下來將描述本實施例的SRAM存儲器單元的結(jié)構(gòu)。圖10為示出本實施例的SRAM存儲器單元的配置的平面圖。圖11和圖12是示出本實施例的SRAM存儲器單元的配置的橫截面圖。圖11對應(yīng)于圖10的A-A橫截面，而圖12對應(yīng)于圖10的B-B橫截面。在本說明書中，為簡化附圖僅示出稍后將描述的有源區(qū)域AcPl和AcNl的橫截面圖，但有源區(qū)域AcP2和AcN2的對應(yīng)橫截面也具有類似結(jié)構(gòu)。圖13和圖14為稍后將描述的接通單元區(qū)域(圖24)的橫截面圖。圖13對應(yīng)于圖24的C-C橫截面，圖14對應(yīng)于圖24的D-D橫截面。如圖10至圖12所示，本實施例的SRAM存儲器單元形成在SOI襯底中。SOI襯底如上所述具有支撐襯底I、絕緣層BOX和其上的半導體區(qū)域(元件形成區(qū)域)3。該半導體區(qū)域(元件形成區(qū)域)3由元件隔離區(qū)域STI隔離。由該元件隔離區(qū)域STI劃分的區(qū)域也稱為“有源區(qū)域Ac”。如圖11和圖12所示，有源區(qū)域(半導體區(qū)域3)Ac在其下方具有絕緣層BOX。此夕卜，在本實施例中，絕緣層BOX在其下方具有背柵區(qū)域(BG)并且背柵區(qū)域在其下方具有阱區(qū)域(well)。由η型半導體區(qū)域制成的背柵區(qū)域BG為η型背柵區(qū)域nBG，而由ρ型半導體區(qū)域制成的背柵區(qū)域BG為ρ型背柵區(qū)域pBG。由η型半導體區(qū)域制成的阱區(qū)域為η阱區(qū)域Nwell,而由p型半導體區(qū)域制成的講區(qū)域為ρ講區(qū)域Pwell。圖10中由虛線圍繞的基本矩形區(qū)域為I個(I位)存儲器單元區(qū)域。如該圖中所示，在存儲器單元區(qū)域中，P講區(qū)域(Pwell)、n講區(qū)域(Nwell)和P講區(qū)域(Pwell)按此順序布置在X方向(第一方向，圖10中的水平方向)中。盡管在圖10中僅示出I個(I位)存儲器單元區(qū)域，但存儲器單元如稍后將描述的那樣(參照圖22)在X方向(第一方向)中和在Y方向(與第一方向交叉的第二方向，圖10中的垂直方向)中重復地布置，這些阱區(qū)域(Pwell, Nwell, Pwell)在Y方向中延伸。此時,P講區(qū)域Pwell主要在Y方向中延伸，但以預定寬度按照Z字形的方式延伸(參照圖22)。盡管在存儲器單元區(qū)域中，η阱區(qū)域Nwell在P阱區(qū)域Pwell的兩側(cè)上按照Y方向延伸，但存儲器單元區(qū)域之外的P阱和與之相鄰的存儲器單元中的P阱相接觸，從而當作為整個存儲器單元陣列觀察時，P阱區(qū)域(Pwell)和η阱區(qū)域(Nwell)交替地布置在X方向中(參照圖22)。在存儲器單元區(qū)域中，四個有源區(qū)域(AcPl，AcNl，AcN2，和AcP2)以此順序布置在X方向中。這里，指代有源區(qū)域的符號“Ac”與另一符號附接來指示各個區(qū)域。這些有源區(qū) 域(Ac)在它們之間具有如上所述的元件隔離區(qū)域(STI)。換言之，這些有源區(qū)域(Ac)由元件隔離區(qū)域(STI)劃分。此外，如上所述，有源區(qū)域(Ac)在其下方經(jīng)由絕緣層BOX具有背柵區(qū)域BG。該背柵區(qū)域BG也由元件隔離區(qū)域(STI)劃分和隔離。背柵區(qū)域BG在其下方具有阱區(qū)域(Pwell，Nwell, Pwell)并且每個阱區(qū)域在元件隔離區(qū)域STI下方無中斷地延伸(參照圖22)。換言之，有源區(qū)域Ac (半導體區(qū)域3)的深度(從襯底表面到底部的距離)DAc小于元件隔離區(qū)域STI的深度DSTI (DAc < DSTI)。背柵區(qū)域BG的深度DBG小于元件隔離區(qū)域STI的深度DSTI (DBG < DSTI)。阱區(qū)域的深度Dwell大于元件隔離區(qū)域STI的深度DSTKDwell > DSTI)。更具體而言，有源區(qū)域AcPl為長邊在Y方向上的四邊形。更具體而言，其為其中布置稍后將描述的插塞Plb的部分的寬度長的梯形。換而言之，有源區(qū)域AcPl具有寬部分使得一個Y方向端部的X方向?qū)挾?長度)大于另一 Y方向端部的X方向?qū)挾?。在圖10中，該寬部分存在于上部中。該有源區(qū)域AcPl在其下方經(jīng)由絕緣層BOX具有η型背柵區(qū)域nBG。該η型背柵區(qū)域nBG在其下方具有ρ阱區(qū)域(Pwell)(參照圖11)。有源區(qū)域AcNl為長邊在Y方向上的平行四邊形(圖10)。該有源區(qū)域AcNl在其下方經(jīng)由絕緣層BOX具有ρ型背柵區(qū)域pBG。該ρ型背柵區(qū)域pBG在其下方具有η阱區(qū)域(Nwell)(參照圖 12)。有源區(qū)域AcN2為具有在Y方向上的長邊的平行四邊形(圖10)。該有源區(qū)域AcN2在其下方經(jīng)由絕緣層BOX具有ρ型背柵區(qū)域pBG。該ρ型背柵區(qū)域pBG在其下方具有η阱區(qū)域(Nwell)(參照圖12)。有源區(qū)域AcP2為長邊在Y方向上的四邊形。更具體而言，其為其中布置將稍后描述的插塞Plb的部分的寬度長的梯形。換而言之，有源區(qū)域AcP2具有寬部分使得一個Y方向端部的X方向?qū)挾?長度)大于另一 Y方向端部的X方向?qū)挾?。在圖10中，該寬部分存在于下部。這意味著，該有源區(qū)域在與有源區(qū)域AcPl相對的側(cè)部上的端部處具有寬部分。該有源區(qū)域AcP2在其下方經(jīng)由絕緣層BOX具有η型背柵區(qū)域nBG。該η型背柵區(qū)域nBG在其下方具有P阱區(qū)域(Pwell)(參照圖11)。
如圖10所示，這四個有源區(qū)域(AcPl，AcNl, AcN2，和AcP2)在其上方分別經(jīng)由柵極絕緣膜(G0，參照圖U、圖12等)具有柵極電極(柵極布線，線性柵極)。柵極電極延伸使得跨X方向中的每個有源區(qū)域，并且包括上面在[電路配置]欄中描述的六個晶體管。在柵極電極的兩側(cè)上的有源區(qū)域(Ac)變成晶體管的源極/漏極區(qū)域(參照圖11、圖12等)。更具 體而言，由有源區(qū)域AcPl和AcNl共用的柵極電極G布置為使得橫跨它們，由此Drl布置在有源區(qū)域AcPl上方并且Lol布置在有源區(qū)域AcNl上方，并且它們的柵極電極(G)彼此耦合。該共用的柵極電極G在有源區(qū)域AcN2上方延伸并且通過稍后將描述的共用插塞SPl耦合到Lo2的源極/漏極區(qū)域。有源區(qū)域AcPl在其上方具有與共用柵極電極G平行的另一柵極電極G，由此Accl布置在有源區(qū)域AcPl上方并且耦合(共用)Drl的源極/漏極區(qū)域和Accl的源極/漏極區(qū)域。此外，由有源區(qū)域AcP2和AcN2共用的柵極電極G布置成橫跨它們，由此Dr2布置在有源區(qū)域AcP2上方并且Lo2布置在有源區(qū)域AcN2上方，并且它們的柵極電極(G)彼此耦合。該共用的柵極電極G在有源區(qū)域AcNl上方延伸并且通過稍后將描述的共用插塞SPl耦合到Lol的源極/漏極區(qū)域。有源區(qū)域AcP2在其上方具有與共用柵極電極G平行的另一柵極電極G，由此Acc2布置在有源區(qū)域AcP2上方并且耦合(共用)Dr2的源極/漏極區(qū)域和Acc2的源極/漏極區(qū)域。這四個柵極電極G中每兩個布置在同一線(直線)上。更具體而言，橫跨有源區(qū)域AcPl和AcNl的共用柵極電極G和有源區(qū)域AcP2上方的柵極電極G布置在X方向上延伸的同一線上。橫跨有源區(qū)域AcP2和AcN2的共用柵極電極G和有源區(qū)域AcPl上方的柵極電極G布置在X方向上延伸的同一線上。在六個晶體管(01"14(^1，1^1，1^2，4(^2和0^)的源極/漏極區(qū)域上方，布置第一插塞P1。此外，在參照圖2描述的四個柵極電極上方,布置第一插塞P1。在柵極電極上方的第一插塞(Pl)中，僅稱合到柵極電極的第一插塞稱為“Pig”并且包括稍后將描述的共用插塞的第一插塞稱為“SP1”。在本實施例中，除了上述第一插塞(Pl，Plg和SPl)之外，存儲器單元區(qū)域還具有到達背柵區(qū)域BG的插塞Plb (參照圖11和圖12)。此外，稍后將描述的接通單元區(qū)域具有到達講區(qū)域well的插塞Plw (參照圖13和圖14)。在這些第一插塞Pl (包括Plg，SPl，Plb和Plw)上方，布置第一級布線Ml。第一插塞Pl之間的電耦合可以經(jīng)由位于其上方的第一級布線Ml和第二級布線M2等實現(xiàn)。在本實施例中，如上所述，在除了存取晶體管(Accl和Acc2)之外的四個晶體管(Drl, Lol, Lo2和Dr2)中的每個晶體管中，柵極電極和背柵區(qū)域BG彼此電耦合。圖15為概念上示出第一插塞Pl (包括Plg，SP1，Plb和Plw)之間的電耦合的平面圖。具體而言，用于將Lo2和Dr2的共用柵極電極G與Lol的另一源極/漏極區(qū)域相連接的共用插塞(共用接觸)SPl電耦合到在Drl和Accl的共用源極/漏極區(qū)域上的第一插塞P1。該耦合部分可以對應(yīng)于圖I的存儲節(jié)點A。該耦合部分耦合到經(jīng)由布置在Dr2的另一源極/漏極區(qū)域側(cè)上的插塞Plb而布置在有源區(qū)域(半導體區(qū)域3)AcP2下方的η型背柵區(qū)域nBG。該耦合部分耦合到經(jīng)由插塞Plb而布置在有源區(qū)域(半導體區(qū)域3)AcN2下方的P型背柵區(qū)域pBG。此外，用于將Lol和Drl的共用柵極電極G與Lo2的另一源極/漏極區(qū)域相連接的共用插塞(共用接觸)SPl電耦合到在Dr2和Acc2的共用源極/漏極區(qū)域上的第一插塞Pl0該耦合部分可以對應(yīng)于圖I的存儲節(jié)點B。該耦合部分耦合到經(jīng)由布置在Drl的另一源極/漏極區(qū)域側(cè)上的插塞Plb而布置在有源區(qū)域(半導體區(qū)域3) AcPl下方的η型背柵區(qū)域nBG。該耦合部分耦合到經(jīng)由插塞Plb而布置在有源區(qū)域(半導體區(qū)域3)AcN1下方的P型背柵區(qū)域pBG。對于它們的具體耦合形式，例如第一級布線Ml、第二插塞P2、第二級布線M2、第三插塞P3和第三級布線M3的布局，并不施加任何限制，只要它們滿足圖15所示的第一插塞Pl之間的耦合狀態(tài)即可。布局的一個示例在圖16至圖18中示出。圖16至圖18是示出本實施例的SRAM存儲器單元的配置的平面圖。圖10示出有源區(qū)域Ac、柵極電極G和第一插塞Pl的布置,而圖16不出第一插塞P1、第一級布線Ml和 第二插塞P2的布置。圖10和圖16的平面圖因此通過在圖中所示圖案的第一插塞Pl處重疊它們而清楚地示出了圖中所示圖案之間的位置關(guān)系。圖17示出了第二插塞P2、第二級布線M2和第三插塞P3的布置。圖16和圖17因此通過在圖中所示圖案的第二插塞P2處重疊它們而清楚地示出了圖中所示圖案之間的位置關(guān)系。圖18示出第三插塞P3和第三級布線M3的布置。圖17和圖18因此通過在圖中所示圖案的第三插塞P3處重疊它們而清楚地示出了圖中所示圖案之間的位置關(guān)系。更具體而言，將耦合到布置在有源區(qū)域(半導體區(qū)域3)AcPl下方的η型背柵區(qū)域nBG的插塞Plb和將耦合到布置在有源區(qū)域(半導體區(qū)域3) AcNl下方的ρ型背柵區(qū)域pBG的插塞Plb (均在圖10中示出)經(jīng)由L形第一級布線Ml彼此耦合(圖16)。將耦合到布置在有源區(qū)域(半導體區(qū)域3)AcP2下方的η型背柵區(qū)域nBG的插塞Plb和將耦合到布置在有源區(qū)域(半導體區(qū)域3)AcN2下方的ρ型背柵區(qū)域pBG的插塞Plb經(jīng)由L形第一級布線Ml彼此耦合(圖16)。這些第一級布線Ml在其上具有第二插塞P2 (圖16)。將耦合到圖10的下側(cè)上示出的Lo2的源極/漏極區(qū)域的第一插塞在其上具有第一級布線Ml并且該第一級布線Ml延伸到相鄰的存儲器單元區(qū)域(這里，位于該圖中下側(cè)上的存儲器單元區(qū)域)。將耦合到該圖的下側(cè)上的Dr2的源極/漏極區(qū)域的第一插塞在其上具有第一級布線Ml并且該第一級布線Ml延伸到相鄰的存儲器單元區(qū)域(這里，位于該圖的下側(cè)上的存儲器單元區(qū)域)。將耦合到圖中上側(cè)上Lol的源極/漏極區(qū)域的第一插塞在其上具有第一級布線Ml并且該第一級布線Ml延伸到相鄰的存儲器單元區(qū)域(這里為位于該圖中的上側(cè)上的存儲器單元區(qū)域)。將耦合到圖中上側(cè)上Drl的源極/漏極區(qū)域的第一插塞在其上具有第一級布線Ml并且該第一級布線Ml延伸到相鄰的存儲器單元區(qū)域(這里為位于該圖中的上側(cè)上的存儲器單元區(qū)域)。甚至延伸到相鄰存儲器單元區(qū)域的第一級布線Ml在其上分別具有第二插塞P2 (圖16)。除了共用插塞SPl之外的其余第一插塞Pl具有在第一插塞Pl上的第一級布線(焊盤區(qū)域)Ml并且第一級布線在其上具有第二插塞P2 (圖16)。如圖17所示，L形第一級布線Ml (即，耦合有源區(qū)域(半導體區(qū)域3) AcPl下方的η型背柵區(qū)域nBG和ρ型背柵區(qū)域pBG的第一級布線Ml)上的第二插塞P2和將耦合到Dr2和Acc2的共用源極/漏極區(qū)域的第一級布線Ml上的第二插塞P2經(jīng)由第二級布線M2彼此耦合。此外，反向的L形第一級布線Ml (即，耦合有源區(qū)域(半導體區(qū)域3)AcP2下方的η型背柵區(qū)域nBG和ρ型背柵區(qū)域pBG的第一級布線Ml)上的第二插塞P2和將耦合到Drl和Acc2的共用源極/漏極區(qū)域的第一級布線Ml上的第二插塞P2經(jīng)由第二級布線M2彼此耦合。這些第二級布線M2在其上分別具有第三插塞P3。其余第二插塞P2在其上分別具有第二級布線(焊盤區(qū)域)M2，并且第二級布線在其上具有第三插塞P3 (圖17)。在第三插塞中，將耦合到Lol和Drl的共用柵極電極G的第三插塞P3在該第三插塞上具有第三級布線M3，而將耦合到Lo2和Dr2的共用柵極電極G的第三插塞P3在該第三插塞上具有第三級布線M3 (圖18)。這些第三級布線M3通過作為上層布線的字線(WL，在圖18中未示出)彼此耦合。
將耦合到在圖10的上側(cè)上的Drl的源極/漏極區(qū)域的第三插塞P3在該第三插塞上具有作為第三級布線M3的接地電勢線(VSS)，而將耦合到在該圖的下側(cè)上的Dr2的源極/漏極區(qū)域的第三插塞P3在該第三插塞上具有作為第三級布線M3的接地電勢線(VSS)。將耦合到在該圖的下側(cè)上的Accl的源極/漏極區(qū)域的第三插塞P3在該第三插塞上具有作為第三級布線M3的位線(BL)。將耦合到在該圖的上側(cè)上的Acc2的源極/漏極區(qū)域的第三插塞P3在該第三插塞上具有作為第三級布線M3的位線(/BL)。將耦合到在該圖的上側(cè)上的Lol的源極/漏極區(qū)域的第三插塞P3和將耦合到在該圖的下側(cè)上的Lo2的源極/漏極區(qū)域的第三插塞P3在這些第三插塞上具有作為第三級布線M3的電源電勢線(Vdd)(圖18)。這些第三級布線M3如圖18所示在Y方向上延伸。因而，圖10等中所示的第一插塞Pl經(jīng)由第一至第三級布線(Ml至M3)的電耦合使得可以激活圖I所示晶體管的耦合狀態(tài)，并且實現(xiàn)圖10所示四個晶體管中每個晶體管的柵極電極G和背柵區(qū)域⑶之間的電耦合以及向阱區(qū)域(well)施加預定電勢。如上所述，圖16至圖18示出了能夠激活圖15所示第一插塞Pl之間的耦合狀態(tài)的布線布局的一個示例。可以對該布線布局進行各種修改。例如，在圖19至圖21中示出另一布線布局。圖19至圖21為示出本實施例的SRAM存儲器單元的另一配置的平面圖。圖19示出第一級布線Ml和第二插塞P2的布置。圖20示出第二級布線M2和第三插塞P3的布置。圖21示出第三級布線M3的布置。圖19至圖21中由虛線所示的基本矩形區(qū)域為存儲器單元區(qū)域。通過將圖10和圖19至圖21的平面圖在它們的存儲器單元區(qū)域處彼此覆蓋，可以使得每個圖中指示的圖案的位置關(guān)系清楚。電耦合關(guān)系類似于圖I、圖15等中詳細描述的電耦合關(guān)系，從而這里省略對圖19至圖21中圖案的布局的詳細描述。與圖19至圖21中所示的布線布局相比，圖16至圖18所示的布局在布線對稱性上優(yōu)良，便于設(shè)計和制造，并且有助于改善器件的特性。例如，圖10和圖16至圖18所示的圖案形狀關(guān)于存儲器單元區(qū)域的中心點對稱布置。[存儲器單元陣列的配置]圖22是示出本實施例的SRAM存儲器單元陣列的概念的平面圖。如圖22所示，假設(shè)參照圖10、圖15等描述的存儲器單元區(qū)域由“F”表示，則存儲器單元區(qū)域在存儲器單元陣列中在該圖中的垂直方向(Y方向)上重復布置，同時關(guān)于在X方向(關(guān)于X軸映射)延伸的線(X軸)對稱地布置它們。此外，存儲器單元區(qū)域在圖中的水平方向(X方向)上重復布置，同時關(guān)于在Y方向(關(guān)于Y軸映射)上延伸的線(Y軸)對稱地布置它們。由“F”指示的存儲器單元區(qū)域(由虛線圍繞的矩形區(qū)域)的布局和橫截面結(jié)構(gòu)如參照圖10、圖15等的平面圖以及圖11和圖12的橫截面圖具體描述的那樣。在除了由“F”表示的存儲器單元區(qū)域之外的存儲器單元區(qū)域中，每個圖案的形狀關(guān)于X方向或Y方向中延伸的線對稱地設(shè)置。如上所述,存儲器單元區(qū)域中的每個講區(qū)域(Pwell、Nwell、Pwell)在Y方向上延伸。存儲器單元區(qū)域外部的P阱與相鄰存儲器單元區(qū)域中的P阱接觸，從而當作為整個存儲器單元陣列觀察時，P阱區(qū)域(Pwell)和η阱區(qū)域(Nwell)似乎在X方向上交替布置。ρ阱區(qū)域Pwell主要在Y方向上延伸，但按照Z字形方式以預定寬度延伸。[對接通單元區(qū)域的描述]如參照圖22描述的那樣，在存儲器單元陣列中布置多個單元區(qū)域。在存儲器單元 陣列中，提供接通單元區(qū)域(供電區(qū)域)。經(jīng)由接通單元區(qū)域，向每個阱區(qū)域供給預定電勢(例如接地電勢VSS或電源電勢Vdd)。圖23概念性地示出本實施例的SRAM存儲器單元陣列中的接通單元區(qū)域的位置。如該圖中所示，該接通區(qū)域(供電單元)針對布置在Y方向上的每η個存儲器單元區(qū)域而布置，并且在X方向上重復布置，同時關(guān)于在Y方向上延伸的線對稱地布置它。換言之，針對由mXn個存儲器單元區(qū)域形成的陣列區(qū)域而布置一個接通單元區(qū)域，并且該接通單元區(qū)域在X方向上具有多個接通單元。在圖23中，由“F”示出在X方向上布置的接通單元中的一個接通單元。圖24至圖27為示出本實施例的SRAM的接通單元(F’ )的配置的平面圖。圖24示出有源區(qū)域(供電部分，電勢施加部分)AcS和第一插塞Plw的布置。圖25示出第一插塞Plw、第一級布線Ml和第二插塞P2的布置。圖26示出第二插塞P2、第二級布線M2和第三插塞P3的布置。圖27示出第三插塞P3和第三級布線M3的布置。在這些附圖中，通過按照預定圖案將這些平面圖彼此重疊，可以使得每個圖中指示的圖案的位置關(guān)系清楚。將注意到的是，由虛線圍繞的矩形區(qū)域?qū)?yīng)于一個接通單元，并且例如具有與存儲器單元區(qū)域的尺寸相等的尺寸。在圖24中，將耦合到位于有源區(qū)域AcS下方的ρ阱區(qū)域Pwell的第一插塞Plw的橫截面部分(C-C)對應(yīng)于圖13。在圖24中，將耦合到位于有源區(qū)域AcS下方的η阱區(qū)域Nell的第一插塞Plw的橫截面部分(D-D)對應(yīng)于圖14。在存儲器單元區(qū)域中，在Y方向上延伸的每個阱區(qū)域(Pwell、Nwell、Pwell)也在圖24所示的接通單元中在Y方向上延伸，并且P講區(qū)域(Pwell)、n講區(qū)域(Nwell)和ρ講區(qū)域(Pwell)在X方向上并排布置。在接通單元上，三個有源區(qū)域AcS在X方向上并排布置。這些有源區(qū)域(AcS)在它們之間具有元件隔離區(qū)域(STI)。換言之，通過元件隔離區(qū)域(STI)，劃分有源區(qū)域(AcS)(參照圖13和圖14)。如上所述，有源區(qū)域(AcS)在其下方經(jīng)由絕緣層BOX具有背柵區(qū)域BG(參照圖13和圖14)。該背柵區(qū)域BG也由元件隔離區(qū)域(STI)劃分和隔離。背柵區(qū)域BG如上所述在其下方具有阱區(qū)域(Pwell、Nwell, Pwell)，但這些阱區(qū)域在元件隔離區(qū)域STI下方在Y方向上無中斷地延伸。換言之，有源區(qū)域AcS (半導體區(qū)域3)的深度DAcS小于元件隔離區(qū)域STI的深度DSTI (DAcS < DSTI)。該背柵區(qū)域BG的深度DBG小于元件隔離區(qū)域STI的深度DSTI (DBG< DSTI)。阱區(qū)域的深度Dwell大于元件隔離區(qū)域STI的深度DSTI (Dwell < DSTI)。如從圖13和圖14也明白的那樣，第一插塞Plw到達甚至每個阱區(qū)域，并且經(jīng)由第一插塞Plw將預定電勢(Vdd, Vss)施加到講區(qū)域。換言之，經(jīng)由該第一插塞Plw,每個講區(qū)域固定在預定電勢(Vdd，VSS)。更具體而言，每個第一插塞PlW在其上具有第一級布線Wl。第一級布線Wl在其上具有第二插塞P2 (圖25)。該第二插塞P2在其上具有第二級布線M2 (焊盤區(qū)域)(圖26)并且該第二插塞P2在其上具有第三級布線M3 (圖27)。在第三級布線M3中，接地電勢線(VSS)為在“存儲器單元配置”欄中描述的接地電勢線。在第三級布線M3中，電源電勢線(Vdd)為在“存儲器單元的配置”欄中描述的電源電勢線。順便提及，在接通單元上，在“存儲器單元的配置”欄中描述的位線(第三級布線M3 (BL)、第三級布線M3 (/BL))延伸(圖27)。
在X方向上延伸的虛柵極電極(虛柵極布線，虛柵極)可以布置在接通單元的元件隔離區(qū)域STI上。術(shù)語“虛柵極電極”是指提供在元件隔離區(qū)域(STI)上但無法作為晶體管操作的導電膜。該導電膜在與柵極電極的相同步驟中由相同材料制成。當設(shè)置該虛柵極電極時，由于以恒定的間隔重復柵極電極引起的平坦性導致布局規(guī)則性的改善。這導致具有改善特性的半導體器件的制造，同時減輕制造的變化。在這樣的方式中，通過利用接通單元可以將η阱區(qū)域(Nwell)耦合到電源電勢線(Vdd)并且將ρ阱區(qū)域(Pwell)耦合到接地電勢線(VSS)。圖24至圖27所示的每個圖案只是一個示例，可以采用其他布局。例如，接通單元的有源區(qū)域AcS可以具有與存儲器單元的有源區(qū)域(AcPl，AcNl，AcN2，AcP2)的形狀類似的形狀。[存儲器單元等的形成步驟]接下來，將在參照圖28至圖37所示的橫截面圖的同時，描述本實施例的SRAM存儲器單元等的制造步驟，并且將使得本實施例的SRAM存儲器單元等的配置更清楚。圖28至圖37為示出本實施例的SRAM的制造步驟的橫截面圖。圖28至圖31示出在開口部分的形成之前的步驟。圖28對應(yīng)于圖10的A-A橫截面，圖29對應(yīng)于圖10的B-B橫截面，圖30對應(yīng)于圖24的C-C橫截面，圖31對應(yīng)于圖24的D-D橫截面。圖32和圖33示出在晶體管的形成之前的步驟。圖32對應(yīng)于A-A橫截面，圖33對應(yīng)于B-B橫截面。圖34至圖37示出在第三級布線的形成之前的步驟。圖34對應(yīng)于A-A橫截面，圖35對應(yīng)于B-B橫截面，圖36對應(yīng)于C-C橫截面，圖37對應(yīng)于D-D橫截面。如圖28至圖31所示，制備SOI襯底。該SOI襯底如上所述具有支撐襯底I、絕緣層BOX和位于其上的半導體區(qū)域(元件形成區(qū)域)3。支撐襯底I例如為單晶硅襯底。絕緣層BOX例如為氧化硅膜并且它具有例如從約4nm至約20nm的膜厚度。半導體區(qū)域3例如為單晶娃層并且具有例如從約4nm至約20nm的厚度。接下來，在SOI襯底中形成元件隔離區(qū)域STI。通過該元件隔離區(qū)域STI，劃分有源區(qū)域(Ac)。該元件隔離區(qū)域STI可以使用STI (淺溝槽隔離)工藝形成。具體而言，通過使用光刻和刻蝕，將到達支撐襯底I的元件隔離溝槽形成在SOI襯底中。元件隔離溝槽具有例如從約200nm到約500nm的深度。諸如氧化硅膜之類的絕緣膜形成在半導體襯底上以填充元件隔離溝槽。該氧化硅膜使用CVD(化學汽相沉積)等形成，并且具有例如從約300nm到約700nm的厚度。然后，通過化學機械拋光(CMP)移除在半導體襯底上形成的氧化硅膜的不必要部分。結(jié)果，可以形成僅在元件隔離溝槽中掩埋有氧化硅膜的元件隔離區(qū)域STI。該元件隔離溝槽具有例如從約200nm到約500nm的深度。在氧化硅膜形成步驟中，可以采用SA-CVD (亞常壓化學汽相沉積)或HDP-CVD (高密度等離子體化學汽相沉積)。使用這樣的工藝改善元件隔離溝槽中的掩埋性質(zhì)。當元件隔離溝槽為細長和高縱橫比的溝槽時，通過使用如下膜堆疊可以進一步改善掩埋性質(zhì)，該膜堆疊是通過在由SA-CVD形成的膜上由HDP-CVD形成膜而得到的。備選地，在CMP步驟之后 ，可以使用氫氟酸刻蝕元件隔離區(qū)域STI的上部以改善其平坦度。接下來,在支撐襯底I中形成包含P型雜質(zhì)(例如硼)的P講區(qū)域(Pwell,半導體區(qū)域)和包含η型雜質(zhì)(例如磷或砷)的η講區(qū)域(Nwell,半導體區(qū)域)。ρ講區(qū)域(Pwell)可以例如通過使用離子注入將P型雜質(zhì)引入到支撐襯底I中而形成。例如，以從5Χ IO12/cm2到5Χ IO1Vcm2的濃度離子注入硼⑶，以形成具有從5X IO1Vcm3到5Χ IO1Vcm3的雜質(zhì)濃度的P阱區(qū)域(Pwell)。這里使用的術(shù)語“雜質(zhì)濃度”是指對應(yīng)區(qū)域中的最大濃度。η阱區(qū)域(Nwell)可以例如通過使用離子注入將η型雜質(zhì)引入到支撐襯底I中而形成。例如以從5Χ IO1Vcm2到5Χ 1013/cm2的濃度離子注入磷⑵或砷(As)，以形成具有從5X IO1Vcm3到5 X IO1Vcm3的雜質(zhì)濃度的η講區(qū)域(Nwell)。當引入雜質(zhì)時，在半導體區(qū)域(元件形成區(qū)域)3的表面上形成諸如氧化硅膜之類的掩蔽膜(未圖示)之后，經(jīng)由該掩蔽膜進行離子注入。無需說，在不需要離子注入的區(qū)域中，根據(jù)需要形成掩膜以防止雜質(zhì)引入到該區(qū)域中。在將離子范圍的目標定在比元件隔離區(qū)域STI更深的位置處的同時，進行雜質(zhì)的離子注入。當因而調(diào)整離子范圍時，由于之后發(fā)生的雜質(zhì)的擴散，阱區(qū)域的上端在元件隔離區(qū)域STI的底部上方并且散布到比元件隔離區(qū)域STI的底部更深的位置。如果離子范圍無法通過一次離子注入調(diào)整，則可以在改變離子注入能量的同時進行多次離子注入。術(shù)語“離子范圍”是指當雜質(zhì)(離子)進入將要注入的材料(這里為支撐襯底I)時，直到它們在材料中完全停止之前的雜質(zhì)(離子)的平均距離。結(jié)果，這些阱區(qū)域的底部在比元件隔離區(qū)域STI更深的位置處，并且每個阱區(qū)域在Y方向上以預定深度延伸，同時在元件隔離區(qū)域STI下方無中斷地延伸(參照圖10)。接下來，在支撐襯底I中相對淺的位置處，即在絕緣層BOX和阱區(qū)域的底部之間，形成包含P型雜質(zhì)(例如硼)的P型背柵區(qū)域PBG和包含η型雜質(zhì)(例如磷或砷)的η型背柵區(qū)域nBG。ρ型背柵區(qū)域pBG可以例如通過使用離子注入將ρ型雜質(zhì)引入到支撐襯底I中而形成。例如，以從5X1013/cm2到IXlO1Vcm2的濃度離子注入硼或銦(In)。η型背柵區(qū)域nBG可以例如通過使用離子注入將η型雜質(zhì)引入到支撐襯底I中而形成。例如，以從5 X IO1Vcm2到IX IO1Vcm2的濃度離子注入例如磷、砷或銻(Sb)。如上所述，這些背柵區(qū)域BG的底部位于比元件隔離區(qū)域STI的底部更淺的位置處，并且每個背柵區(qū)域BG由元件隔離區(qū)域STI隔離?？梢酝ㄟ^控制離子注入的注入能量來調(diào)整背柵區(qū)域的深度。通過將離子范圍的目標定在比元件隔離區(qū)域STI的深度更淺的位置來控制注入能量，從而甚至通過之后雜質(zhì)的擴散，背柵區(qū)域的底部都達到比元件隔離區(qū)域STI的底部更淺的位置。這里，在形成阱區(qū)域之后，形成背柵區(qū)域，反之亦然。優(yōu)選地如上所述那樣調(diào)整離子注入條件，以防止包括阱區(qū)域或背柵區(qū)域的雜質(zhì)的注入到半導體區(qū)域3中。換言之，優(yōu)選地不向半導體區(qū)域3中注入雜質(zhì)，使得晶體管的溝道區(qū)域變?yōu)槲磽诫s。盡管可以將用于調(diào)整閾值電壓的雜質(zhì)注入到該半導體區(qū)域3 (將為溝道的區(qū)域)中，但在這種情況下，晶體管特性由于如上所述雜質(zhì)濃度的變化而大大改變(參照圖7)。另一方面，當把溝道區(qū)域制成未摻雜時，可以減小晶體管特性的變化。接下來，在第一插塞Plb的形成區(qū)域中形成開口部分OAb。如圖28所示，將半導體區(qū)域3和絕緣層BOX從第一插塞Plb的形成區(qū)域中移除，以露出η型背柵區(qū)域nBG。此外，如圖29所示，半導體區(qū)域3和絕緣層BOX從第一插塞Plb的形成區(qū)域移除以露出ρ型背柵區(qū)域pBGo在接通單元中，在第一插塞Plw的形成區(qū)域中形成開口部分OAw。具體而言，如圖30所示，將半導體區(qū)域3、絕緣層BOX和η型背柵區(qū)域nBG從第一插塞Plw的形成區(qū)域中移除以露出P阱區(qū)域Pwell。此外，如圖31所示，將半導體區(qū)域3、絕緣層BOX和ρ型背柵區(qū)域pBG從第一插塞Plw的形成區(qū)域移除以露出η講區(qū)域Nwell。 講區(qū)域(Nwell或Pwell)和背柵區(qū)域(nBG或pBG)可以在開口部分OAw和OAb的形成之后形成。接下來，如圖32和圖33所示，每個晶體管形成在半導體區(qū)域3的主表面上。首先，柵極絕緣膜GO形成在有源區(qū)域(Ac)的主表面上。作為該柵極絕緣膜G0，例如可以使用氧化硅膜。例如，通過使用熱氧化，形成具有厚度例如為從約O. Inm到約2. 5nm的氧化硅膜。相反，可以采用CVD形成氧化硅膜。也可以使用通過用氮等離子體工藝將約3%到10%的氮引入到氧化硅膜中而得到的氮氧化硅膜。柵極絕緣膜GO可以由另一絕緣膜(例如，高介電常數(shù)膜)組成。柵極絕緣膜GO可以由氧化硅膜和其上的高介電常數(shù)膜(高k膜)的膜堆疊組成。在這種情況下，在通過熱氧化形成具有厚度為約O. 5nm到約I. 5nm的氧化硅膜之后，通過使用CVD形成具有厚度約為O. 5nm到2. Onm的氧化鉿膜(HfO2膜)等。備選地，柵極絕緣膜GO的組分可以隨著區(qū)域而改變。接下來，由導電膜制成的柵極電極G形成在柵極絕緣膜GO上。作為柵極電極G，例如可以使用多晶硅膜。例如，通過使用CVD等在柵極絕緣膜GO上沉積具有厚度為約50nm至150nm的多晶硅膜以及然后對它們進行構(gòu)圖而形成柵極電極G。例如，利用諸如氮化硅膜之類的掩膜(未示出)作為掩膜，刻蝕導電膜。作為柵極電極G，可以采用金屬膜。備選地，柵極電極G可以由多晶硅膜和金屬膜的堆疊膜組成。取決于預期的晶體管特性，可以根據(jù)需要選擇柵極電極G的材料。接下來，在柵極電極G兩側(cè)上的有源區(qū)域AcPl和AcP2中的每一個中形成η型輕摻雜雜質(zhì)區(qū)域ΕΧ1。在使用柵極電極G(包括上部氮化硅膜)作為掩膜的同時，通過離子注入將η型雜質(zhì)引入到每個有源區(qū)域(AcPl和AcP2)中，可以形成該η型輕摻雜雜質(zhì)區(qū)域EX1。然后，在柵極電極G的兩側(cè)上的有源區(qū)域AcNl和AcN2中的每一個中形成ρ型輕摻雜雜質(zhì)區(qū)域ΕΧ1。在使用柵極電極G作為掩膜的同時，通過離子注入將ρ型雜質(zhì)引入到每個有源區(qū)域(AcNl和AcN2)中，可以形成該ρ型輕摻雜雜質(zhì)區(qū)域EXl。接下來，在柵極電極G的兩側(cè)上的側(cè)壁上形成側(cè)壁SW。該側(cè)壁SW由例如氮化硅膜制成。其可以通過例如CVD在柵極電極G上沉積諸如氮化硅膜之類的絕緣膜以及執(zhí)行各向異性刻蝕以在柵極電極G的側(cè)壁上留下絕緣膜作為側(cè)壁SW而形成。當形成該側(cè)壁SW時，沉積為側(cè)壁的絕緣膜也可以保留在開口部分OAb和OAw中的每一個的側(cè)壁上(未示出)。在從每個開口部分(OAb和OAw)露出底部之前沒有引起任何問題。換言之，即使沉積為側(cè)壁的絕緣膜保留，每個開口部分(OAb和OAw)也形成有大到足以防止完全填充的尺寸。因而，在開口部分中留有絕緣膜在從每個開口部分(OAb和OAw)露出底部之前不引起任何問題。然而，優(yōu)選在開口部分上保留沉積為側(cè)壁的絕緣膜，因為開口部分的側(cè)壁可以受到絕緣膜的保護。接下來，在柵極電極G (包括在上部上的氮化硅膜)和側(cè)壁SW的組合的兩側(cè)上在有源區(qū)域(AcPl和AcP2)的每一個中形成η型重摻雜雜質(zhì)區(qū)域EX2。該η型重摻雜雜質(zhì)區(qū)域ΕΧ2可以通過引入η型雜質(zhì)(例如磷或砷)形成。例如，以從IX IO1Vcm2到IX IOlfVcm2的濃度離子注入磷、砷等。此外，在該組合的兩側(cè)上在有源區(qū)域(AcPl和AcP2)的每一個中形成P型重摻雜雜質(zhì)區(qū)域EX2。該ρ型重摻雜雜質(zhì)區(qū)域EX2可以通過以該組合作為掩膜通過離子注入引入P型雜質(zhì)(例如硼)形成。例如，以從I X IO1Vcm2到I X IO1Vcm2的濃度離子注入硼。 重摻雜雜質(zhì)區(qū)域EX2具有比輕摻雜雜質(zhì)區(qū)域EXl的雜質(zhì)濃度和深度更大的雜質(zhì)濃度和深度。這些輕摻雜雜質(zhì)區(qū)域EXl和重摻雜雜質(zhì)區(qū)域EX2包括具有LDD (輕摻雜漏極)結(jié)構(gòu)的源極/漏極區(qū)域。上述步驟基本完成六個晶體管(DrI，Accl, Lol, Lo2, Acc2和Dr2)。接下來，通過使用自對準娃化物(自對準娃化物Self Aligned Silicide)技術(shù)，將金屬硅化物層13形成在柵極電極G和源極/漏極區(qū)域(EX2)上。當諸如氮化硅膜之類的掩膜(未示出)保留在柵極電極G上時，在去除該膜之后進行硅化。例如，在晶體管上形成諸如鎳(Ni)膜之類的金屬膜，之后進行熱處理以在柵極電極G和Ni膜之間以及在源極/漏極區(qū)域(EX2)和Ni膜之間的接觸區(qū)域中引起硅化反應(yīng)。然后，移除已經(jīng)保留不反應(yīng)的Ni膜以形成硅化鎳膜。接下來，如圖34至圖37所示，在開口部分OAw和OAb內(nèi)部以及在各個晶體管(Drl，Accl, Lol, Lo2, Acc2和Dr2)上形成第一插塞Pl (包括Pig、SPUPlb和Plw)，并且然后在其上形成第一至第三級布線(Ml至M3)。首先，作為層間絕緣膜IL1，在開口部分OAw和OAb內(nèi)部以及在各個晶體管(Drl，AccLLoI等)上形成氮化硅膜和氧化硅膜的膜堆疊。然后，在層間絕緣膜ILl中制成接觸孔并且在包括該接觸孔的內(nèi)部的層間絕緣膜ILl上沉積導電膜。在形成接觸孔時，將其形成在第一插塞Plb和Plw的形成區(qū)域中的開口部分OAb和OAw內(nèi)部。這使得可以防止將掩埋在接觸孔中的金屬膜(第一插塞)與開口部分外部的區(qū)域(半導體區(qū)域3，背柵區(qū)域BG等)之間的電導通。作為導電膜，可以使用阻擋膜(未示出)和金屬膜的膜堆疊。作為阻擋膜，例如可以使用Ti (鈦)膜或TiN(氮化鈦)膜或其膜堆疊。作為金屬膜，例如可以使用W(鎢)膜。通過CMP等移除除了在接觸孔中沉積的導電膜之外的導電膜以利用導電膜填充接觸孔，由此形成第一插塞Pl。接下來，在插塞Pl上形成第一級布線Ml。該第一級布線Ml可以通過對導電膜進行構(gòu)圖而形成。第一級布線Ml可以形成為掩埋布線(大馬士革布線)。接下來，在第一級布線Ml上形成層間絕緣膜IL2之后，形成第二插塞P2和第二級布線M2。第二插塞P2可以如在第一插塞Pl的形成中那樣在層間絕緣膜IL2中形成。第二級布線M2可以如形成第一級布線Ml那樣形成。該第二級布線M2可以形成為掩埋布線。在這種情況下，可以使用所謂的雙大馬士革工藝，其中通過利用導電膜填充接觸孔和布線溝槽，同時形成第二插塞P2和第二級布線M2。接下來，在第二級布線M2上形成層間絕緣膜IL3之后，形成第三插塞P3和第三級布線M3。第三插塞P3可以以類似于形成第一插塞Pl的方式形成在層間絕緣膜IL3中。該第三級布線M3可以形成為掩埋布線。此時，可以采用所謂的雙大馬士革工藝，其中通過利用導電膜填充接觸孔和布線溝槽，同時形成第三插塞P3和第三級布線M3。對于形成包括上述橫截面結(jié)構(gòu)的圖案的步驟不施加任何限制，并且可以根據(jù)需要對它們進行互換或者修改。
(第二實施例)在第一實施例中，在其中布置包括SRAM的η型晶體管(Drl)的半導體區(qū)域3下方，經(jīng)由絕緣層BOX布置η型背柵區(qū)域nBG，并且在其下方布置P阱區(qū)域Pwell (參照圖2)，但它們的導電類型可以反轉(zhuǎn)。具體而言，在其中布置η型晶體管的半導體區(qū)域3下方，經(jīng)由絕緣層BOX布置ρ型背柵區(qū)域PBG，并且在該ρ型背柵區(qū)域pBG下方布置η阱區(qū)域Nwell。在該η型晶體管中，該晶體管(Drl)的柵極電極G電耦合到其下方的ρ型背柵區(qū)域PBG并且η阱區(qū)域固定在電源電勢(Vdd)。而且在該情況下，可以產(chǎn)生與第一實施例的優(yōu)勢類似的優(yōu)勢。具體而言，可以動態(tài)地控制背柵電勢使得當晶體管處于導通狀態(tài)時它變低并且當晶體管處于截止狀態(tài)時它變高。在阱區(qū)域和背柵區(qū)域之間不施加正向偏壓，從而可以減小它們之間的泄漏電流。此外，在該情況下，η型晶體管的閾值電勢(Vth)增加，這在閾值電勢(Vth)必須設(shè)計為高時是優(yōu)選的。由于閾值電勢(Vth)增加，可以抑制關(guān)態(tài)電流。在第一實施例中，在其中布置包括SRAM的ρ型晶體管(Lol等)的半導體區(qū)域3下方，經(jīng)由絕緣層BOX布置ρ型背柵區(qū)域pBG，并且在該ρ型背柵區(qū)域pBG下方，布置η阱區(qū)域Nwell(參照圖4)。它們的導電類型可以反轉(zhuǎn)。這意味著，在其中布置ρ型晶體管的半導體區(qū)域3下方，經(jīng)由絕緣層BOX布置η型背柵區(qū)域nBG，并且在該η型背柵區(qū)域nBG下方，布置ρ阱區(qū)域Pwell。在該ρ型晶體管中，該晶體管的柵極電極G電耦合到位于其下方的η型背柵區(qū)域nBG，此外ρ阱區(qū)域Pwell固定在接地電勢(VSS)。同樣在該情況下，可以產(chǎn)生與第一實施例類似的優(yōu)勢。換言之，可以動態(tài)地控制背柵電勢，使得當晶體管處于導通狀態(tài)時使得閾值電勢(Vth)更低，并且相反，當晶體管處于截止狀態(tài)時使得閾值電勢更高。此外，由于沒有在阱區(qū)域與背柵區(qū)域之間施加正向偏壓，所以可以減小它們之間的泄漏電流。此外，在該情況下，η型晶體管的閾值電勢(Vth)增加，這在閾值電勢(Vth)必需設(shè)計為高時是優(yōu)選的。由于閾值電勢(Vth)增加，可以抑制關(guān)態(tài)電流。在本實施例中，除了阱區(qū)域和背柵區(qū)域的導電類型與第一實施例中的相反之外，配置類似于第一實施例的配置。因此省略對配置的詳細描述。(第三實施例)
在第一實施例中，有源區(qū)域(Ac)是梯形的(參照圖10)，但它可以具有其它形狀。圖38是示出該實施例的SRAM的配置的平面圖。在圖38中，有源區(qū)域AcPl具有臺階差。第一插塞Plb的布置部分具有增加的寬度。換言之，有源區(qū)域AcPl具有寬部分從而在一個Y方向端部處的X方向?qū)挾?長度)大于在另一 Y方向端部處的X方向?qū)挾?。在圖38中，寬部分存在于該圖的上部中。有源區(qū)域AcP2也具有臺階差。第一插塞Plb的布置部分具有增加的寬度。換言之，有源區(qū)域AcP2具有寬部分從而在一個Y方向端部處的X方向?qū)挾?長度)大于在另一Y方向端部處的X方向?qū)挾取Ｔ趫D38中，寬部分存在于該圖的下部中。這意味著，該區(qū)域在與有源區(qū)域AcPl相對側(cè)的端部處具有寬部分。在第一實施例中和圖38中，在存儲器單元區(qū)域中，η阱區(qū)域Nwell傾斜(平行四邊形)，但η阱區(qū)域可以具有矩形形狀。通過使η阱區(qū)域傾斜(平行四邊形)以應(yīng)對有源區(qū)域(Ac)的寬部分(突出)，Χ方向上的存儲器單元區(qū)域的長度減小，導致存儲器單元的面積 減小。(第四實施例)在第一實施例中，在開口部分OAb和OAw的形成之后，形成層間絕緣膜ILl以及第一插塞Plb和Plw?？梢栽趯娱g絕緣膜ILl中形成用于第一插塞Plb和Plw的接觸孔，而無需提供開口部分OAb和OAw。這意味著，可以形成從阱區(qū)域(well)到背柵區(qū)域(BG)的深度不同的接觸孔。圖39至圖42為示出本實施例的SRAM的制造步驟的橫截面圖。圖39對應(yīng)于例如圖10的A-A橫截面，圖40對應(yīng)于圖10的B-B橫截面。圖41對應(yīng)于例如圖24的C-C橫截面，圖42對應(yīng)于圖24的D-D橫截面。如圖中所示，在形成元件隔離區(qū)域STI、背柵區(qū)域(BG)和阱區(qū)域(well)之后，在半導體區(qū)域3上形成各個晶體管(Lol，Lo2, Accl，Acc2, Drl和Dr2)。然后，在各個晶體管(Drl，Accl, Lol等)上形成氮化硅膜和氧化硅膜的膜堆疊作為層間絕緣膜IL1。然后，在層間絕緣膜ILl中制作接觸孔。當形成接觸孔時，在第一插塞Plb的形成區(qū)域中，不僅移除層間絕緣膜ILl而且移除位于其下方的半導體區(qū)域3以及絕緣層Β0Χ，以形成甚至到達背柵區(qū)域(pBG或nBG)的接觸孔。在接通單元的第一插塞Plw的形成區(qū)域中，不僅移除層間絕緣膜ILl而且移除位于其下方的半導體區(qū)域3、絕緣層BOX和背柵區(qū)域(pBG或nBG),以形成甚至到達講區(qū)域(Nwell或Pwell)的接觸孔。然后，氧化接觸孔的內(nèi)部以在接觸孔的底部和側(cè)壁上形成氧化硅膜20。進行各向異性刻蝕以從接觸孔的底部移除氧化硅膜20。通過此步驟，利用氧化硅膜20覆蓋從接觸孔的側(cè)壁露出的背柵區(qū)域(pBG或nBG)和半導體區(qū)域3。這使得可以防止第一插塞Plb或Plw與半導體區(qū)域3或背柵區(qū)域BG之間的短路。代替氧化硅膜20，可以形成側(cè)壁膜(未示出)。在該情況下，通過在包括接觸孔的內(nèi)部的層間絕緣膜ILl上沉積諸如薄氮化硅膜之類的絕緣膜，之后進行各向異性刻蝕，在接觸孔的側(cè)壁上形成側(cè)壁膜。同樣在該情況下，可以防止掩埋在接觸孔中的導電膜(第一插塞Plb、Plw)與半導體區(qū)域3或背柵區(qū)域BG等之間的短路。(第五實施例)在第一實施例中，同樣在接通單元區(qū)域中，背柵區(qū)域(BG)的導電類型與下面的阱區(qū)域(well)的導電類型相反(參照圖13和圖14)，但它們可以是相同的。圖43和圖44是示出本實施例的SRAM的接通單元區(qū)域的橫截面圖。圖43對應(yīng)于例如圖24的C-C橫截面，圖44對應(yīng)于圖24的D-D橫截面。如圖43所示，有源區(qū)域(AcS)在其下方經(jīng)由絕緣層BOX具有ρ型背柵區(qū)域pBG，并且P型背柵區(qū)域在其下方具有P阱區(qū)域Pwell。該P型背柵區(qū)域pBG可以與有源區(qū)域AcNl或AcN2下方的ρ型背柵區(qū)域pBG同時形成(參照圖12)。如圖44所示，有源區(qū)域(AcS)在其下方經(jīng)由絕緣層BOX具有η型背柵區(qū)域nBG，并且η型背柵區(qū)域在其下方具有η阱區(qū)域Nwell。該η型背柵區(qū)域nBG可以與有源區(qū)域AcPl或AcP2下方的η型背柵區(qū)域nBG同時形成(參照圖11)。因而，在接通單元中，通過在阱區(qū)域(well)上布置具有相同導電類型的背柵區(qū)域(BG)，可以減小第一插塞Plw(接觸孔)的深度。這意味著，如圖43和圖44所示，通過刻蝕層間絕緣膜ILl直到露出背柵區(qū)域(BG)以形成接觸孔并利用導電膜填充該接觸孔，可以形·成第一插塞Plw。在這種情況下，第一插塞Plw具有與第一插塞Plb的深度類似的深度。因而，在本實施例中，可以經(jīng)由背柵區(qū)域(BG)實現(xiàn)來自第一插塞Plw的阱。(第六實施例)盡管不對上述實施例中詳細描述的使用SRAM的半導體器件(包括半導體部件和電子器件)施加任何限制，但是可以將其并入例如具有包括微計算機的系統(tǒng)的半導體芯片或者SoC (片上系統(tǒng))中。半導體芯片具有CPU (中央處理單元)、SRAM和邏輯電路(LOGIC)。除SRAM外，該芯片可以具有諸如EEPR0M(電可擦除可編程只讀存儲器)之類的另一存儲器器件，或者它可以具有模擬電路。CPU也稱為“中央處理單元”，并且其為計算機的大腦。該CPU從存儲器器件讀取命令、分析該命令并基于該命令執(zhí)行計算或者控制。該CPU內(nèi)部具有CPU核心(CUP核心)并且CPU核心內(nèi)部具有SRAM。作為CPU核心中的SRAM，采用高性能SRAM。在上述實施例中具體描述的SRAM是適合的。這里并入有上述實施例中描述的SRAM的微計算機可以具有改善的特性。至此基于一些實施例已經(jīng)具體描述了本發(fā)明人作出的本發(fā)明。然而，應(yīng)注意的是，本發(fā)明并不限于這些實施例或者并不受這些實施例的限制。無需說，在不脫離本發(fā)明范圍的情況下，可以對其進行各種修改。例如，可以在根據(jù)需要組合之后使用本實施例的配置。具體示例包括第四實施例的配置(圖41和圖42)和第五實施例的背柵區(qū)域的配置(BG，圖43和圖44)的組合。已經(jīng)使用SRAM作為示例對上述實施例進行了描述。如從圖2至圖4中明白的那樣，本實施例可以廣泛地應(yīng)用于具有晶體管(η溝道晶體管或ρ溝道晶體管)的半導體器件。本發(fā)明涉及半導體器件，特別是涉及具有在SOI襯底上布置的CMOS或SRAM的半導體器件。
權(quán)利要求
1.一種半導體器件，包括 (al)第一晶體管，耦合在第一電勢和第一節(jié)點之間； (a2)第二晶體管，耦合在所述第一節(jié)點和比所述第一電勢低的第二電勢之間； (a3)第三晶體管，耦合在所述第一電勢和第二節(jié)點之間； (a4)第四晶體管，耦合在所述第二節(jié)點和所述第二電勢之間； (bl)第一有源區(qū)域，其由元件隔離區(qū)域圍繞并且其中將布置所述第一晶體管； (b2)第二有源區(qū)域，其由所述元件隔離區(qū)域圍繞并且其中將布置所述第二晶體管； (C)絕緣層，布置在所述第一有源區(qū)域和所述第二有源區(qū)域下方； (dl)第一半導體區(qū)域，經(jīng)由所述絕緣層布置在所述第一有源區(qū)域下方并且由所述元件隔離區(qū)域圍繞； (d2)第二半導體區(qū)域，經(jīng)由所述絕緣層布置在所述第二有源區(qū)域下方并且由所述元件隔離區(qū)域圍繞； (el)第三半導體區(qū)域，布置在所述第一半導體區(qū)域下方并且至少部分地延伸到比所述元件隔離區(qū)域更深的位置；以及 (e2)第四半導體區(qū)域，布置在所述第二半導體區(qū)域下方并且至少部分地延伸到比所述元件隔離區(qū)域更深的位置， 其中所述第一半導體區(qū)域耦合到所述第一晶體管的柵極電極， 其中所述第二半導體區(qū)域耦合到所述第二晶體管的柵極電極， 其中所述第三半導體區(qū)域是具有與所述第一半導體區(qū)域的導電類型相反的導電類型并且耦合到所述第一電勢的區(qū)域，以及 其中所述第四半導體區(qū)域是具有與所述第二半導體區(qū)域的導電類型相反的導電類型并且耦合到所述第二電勢的區(qū)域。
2.根據(jù)權(quán)利要求I所述的半導體器件，還包括 (b3)第三有源區(qū)域，其由元件隔離區(qū)域圍繞并且其中將布置所述第三晶體管； (b4)第四有源區(qū)域，其由所述元件隔離區(qū)域圍繞并且其中將布置所述第四晶體管； (c2)所述第三有源區(qū)域和所述第四有源區(qū)域在其下方具有所述絕緣層； (d3)第五半導體區(qū)域，經(jīng)由所述絕緣層布置在所述第三有源區(qū)域下方并且由所述元件隔離區(qū)域圍繞； (d4)第六半導體區(qū)域，經(jīng)由所述絕緣層布置在所述第四有源區(qū)域下方并且由所述元件隔離區(qū)域圍繞； (e3)第七半導體區(qū)域，布置在所述第五半導體區(qū)域下方并且至少部分地延伸到比所述元件隔離區(qū)域更深的位置；以及 (e4)第八半導體區(qū)域，布置在所述第六半導體區(qū)域下方并且至少部分地延伸到比所述元件隔離區(qū)域更深的位置； 其中所述第五半導體區(qū)域耦合到所述第三晶體管的柵極電極； 其中所述第六半導體區(qū)域耦合到所述第四晶體管的柵極電極； 其中所述第七半導體區(qū)域具有與所述第五半導體區(qū)域的導電類型相反的導電類型并且耦合到所述第一電勢，以及 其中所述第八半導體區(qū)域具有與所述第六半導體區(qū)域的導電類型相反的導電類型并且耦合到所述第二電勢。
3.根據(jù)權(quán)利要求I所述的半導體器件， 其中所述第一半導體區(qū)域包含P型雜質(zhì)，所述第二半導體區(qū)域包含η型雜質(zhì)，所述第三半導體區(qū)域包含η型雜質(zhì)，并且所述第四半導體區(qū)域包含P型雜質(zhì)。
4.根據(jù)權(quán)利要求2所述的半導體器件， 其中所述第一半導體區(qū)域和所述第五半導體區(qū)域包含P型雜質(zhì)，所述第二半導體區(qū)域和所述第六半導體區(qū)域包含η型雜質(zhì)，所述第三半導體區(qū)域和所述第七半導體區(qū)域包含η型雜質(zhì)，并且所述第四半導體區(qū)域和所述第八半導體區(qū)域包含P型雜質(zhì)。
5.根據(jù)權(quán)利要求I所述的半導體器件， 其中所述第一有源區(qū)域和所述第二有源區(qū)域無P型或η型雜質(zhì)。
6.根據(jù)權(quán)利要求2所述的半導體器件， 其中所述第一有源區(qū)域、所述第二有源區(qū)域、所述第三有源區(qū)域和所述第四有源區(qū)域無P型或η型雜質(zhì)。
7.根據(jù)權(quán)利要求2所述的半導體器件，還包括 (a5)第五晶體管，耦合在所述第一節(jié)點和第一位線之間，以及 (a6)第六晶體管，耦合在所述第二節(jié)點和第二位線之間。
8.根據(jù)權(quán)利要求7所述的半導體器件， 其中所述第五晶體管布置在所述第一有源區(qū)域中，并且所述第六晶體管布置在所述第三有源區(qū)域中。
9.根據(jù)權(quán)利要求8所述的半導體器件， 其中所述第五晶體管和第六晶體管的驅(qū)動電勢高于所述第二晶體管和所述第四晶體管的驅(qū)動電勢。
10.根據(jù)權(quán)利要求9所述的半導體器件， 其中所述第一有源區(qū)域、所述第二有源區(qū)域、所述第三有源區(qū)域和所述第四有源區(qū)域在第一方向上按照所述第二有源區(qū)域、所述第一有源區(qū)域、所述第三有源區(qū)域和所述第四有源區(qū)域的順序布置。
11.根據(jù)權(quán)利要求10所述的半導體器件， 其中所述第一有源區(qū)域在與所述第一方向交叉的第二方向上延伸，并且在所述第二方向的一端處具有寬部分，使得在所述第二方向的一端處的第一方向?qū)挾却笥谠谒龅诙较虻牧硪欢颂幍牡谝环较驅(qū)挾取?br> 12.根據(jù)權(quán)利要求11所述的半導體器件， 其中所述第三有源區(qū)域在與所述第一方向交叉的第二方向上延伸，并且在與形成所述第一有源區(qū)域的所述寬部分的一側(cè)相對的一側(cè)上的端部處具有寬部分。
13.根據(jù)權(quán)利要求12所述的半導體器件， 其中所述第一有源區(qū)域在其所述寬部分處具有到達所述第一半導體區(qū)域的第一耦合部分，以及 其中所述第三有源區(qū)域在其所述寬部分處具有到達所述第五半導體區(qū)域的第二耦合部分。
14.根據(jù)權(quán)利要求13所述的半導體器件，其中所述第一半導體區(qū)域經(jīng)由所述第一耦合部分耦合到所述第一晶體管的柵極電極，以及 其中所述第五半導體區(qū)域經(jīng)由所述第二耦合部分耦合到所述第三晶體管的柵極電極。
15.根據(jù)權(quán)利要求13所述的半導體器件， 其中所述第二有源區(qū)域具有到達所述第二半導體區(qū)域的第三耦合部分，以及 其中所述第四有源區(qū)域具有到達所述第六半導體區(qū)域的第四耦合部分。
16.根據(jù)權(quán)利要求15所述的半導體器件， 其中所述第二半導體區(qū)域經(jīng)由所述第三耦合部分耦合到所述第二晶體管的柵極電極，以及 其中所述第六半導體區(qū)域經(jīng)由所述第四耦合部分耦合到所述第四晶體管的柵極電極。
17.根據(jù)權(quán)利要求2所述的半導體器件，包括存儲器單元陣列，所述存儲器單元陣列具有含所述第一晶體管至第六晶體管的多個存儲器單元，并且其中所述存儲器單元關(guān)于在所述第一方向上延伸的線重復地對稱布置并且關(guān)于在所述第二方向上延伸的線重復地對稱布置。
18.根據(jù)權(quán)利要求I所述的半導體器件，其中所述存儲器單元陣列具有第一陣列區(qū)域和第二陣列區(qū)域，所述第一陣列區(qū)域具有在所述第一方向上的m個存儲器單元和在所述第二方向上的η個存儲器單元，所述第二陣列區(qū)域具有在所述第一方向上的m個存儲器單元和在所述第二方向上的η個存儲器單元，其中所述第一陣列區(qū)域和所述第二陣列區(qū)域在它們之間具有在所述第一方向上延伸的供電區(qū)域， 其中在所述供電區(qū)域中，所述第三半導體區(qū)域耦合到所述第一電勢并且所述第四半導體區(qū)域耦合到所述第二電勢。
19.一種半導體器件，包括 (al)第一晶體管，耦合在第一電勢和第一節(jié)點之間； (a2)第二晶體管，耦合在所述第一節(jié)點和比所述第一電勢低的第二電勢之間； (a3)第三晶體管，耦合在所述第一電勢和第二節(jié)點之間；和 (a4)第四晶體管，耦合在所述第二節(jié)點和所述第二電勢之間；還包括 (bl)第一有源區(qū)域，其由元件隔離區(qū)域圍繞并且其中將布置所述第一晶體管； (b2)第二有源區(qū)域，其由元件隔離區(qū)域圍繞并且其中將布置所述第二晶體管； (C)絕緣層，布置在所述第一有源區(qū)域和所述第二有源區(qū)域下方； (dl)第一半導體區(qū)域，經(jīng)由所述絕緣層布置在所述第一有源區(qū)域下方并且由所述元件隔離區(qū)域圍繞； (d2)第二半導體區(qū)域，經(jīng)由所述絕緣層布置在所述第二有源區(qū)域下方并且由所述元件隔離區(qū)域圍繞； (el)第三半導體區(qū)域，布置在所述第一半導體區(qū)域下方并且至少部分地延伸到比所述元件隔離區(qū)域更深的位置；以及 (e2)第四半導體區(qū)域，布置在所述第二半導體區(qū)域下方并且至少部分地延伸到比所述元件隔離區(qū)域更深的位置， 其中所述第一半導體區(qū)域耦合到所述第一晶體管的柵極電極，其中所述第二半導體區(qū)域耦合到所述第二晶體管的柵極電極， 其中所述第三半導體區(qū)域是具有與所述第一半導體區(qū)域的導電類型相反的導電類型并且耦合到所述第二電勢的區(qū)域，以及 其中所述第四半導體區(qū)域是具有與所述第二半導體區(qū)域的導電類型相反的導電類型并且耦合到所述第一電勢的區(qū)域。
20.—種半導體器件，包括 (a)n溝道晶體管，布置在由元件隔離區(qū)域圍繞的有源區(qū)域中； (b)第一半導體區(qū)域，經(jīng)由所述絕緣層布置在所述有源區(qū)域下方并且由所述元件隔離區(qū)域圍繞； (C)第二半導體區(qū)域，布置在所述第一半導體區(qū)域下方并且至少部分地延伸到比所述元件隔離區(qū)域更深的位置， 其中所述第一半導體區(qū)域耦合到所述η溝道晶體管的柵極電極，并且所述第二半導體區(qū)域具有與所述第一半導體區(qū)域的導電類型相反的導電類型。
21.一種半導體器件，包括 (a)p溝道晶體管，布置在由元件隔離區(qū)域圍繞的有源區(qū)域中； (b)第一半導體區(qū)域，經(jīng)由所述絕緣層布置在所述有源區(qū)域下方并且由所述元件隔離區(qū)域圍繞； (C)第二半導體區(qū)域，布置在所述第一半導體區(qū)域下方并且至少部分地延伸到比所述元件隔離區(qū)域更深的位置， 其中所述第一半導體區(qū)域耦合到所述P溝道晶體管的柵極電極，并且所述第二半導體區(qū)域具有與所述第一半導體區(qū)域的導電類型相反的導電類型。
全文摘要
為了提供具有改善特性的具有SRAM存儲器單元的半導體器件。在其中布置包括SRAM的驅(qū)動晶體管的有源區(qū)域下方，經(jīng)由絕緣層提供通過元件隔離區(qū)域圍繞的n型背柵區(qū)域。其耦合到驅(qū)動晶體管的柵極電極。提供p阱區(qū)域，該p阱區(qū)域布置在n型背柵區(qū)域下方并且至少部分地延伸到比元件隔離區(qū)域更深的位置。其固定在接地電勢。這種配置使得當晶體管處于導通狀態(tài)時可以控制晶體管的閾值電勢為高并且當晶體管處于截止狀態(tài)時可以控制晶體管的閾值電勢為低；并且控制使得向p阱區(qū)域與n型背柵區(qū)域之間的PN結(jié)施加正向偏壓。
文檔編號H01L27/11GK102891146SQ20121025999
公開日2013年1月23日 申請日期2012年7月20日 優(yōu)先權(quán)日2011年7月22日
發(fā)明者堀田勝之, 巖松俊明, 槙山秀樹 申請人:瑞薩電子株式會社