FinFET及其制造方法
【專利摘要】本申請公開了一種FinFET及其制造方法，該FinFET包括：半導體襯底；半導體襯底上的應力作用層；應力作用層上的半導體鰭片，該半導體鰭片包括沿著其長度方向延伸的兩個側壁；半導體鰭片的側壁上的柵極介質層；柵極介質層上的柵極導體層；以及半導體鰭片的兩端處的源區(qū)和漏區(qū)，其中應力作用層在半導體鰭片下方與半導體鰭片平行延伸，使得應力作用層沿著半導體鰭片的長度方向對半導體鰭片施加應力。
【專利說明】FinFET及其制造方法
【技術領域】
[0001]本發(fā)明涉及半導體技術，更具體地涉及應變FinFET及其制造方法。
【背景技術】
[0002]集成電路技術的一個重要發(fā)展方向是金屬氧化物半導體場效應晶體管(MOSFET)的尺寸按比例縮小，以提高集成度和降低制造成本。然而，眾所周知的是隨著MOSFET的尺寸減小會產(chǎn)生短溝道效應。在MOSFET的尺寸按比例縮小時，柵極的有效長度減小，使得實際上由柵極電壓控制的耗盡層電荷的比例減少，從而閾值電壓隨溝道長度減小而下降。
[0003]為了抑制短溝道效果，在美國專利US6，413，802中公開了在SOI上形成的FinFET，包括在半導體材料的鰭片(fin)的中間形成的溝道區(qū)，以及在鰭片兩端形成的源/漏區(qū)。柵電極在溝道區(qū)的兩個側面包圍溝道區(qū)(即雙柵結構)，從而反型層形成在溝道各側上。鰭片中的溝道區(qū)厚度很薄，使得整個溝道區(qū)都能受到柵極的控制，因此能夠起到抑制短溝道效應的作用。
[0004]已知向MOSFET的溝道區(qū)施加合適的應力可以提高載流子的遷移率，從而減小導通電阻并提高器件的開關速度。然而，在FinFET中，在源/漏方向上難以向溝道施加合適的應力。因此，在FinFET中采用應變技術仍然是困難的。

【發(fā)明內(nèi)容】

[0005]本發(fā)明的目的是提供一種應變FinFET以改善器件的性能。
[0006]根據(jù)本發(fā)明的一方面，提供一種制造FinFET的方法，包括:在半導體襯底上形成應力作用層；在應力作用層上形成半導體層；采用半導體層形成半導體鰭片，該半導體鰭片包括沿著其長度方向延伸的兩個側壁；在半導體鰭片的側壁上形成柵極介質層；在柵極介質層上形成柵極導體層，使得柵極介質層夾在柵極導體層和半導體鰭片之間；以及在半導體鰭片的兩端形成源區(qū)和漏區(qū)，其中應力作用層在半導體鰭片下方與半導體鰭片平行延伸，并且應力作用層沿著半導體鰭片的長度方向對半導體鰭片施加應力。
[0007]根據(jù)本發(fā)明的另一方面，提供一種FinFET，包括:半導體襯底；半導體襯底上的應力作用層；應力作用層上的半導體鰭片，該半導體鰭片包括沿著其長度方向延伸的兩個側壁；半導體鰭片的側壁上的柵極介質層；柵極介質層上的柵極導體層；以及半導體鰭片的兩端處的源區(qū)和漏區(qū)，其中應力作用層在半導體鰭片下方與半導體鰭片平行延伸，使得應力作用層沿著半導體鰭片的長度方向對半導體鰭片施加應力。
[0008]優(yōu)選地，該應力作用層沿著半導體鰭片的長度方向的第一尺寸大于沿著半導體鰭片的寬度方向的第二尺寸。
[0009]優(yōu)選地，該應力作用層的第二尺寸大于半導體鰭片的寬度。
[0010]優(yōu)選地，在形成柵極介質層和柵極導體層的步驟之間形成淺溝槽隔離，或者在形成半導體層和形成半導體鰭片之間形成淺溝槽隔離，以限定FinFET的有源區(qū)以及應力作用層的第一尺寸，使得應力作用層在半導體鰭片的長度方向上的兩個端部與淺溝槽隔離鄰接。
[0011]根據(jù)本發(fā)明的FinFET利用應力作用層沿著半導體鰭片的長度方向對半導體鰭片施加應力，以提高載流子的遷移率，從而減小導通電阻并提高器件的開關速度。
【專利附圖】

【附圖說明】
[0012]圖1至6示出根據(jù)本發(fā)明的一個實施例的用于制造FinFET的方法的一部分步驟中的半導體結構的截面圖。
[0013]圖7a、7b和7c示出根據(jù)本發(fā)明的一個實施例的用于制造FinFET的方法的進一步的步驟中的半導體結構的俯視圖以及沿著兩個方向獲取的截面圖。
[0014]圖8至11示出根據(jù)本發(fā)明的一個實施例的用于制造FinFET的方法的進一步的一部分步驟中的半導體結構的截面圖。
[0015]圖12a、12b和2c示出根據(jù)本發(fā)明的另一個實施例的用于制造FinFET的方法的一個步驟中的半導體結構的俯視圖以及沿著兩個方向獲取的截面圖。
[0016]圖13至23示出根據(jù)本發(fā)明的另一個實施例的用于制造FinFET的方法的進一步的一部分步驟中的半導體結構的截面圖。
[0017]圖24示出根據(jù)本發(fā)明的FinFET的透視圖。
【具體實施方式】
[0018]以下將參照附圖更詳細地描述本發(fā)明。在各個附圖中，相同的元件采用類似的附圖標記來表示。為了清楚起見，附圖中的各個部分沒有按比例繪制。
[0019]為了簡明起見，可以在一幅圖中描述經(jīng)過數(shù)個步驟后獲得的半導體結構。
[0020]應當理解，在描述器件的結構時，當將一層、一個區(qū)域稱為位于另一層、另一個區(qū)域“上面”或“上方”時，可以指直接位于另一層、另一個區(qū)域上面，或者在其與另一層、另一個區(qū)域之間還包含其他的層或區(qū)域。并且，如果將器件翻轉，該一層、一個區(qū)域將位于另一層、另一個區(qū)域“下面”或“下方”。
[0021]如果為了描述直接位于另一層、另一個區(qū)域上面的情形，本文將采用“直接在......上面”或“在......上面并與之鄰接”的表述方式。
[0022]在本申請中，術語“半導體結構”指在制造半導體器件的各個步驟中形成的整個半導體結構的統(tǒng)稱，包括已經(jīng)形成的所有層或區(qū)域。術語“在未使用附加的光致抗蝕劑掩模的情形下”指光致抗蝕刻劑掩模是可選的，在本文中僅僅描述未使用附加的光致抗蝕劑掩模的實例。然而，相應的步驟也可以在使用附加的光致抗蝕劑掩模的情形下進行，雖然這可能使得制造工藝變得復雜。
[0023]在下文中描述了本發(fā)明的許多特定的細節(jié)，例如器件的結構、材料、尺寸、處理工藝和技術，以便更清楚地理解本發(fā)明。但正如本領域的技術人員能夠理解的那樣，可以不按照這些特定的細節(jié)來實現(xiàn)本發(fā)明。
[0024]除非在下文中特別指出，F(xiàn)inFET中的各個部分可以由本領域的技術人員公知的材料構成。半導體襯底或半導體層由半導體材料組成，例如包括II1-V族半導體，如GaAs、InP、GaN、SiC，以及IV族半導體，如S1、Ge。柵極導體層可以由能夠導電的各種材料形成，例如金屬層、摻雜多晶硅層、或包括金屬層和摻雜多晶硅層的疊層柵導體或者是其他導電材料，例如為 TaC、TiN、TaTbN,TaErN,TaYbN, TaSiN、HfSiN、MoSiN、RuTax,NiTax, MoNx、TiSiN、TiCN、TaAlC、TiAIN、TaN、PtSix、Ni3S1、Pt、Ru、Ir、Mo、HfRu、RuOx 和所述各種導電材料的組合。柵極介質層可以由SiO2或介電常數(shù)大于SiO2的材料構成，例如包括氧化物、氮化物、氧氮化物、硅酸鹽、鋁酸鹽、鈦酸鹽，其中，氧化物例如包括Si02、HfO2, ZrO2, A1203、TiO2,La2O3,氮化物例如包括Si3N4,硅酸鹽例如包括HfSiOx，鋁酸鹽例如包括LaAlO3,鈦酸鹽例如包括SrTiO3，氧氮化物例如包括SiON。并且，柵極介質層不僅可以由本領域的技術人員公知的材料形成，也可以采用將來開發(fā)的用于柵極介質層的材料。
[0025]根據(jù)本發(fā)明的一個實施例，執(zhí)行圖1至11所示的步驟以制造應變FinFET，在圖中示出了不同階段的半導體結構的截面圖。
[0026]如圖1所示，通過已知的沉積工藝，如電子束蒸發(fā)(EBM)、化學氣相沉積(CVD)、原子層沉積(ALD)、濺射等，在半導體襯底101 (例如體硅)上依次形成應力作用層102 (例如SiGe)和半導體層103 (例如Si)。應力作用層102例如是外延生長的SiGe層，Ge的重量百分比約為5-10%，厚度約10-50nm。半導體層103例如是外延生長的Si層，厚度約為20-150nm。半導體層103將形成FinFET的鰭片。
[0027]在半導體層103上進一步形成襯墊氧化物層104 (例如氧化硅)和襯墊氮化物層105 (例如氮化硅)。在一個實例中，可以通過熱氧化形成襯墊氧化物層104，以及通過化學氣相沉積形成襯墊氮化物層105。襯墊氧化物層104可以減輕襯底101和襯墊氮化物層105之間的應力，厚度例如為2-5nm。襯墊氮化物層105在隨后的化學機械拋光(CMP)工藝中用作停止層，厚度例如10-50nm。
[0028]然后，通過旋涂在襯墊氮化物層105上形成光致抗蝕劑層201，并通過其中包括曝光和顯影的光刻工藝將光致抗蝕劑層201形成例如條帶的圖案。
[0029]然后，利用光致抗蝕劑層201作為掩模，通過干法蝕刻，如離子銑蝕刻、等離子蝕亥IJ、反應離子蝕刻、激光燒蝕，或者通過其中使用蝕刻劑溶液的濕法蝕刻，從上至下依次去除襯墊氮化物層105和襯墊氧化物層104的暴露部分。該蝕刻在半導體層103的表面停止。墊氮化物層105和襯墊氧化物層104的剩余部分一起，在隨后的步驟中作為用于形成鰭片時的硬掩模以及形成鰭片后的保護層。
[0030]在一個實例中，可以通過兩步反應離子蝕刻形成硬掩模，首先采用相對于氧化物選擇性蝕刻氮化物的蝕刻劑，去除襯墊氮化物層105的暴露部分，然后采用相對于半導體材料選擇性蝕刻氧化物的蝕刻劑，去除襯墊氧化物層104的暴露部分。
[0031]在上述蝕刻步驟之后，通過在溶劑中溶解或灰化去除光致抗蝕劑層201，如圖2所
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[0032]然后，利用襯墊氮化物層105和襯墊氧化物層104—起作為形成硬掩模，通過上述的干法蝕刻或濕法蝕刻，去除半導體層103的暴露部分。由于蝕刻劑的選擇性，該蝕刻在應力作用層102的表面停止。半導體層103的剩余部分形成鰭片103’，如圖3所示。
[0033]該鰭片103’的長度方向沿著垂直于紙面的方向。該鰭片103’的厚度(即半導體層103的厚度)決定將要形成的FinFET的溝道寬度。因此，可以通過控制半導體層103的厚度精確地控制FinFET的溝道寬度。
[0034]在一個實例中，半導體層103由Si組成，應力作用層102由SiGe組成。在另一個實例中，半導體層103由Si組成，應力作用層102由S1:C組成。采用相對于應力作用層102選擇性地蝕刻半導體層103的蝕刻劑，通過反應離子蝕刻將半導體層103形成鰭片103’。在半導體制造中已知采用不同材料組成的應用作用層可以提供拉應力以改善P型MOSFET的性能，或提供壓應力以改善η型MOSFET的性能。
[0035]通過上述已知的沉積工藝，在半導體結構的表面上依次沉積共形的柵極介質層106和共形的閾值調(diào)節(jié)金屬層107。柵極介質層106和閾值調(diào)節(jié)金屬層107分別包括在襯墊氮化物層105和應力作用層102上方的橫向部分和在鰭片103’的側壁上的垂直部分。柵極介質層106例如由HfO2組成，厚度約為2-5nm。閾值調(diào)節(jié)金屬層107例如由選自TaN、TaAlN, TiAlN等的一種金屬組成，厚度約為3_15nm。
[0036]然后，通過各向異性的干法蝕刻(例如反應離子蝕刻)，在未使用附加的光致抗蝕劑掩模的情形下，先蝕刻去除閾值調(diào)節(jié)金屬層107的橫向部分，然后以閾值調(diào)節(jié)金屬層107作為硬掩模，進一步蝕刻去除柵極介質層106的暴露部分，如圖4所示。
[0037]盡管在該實施例中示出了閾值調(diào)節(jié)金屬層107，但該層是可選的。根據(jù)FinFET的設計要求，可以包括或不包括閾值調(diào)節(jié)金屬層107。
[0038]然后，通過各向異性的干法蝕刻(例如反應離子蝕刻)，在未使用附加的光致抗蝕劑掩模的情形下，按照與柵極介質層106自對準的方式去除應力作用層102的顯露部分。由于蝕刻劑的選擇性，該蝕刻在半導體襯底101的表面停止。應力作用層102的位于柵極介質層106、閾值調(diào)節(jié)金屬層107和襯墊氮化物層105下方的部分保留，如圖5所示。
[0039]然后，通過各向異性的干法蝕刻或濕法蝕刻，在未使用附加的光致抗蝕劑掩模的情形下，進一步蝕刻應力作用層102。由于蝕刻劑的選擇性，僅僅應力作用層102受到蝕刻，而未蝕刻下方的半導體襯底101。并且，該蝕刻從應力作用層102的側面開始橫向進行，在柵極介質層106下方形成底切部分，如圖6所示。
[0040]通過控制蝕刻時間，使得應力作用層102的至少位于鰭片103’下方的那部分保留，從而未發(fā)生穿通。如圖6中示意性說明的那樣，應力作用層102的剩余部分的寬度W應當大于或等于鰭片103’的寬度W，例如lXw< W< lOOXw，從而可以為鰭片103’提供足夠的機械支撐。
[0041]蝕刻之后的應力作用層102在鰭片103’下方與鰭片103’平行延伸，并且類似地在鰭片103’的長度方向上的尺寸遠大于在鰭片103’的寬度方向上的尺寸。該蝕刻在鰭片103’的寬度方向上暴露應力作用層102的兩個側面。
[0042]然后，通過旋涂在半導體結構的表面上形成光致抗蝕劑層202，并通過其中包括曝光和顯影的光刻工藝將光致抗蝕劑層202形成淺溝槽隔離的圖案。
[0043]然后，利用光致抗蝕劑層202作為掩模，通過干法蝕刻，如離子銑蝕刻、等離子蝕亥IJ、反應離子蝕刻、激光燒蝕，或者通過其中使用蝕刻劑溶液的濕法蝕刻，在半導體襯底101中蝕刻出淺溝槽，如圖7a、7b、7c所示。在圖7a中示出了該蝕刻步驟之后半導體結構的俯視圖，可以看到在半導體結構的頂部表面上形成了含有圖案光致抗蝕劑層202和在半導體襯底101中形成的淺溝槽的底部。在圖7b中示出該蝕刻步驟之后沿圖7a中的線A-A(在鰭片103’的寬度方向上)獲取的半導體結構的截面圖；在圖7c中示出該蝕刻步驟之后沿圖7a中的線B-B(在鰭片103’的長度方向上)獲取的半導體結構的截面圖。應當注意，為了簡明起見，在先前的圖1至6以及隨后的圖8-11中僅示出沿圖7a中的線A-A (在鰭片103’的寬度方向上)獲取的半導體結構的截面圖。[0044]參見圖7b，在鰭片103’的寬度方向上，光致抗蝕劑層202中的開口直接露出半導體襯底101的上表面,從而上述的蝕刻從半導體襯底101的表面開始并達到一定深度。參見圖7c，在鰭片103’的長度方向上，光致抗蝕劑層202中的開口露出襯墊氮化物層105的上表面，從而上述的蝕刻從襯墊氮化物層105開始，依次向下穿過襯墊氮化物層105、襯墊氧化物層104、鰭片103’、應力作用層102，并蝕刻半導體襯底101達到一定深度。
[0045]上述形成淺溝槽的步驟與傳統(tǒng)的淺溝槽工藝的相似之處在于淺溝槽(以及隨后形成的淺溝槽隔離)限定FinFET的有源區(qū)域。將在淺溝槽圍繞的區(qū)域中形成FinFET的源極、漏極和柵極。然而，不同之處在于淺溝槽還在鰭片103’的長度方向上暴露應力作用層102的兩端。應力作用層102的形狀與鰭片103’相似，并且在長度方向的兩端和寬度方向的兩個側面具有自由表面，從而應力作用層102自身的應力沿著鰭片103’的長度方向在淺溝槽中釋放(relax)，反過來在上方的鰭片103’中產(chǎn)生沿著鰭片103’的長度方向的拉應力或壓應力。
[0046]然后，通過在溶劑中溶解或灰化去除光致抗蝕劑層202。通過上述已知的沉積工藝，在半導體結構的表面上沉積絕緣隔離層108。
[0047]然后，通過上述已知的沉積工藝，在半導體結構的表面上形成覆蓋的絕緣隔離層108 (例如氧化物)，如圖8所示。在一個實例中，可以通過高密度等離子體(HDP)形成絕緣隔離層108。絕緣隔離層108包括在半導體襯底101和鰭片103’上方延伸的橫向部分和在閾值調(diào)節(jié)金屬層107上延伸的垂直部分，選擇沉積工藝的參數(shù)，使得在半導體襯底101上方延伸的橫向部分的厚度大于在鰭片103’上方延伸的橫向部分和在閾值調(diào)節(jié)金屬層107上延伸的垂直部分的厚度。絕緣隔離層108的一部分填充半導體襯底101中的淺溝槽，從而形成淺溝槽隔離。并且，絕緣隔離層108的另一部分填充柵極介質層106下方的底切部分。
[0048]然后，通過各向異性的干法蝕刻或濕法蝕刻，在未使用附加的光致抗蝕劑掩模的情形下，蝕刻絕緣隔離層108，如圖9所示。
[0049]例如通過控制蝕刻時間，使得蝕刻去除絕緣隔離層108在鰭片103’上方延伸的橫向部分和在閾值調(diào)節(jié)金屬層107上延伸的垂直部分，以暴露閾值調(diào)節(jié)金屬層107。在蝕刻之后，絕緣隔離層108在半導體襯底101上方的水平部分的高度等于或大于柵極介質層106的底部，使得可以填充半導體襯底101中的淺溝槽和柵極介質層106下方的底切部分。
[0050]然后，通過上述已知的半導體沉積工藝，在半導體結構的表面上形成覆蓋的柵極導體層109(例如多晶硅)，如圖10所示。采用光致抗蝕劑掩模(未示出)，對柵極導體層109進行圖案化，以形成沿著橫向方向延伸的柵極圖案，如圖11所示。
[0051]該圖案化中采用的蝕刻步驟進一步去除閾值調(diào)節(jié)金屬層107的顯露部分，同時保留閾值調(diào)節(jié)金屬層107的位于蝕刻之后的柵極導體層106下方的部分。在可選的實施例中，該圖案化中采用的蝕刻步驟進一步去除柵極介質層106的顯露部分，同時保留柵極介質層106的位于蝕刻之后的閾值調(diào)節(jié)金屬層107下方的部分。
[0052]絕緣隔離層108將柵極導體層109與半導體襯底101、應力作用層102和鰭片103’之間電隔離。
[0053]然后，通過在溶劑中溶解或灰化去除光致抗蝕劑層(未示出)。
[0054]在完成圖1-11所示的步驟之后，按照常規(guī)的工藝對鰭片的兩端執(zhí)行源/漏注入，然后例如在約1000-1080°C的溫度下執(zhí)行尖峰退火(spike anneal)，以激活通過先前的注入步驟而注入的摻雜劑并消除注入導致的損傷，從而形成源區(qū)和漏區(qū)。在所得到的半導體結構上形成層間絕緣層、位于層間絕緣層中的通孔、位于層間絕緣層上表面的布線或電極，從而完成FinFET的其他部分。
[0055]根據(jù)本發(fā)明的另一個實施例，執(zhí)行圖12至23所示的步驟以制造應變FinFET，在圖中示出了不同階段的半導體結構的截面圖。
[0056]按照針對圖1，通過已知的沉積工藝，在半導體襯底101 (例如體硅)上依次形成應力作用層102 (例如SiGe)和半導體層103 (例如Si)，并且進一步形成襯墊氧化物層104 (例如氧化硅)和襯墊氮化物層105 (例如氮化硅)。
[0057]然后，通過旋涂在半導體結構的表面上形成光致抗蝕劑層203，并通過其中包括曝光和顯影的光刻工藝將光致抗蝕劑層203形成淺溝槽隔離的圖案。
[0058]然后，利用光致抗蝕劑層203作為掩模，通過干法蝕刻，如離子銑蝕刻、等離子蝕亥IJ、反應離子蝕刻、激光燒蝕，或者通過其中使用蝕刻劑溶液的濕法蝕刻，在半導體襯底101中蝕刻出淺溝槽，如圖12a、12b、12c所示。在圖12a中示出了該蝕刻步驟之后半導體結構的俯視圖，可以看到在半導體結構的頂部表面上形成了含有圖案光致抗蝕劑層203和在半導體襯底101中形成的淺溝槽的底部。在圖12b中示出該蝕刻步驟之后沿圖12a中的線A-A(在將要形成的鰭片的寬度方向上)獲取的半導體結構的截面圖；在圖12c中示出該蝕刻步驟之后沿圖12a中的線B-B(在將要形成的鰭片的長度方向上)獲取的半導體結構的截面圖。應當注意，為了簡明起見，在隨后的圖13-23中僅示出沿圖12a中的線A-A獲取的半導體結構的截面圖。
[0059]上述形成淺溝槽的步驟與傳統(tǒng)的淺溝槽工藝相同，用于限定FinFET的有源區(qū)域。
[0060]然后，通過上述已知的沉積工藝，在半導體結構的表面上形成覆蓋的絕緣隔離層108’(例如氧化物)。在一個實例中，可以通過高密度等離子體(HDP)形成絕緣隔離層108’。以襯墊氮化物層105作為停止層，對半導體結構進行化學機械平面化(CMP)，以獲得平整的表面。該化學機械平面化去除了絕緣隔離層108’位于淺溝槽外部的部分，絕緣隔離層108’位于淺溝槽內(nèi)部的部分形成淺溝槽隔離，如圖13所示。
[0061]按照針對圖1已經(jīng)描述的方式，在襯墊氮化物層105上形成包含圖案的光致抗蝕劑層204，如圖14所示。
[0062]按照針對圖2已經(jīng)描述的方式，利用光致抗蝕劑層201作為掩模，蝕刻襯墊氮化物層105和襯墊氧化物層104，如圖15所示。該蝕刻還去除位于淺溝槽中的絕緣隔離層108’的至少一部分，在將要形成的鰭片的長度方向暴露應力作用層102的兩端。襯墊氮化物層105和襯墊氧化物層104的剩余部分一起，在隨后的步驟中作為用于形成鰭片時的硬掩模以及形成鰭片后的保護層。
[0063]按照針對圖3已經(jīng)描述的方式，利用襯墊氮化物層105和襯墊氧化物層104 —起作為形成硬掩模，蝕刻半導體層103以形成鰭片103’，如圖16所示。
[0064]按照針對圖4已經(jīng)描述的方式，在半導體鰭片103’的側面上形成柵極介質層106和可選的閾值調(diào)節(jié)金屬層107，如圖17所示。
[0065]按照針對圖5已經(jīng)描述的方式，與柵極介質層106自對準地蝕刻應力作用層102，如圖18所示。
[0066]按照針對圖6已經(jīng)描述的方式，進一步蝕刻應力作用層102，以在柵極介質層106下方形成底切部分，如圖19所示。該蝕刻在鰭片103’的寬度方向上暴露應力作用層102的兩個側面。應力作用層102的形狀與鰭片103’相似，并且在長度方向的兩端和寬度方向的兩個側面具有自由表面，從而應力作用層102自身的應力沿著鰭片103’的長度方向在淺溝槽中釋放，反過來在上方的鰭片103’中產(chǎn)生沿著鰭片103’的長度方向的拉應力或壓應力。
[0067]按照針對圖8已經(jīng)描述的方式，通過上述已知的沉積工藝，在半導體結構的表面上形成覆蓋的絕緣隔離層108”(例如氧化物)，如圖20所示。
[0068]按照針對圖9已經(jīng)描述的方式，蝕刻絕緣隔離層108” (例如氧化物)，如圖20所示。在圖20中，將絕緣隔離層108”和先前形成的絕緣隔離層108’ 一起表示成絕緣隔離層108。在蝕刻之后，絕緣隔離層108在半導體襯底101上方的水平部分的高度等于或大于柵極介質層106的底部，使得可以填充半導體襯底101中的淺溝槽和柵極介質層106下方的底切部分。
[0069]按照針對圖10和11已經(jīng)描述的方式，在柵極介質層106的上方形成柵極導體層109并對其圖案化，如圖22和23所示。
[0070]在完成圖12-23所示的步驟之后，按照常規(guī)的工藝對鰭片的兩端執(zhí)行源/漏注入，然后例如在約1000-1080°C的溫度下執(zhí)行尖峰退火(spike anneal)，以激活通過先前的注入步驟而注入的摻雜劑并消除注入導致的損傷，從而形成源區(qū)和漏區(qū)。在所得到的半導體結構上形成層間絕緣層、位于層間絕緣層中的通孔、位于層間絕緣層上表面的布線或電極，從而完成FinFET的其他部分。
[0071]圖24示出利用上述方法形成的FinFET的透視圖。FinFET 100包括半導體襯底101，半導體襯底101上的應力作用層102，以及應力作用層102上的半導體鰭片103’。該半導體鰭片103’包括沿著其長度方向延伸的兩個側壁。FinFET 100還包括半導體鰭片103’的側壁上的柵極介質層106和柵極介質層106上的柵極導體層109。FinFET 100進一步包括半導體鰭片103’的兩端處的源區(qū)和漏區(qū)(未示出)。應力作用層102在半導體鰭片103’下方與半導體鰭片103’平行延伸并且沿著半導體鰭片103’的長度方向對半導體鰭片103’施加應力。應力作用層102的形狀與半導體鰭片103’相似，沿著半導體鰭片103’的長度方向的第一尺寸大于沿著半導體鰭片103’的寬度方向的第二尺寸。采用淺溝槽隔離限定應力作用層102的第一尺寸，使得應力作用層在半導體鰭片103’的長度方向上的兩個端部與淺溝槽隔尚鄰接(未不出)。
[0072]絕緣隔離層108將柵極導體層109與半導體襯底101、應力作用層102和半導體鰭片103’之間電隔離。并且，絕緣隔離層108的一部分還填充淺溝槽隔離，以形成淺溝槽隔離。
[0073]在圖24中還示出了位于柵極介質層106和柵極導體層109之間的閾值調(diào)節(jié)金屬層107，用于調(diào)節(jié)FinFET 100的閾值電壓，以及位于半導體鰭片103’的上表面上的襯墊氧化物層104和襯墊氮化的層，用于將半導體鰭片103’與柵極導體109之間電隔離。然而，這些層只是可選的。如果FinFET 100具有合適的閾值電壓，則在FinFET 100中可以省去閾值調(diào)節(jié)金屬層107。如果柵極介質層106位于半導體鰭片103’的上表面上，則在FinFET100中可以去除襯墊氧化物層104和襯墊氮化物層105。
[0074]因此，本發(fā)明不局限于所描述的實施例。對于本領域的技術人員明顯可知的變型或更改，均在本發(fā)明的保護范圍之內(nèi)。
【權利要求】
1.一種制造FinFET的方法，包括: 在半導體襯底上形成應力作用層； 在應力作用層上形成半導體層； 采用半導體層形成半導體鰭片，該半導體鰭片包括沿著其長度方向延伸的兩個側壁； 在半導體鰭片的側壁上形成柵極介質層； 在柵極介質層上形成柵極導體層，使得柵極介質層夾在柵極導體層和半導體鰭片之間；以及 在半導體鰭片的兩端形成源區(qū)和漏區(qū)， 其中應力作用層在半導體鰭片下方半導體鰭片平行延伸，并且應力作用層沿著半導體鰭片的長度方向對半導體鰭片施加應力。
2.根據(jù)權利要求1所述的方法，其中所述應力作用層沿著半導體鰭片的長度方向的第一尺寸大于沿著半導體鰭片的寬度方向的第二尺寸。
3.根據(jù)權利要求2所述的方法，其中所述應力作用層的第二尺寸大于半導體鰭片的寬度。
4.根據(jù)權利要求2所述的方法，在形成柵極介質層和形成柵極導體層的步驟之間還包括:形成淺溝槽隔離，以限定FinFET的有源區(qū)以及應力作用層的第一尺寸，使得應力作用層在半導體鰭片的長度方向上的兩個端部與淺溝槽隔離鄰接。
5.根據(jù)權利要求2·所述的方法，在形成半導體層和形成半導體鰭片之間還包括:還包括:形成淺溝槽隔離，以限定FinFET的有源區(qū)以及應力作用層的第一尺寸，使得應力作用層在半導體鰭片的長度方向上的兩個端部與淺溝槽隔離鄰接。
6.根據(jù)權利要求2所述的方法，在形成柵極介質層和形成柵極導體層的步驟之間還包括:蝕刻應力作用層以限定應力作用層的第二尺寸。
7.根據(jù)權利要求6所述的方法，其中蝕刻應力作用層包括: 采用各向異性蝕刻去除應力作用層的未被半導體鰭片和柵極介質層遮擋的部分；以及 采用各向同性蝕刻去除應力作用層位于柵極介質層下方的一部分以形成底切。
8.根據(jù)權利要求6所述的方法，在蝕刻應力作用層和形成柵極導體層的步驟之間，還包括形成絕緣隔離層，其中，該絕緣隔離層將柵極導體層與半導體襯底、應力作用層和半導體鰭片之間電隔離。
9.根據(jù)權利要求1所述的方法，其中形成半導體鰭片包括: 在半導體層上形成硬掩模；以及 采用硬掩模將半導體層蝕刻成半導體鰭片。
10.根據(jù)權利要求9所述的方法，其中所述硬掩包括位于半導體層上的襯墊氧化物層和位于襯墊氧化物層上的襯墊氮化物層。
11.根據(jù)權利要求1所述的方法，其中在形成柵極介質層和柵極導體層之間，還包括形成夾在柵極介質層和柵極導體層之間的閾值調(diào)節(jié)金屬層。
12.根據(jù)權利要求1所述的方法，其中半導體鰭片由Si組成，應力作用層由選自SiGe和S1:C的一種材料組成。
13.一種 FinFET，包括: 半導體襯底；半導體襯底上的應力作用層； 應力作用層上的半導體鰭片，該半導體鰭片包括沿著其長度方向延伸的兩個側壁； 半導體鰭片的側壁上的柵極介質層； 柵極介質層上的柵極導體層；以及 半導體鰭片的兩端處的源區(qū)和漏區(qū)， 其中應力作用層在半導體鰭片下方與半導體鰭片平行延伸并且沿著半導體鰭片的長度方向對半導體鰭片施加應力。
14.根據(jù)權利要求13所述的FinFET，其中所述應力作用層沿著半導體鰭片的長度方向的第一尺寸大于沿著半導體鰭片的寬度方向的第二尺寸。
15.根據(jù)權利要求14所述的FinFET，其中所述應力作用層的第二尺寸大于半導體鰭片的寬度。
16.根據(jù)權利要求14所述的FinFET，還包括淺溝槽隔離，用于限定FinFET的有源區(qū)以及應力作用層的第一尺寸，使得應力作用層在半導體鰭片的長度方向上的兩個端部與淺溝槽隔離鄰接。
17.根據(jù)權利要求13所述的FinFET，還包括絕緣隔離層，其中，絕緣隔離層將柵極導體層與半導體襯底、應力作用層和半導體鰭片之間電隔離。
18.根據(jù)權利要求17所述的FinFET，其中絕緣隔離層的一部分形成淺溝槽隔離。
19.根據(jù)權利要求17所述的FinFET，其中絕緣隔離層的一部分在半導體介質下方與應力作用層鄰接。
20.根據(jù)權利要求13所述的FinFET，還包括夾在柵極介質層和柵極導體層之間的閾值調(diào)節(jié)金屬層。
21.根據(jù)權利要求13所述的方法，其中半導體鰭片由Si組成，應力作用層由選自SiGe和S1:C的一種材料組成。
【文檔編號】H01L29/78GK103579004SQ201210285604
【公開日】2014年2月12日 申請日期:2012年8月10日 優(yōu)先權日:2012年8月10日
【發(fā)明者】朱慧瓏, 許淼 申請人:中國科學院微電子研究所