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      半導體結構的形成方法

      文檔序號:7244838閱讀:124來源:國知局
      半導體結構的形成方法
      【專利摘要】一種半導體結構的形成方法,包括:提供半導體襯底,表面具有第一鰭部和第二鰭部,所述第一鰭部和第二鰭部頂部具有硬掩膜層;在第一鰭部和第二鰭部兩側溝槽內形成絕緣層,所述絕緣層低于第一鰭部和第二鰭部;在絕緣層表面形成側墻,所述側墻覆蓋硬掩膜層和第一鰭、第二鰭部的側壁所述側墻高度與硬掩膜層頂面齊平;去除第一鰭部頂部的硬掩膜層,暴露出第一鰭部的頂面,所述頂面與第一鰭部兩側側墻形成溝槽;在第一鰭部頂部的溝槽內進行選擇性外延,形成第三鰭部,所述第三鰭部高度與第一鰭部高度不同。所述半導體結構的形成方法可以在襯底上形多個具有不同高度的鰭部,有利于根據需要來調整鰭式場效應晶體管的總的溝道寬度,提高電路的性能。
      【專利說明】半導體結構的形成方法
      【技術領域】
      [0001]本發(fā)明涉及半導體【技術領域】,特別涉及一種半導體結構的形成方法。
      【背景技術】
      [0002]眾所周知,晶體管是集成電路中的關鍵元件。為了提高晶體管的工作速度,需要提高晶體管的驅動電流。又由于晶體管的驅動電流正比于晶體管的柵極寬度,要提高驅動電流,需要增加柵極寬度。但是,增加柵極寬度與半導體本身尺寸的按比例縮小相沖突,于是發(fā)展出了鰭式場效應晶體管(FinFET)。
      [0003]圖1示出了現有技術的一種鰭式場效應晶體管的立體結構示意圖。如圖1所示,包括:半導體襯底10,所述半導體襯底10上形成有凸出的鰭部14,鰭部14 一般是通過對半導體襯底10刻蝕后得到的;介質層11,覆蓋所述半導體襯底10的表面以及鰭部14的側壁的一部分;柵極結構12,橫跨在所述鰭部14上,覆蓋所述鰭部14的頂部和側壁,柵極結構12包括柵介質層(未示出)和位于柵介質層上的柵電極(未示出)。對于Fin FET,鰭部14的頂部以及兩側的側壁與柵極結構12相接觸的部分都成為溝道區(qū),即具有多個柵,有利于增大驅動電流,改善器件性能。由于現有技術中,在形成鰭部后就直接在襯底和鰭部上形成柵極結構,由于現有工藝的局限例如光刻分辨率的限制,很難在FinFET的尺寸上獲得技術節(jié)點的突破,晶體管的性能也有待進一步的提高。
      [0004]更多關于鰭式場效應晶體管的結構及形成方法請參考專利號為“US7868380B2”的
      美國專利。
      [0005]目前形成的FinFET器件中大多在一個芯片上所有的鰭式場效應晶體管都具有相同的鰭部高度,從而具有相同的溝道寬度。然而在一個芯片的實際的電路中,不同的電路的性能不同,需要的晶體管的性能也不同。所以,在一個芯片上形成不同高度的鰭部將有利于根據需要來調整電路的性能。

      【發(fā)明內容】

      [0006]本發(fā)明解決的問題是提供了一種半導體結構的形成方法,所述方法可以在一個芯片上形成多個具有不同高度的鰭部,工藝簡單,能夠有效地調節(jié)晶體管的性能以滿足實際需要。
      [0007]為解決上述問題,本發(fā)明提出了一種半導體結構的形成方法,包括:提供半導體襯底,所述半導體襯底表面具有第一區(qū)域和第二區(qū)域,所述第一區(qū)域表面具有第一鰭部,所述第二區(qū)域表面具有第二鰭部,所述第一鰭部頂部具有第一硬掩膜層,所述第二鰭部頂部具有第二硬掩膜層;在第一鰭部和第二鰭部兩側溝槽內形成絕緣層,所述絕緣層高度低于第一鰭部和第二鰭部的高度;在絕緣層表面形成側墻,所述側墻分別覆蓋第一硬掩膜層和第一鰭部的側壁以及第二硬掩膜層和第二鰭部的側壁,所述側墻高度與第一硬掩膜層和第二硬掩膜層頂面齊平;去除第一鰭部頂部的第一硬掩膜層,暴露出第一鰭部的頂面,所述頂面與第一鰭部兩側側墻形成溝槽;在第一鰭部頂部的溝槽內進行選擇性外延,形成第三鰭部,所述第三鰭部高度與第一鰭部高度不同。
      [0008]優(yōu)選的,所述第一硬掩膜層和第二硬掩膜層的材料包括SiN、SiON、SiO2或無定形碳。
      [0009]優(yōu)選的,所述絕緣層的材料包括Si02、SiN或SiON。
      [0010]優(yōu)選的,所述第一鰭部和第二鰭部的形成工藝是反應離子刻蝕。
      [0011]優(yōu)選的,形成所述絕緣層的方法包括:在溝槽內填充滿絕緣介質;用化學機械研磨的方法使絕緣介質與第一硬掩膜層和第二硬掩膜層齊平;回刻蝕所述絕緣介質,形成高度低于第一鰭部和第二鰭部的絕緣層。
      [0012]優(yōu)選的,所述側墻的材料包括SiON、SiO2, SiCN或BN。
      [0013]優(yōu)選的,在去除所述第一鰭部頂部的硬掩膜層之前,在第二區(qū)域表面形成覆蓋層。
      [0014]優(yōu)選的,還包括,去除第二鰭部頂部的第二硬掩膜層,暴露出第二鰭部的頂面,所述頂面與第二鰭部兩側側墻形成溝槽;在第二鰭部頂部的溝槽內進行選擇性外延形成第四鰭部,所述第四鰭部高度與第二鰭部高度不同。
      [0015]優(yōu)選的,在去除所述第二鰭部頂部的第二硬掩膜層之前,在第一區(qū)域表面形成覆蓋層。
      [0016]優(yōu)選的,所述覆蓋層的材料是光刻膠。
      [0017]優(yōu)選的,在第一鰭部或第二鰭部頂部的溝槽內進行選擇性外延的方法還包括:回刻去除側墻頂部的外延層。
      [0018]優(yōu)選的,去除所述側墻頂部的外延層之后,繼續(xù)刻蝕溝槽內的外延層分別形成第三鰭部和第四鰭部,所述第三鰭部和第四鰭部的高度不同且都不超過兩側側墻的高度。
      [0019]優(yōu)選的,形成柵極結構,所述柵極結構位于絕緣層表面并且橫跨所述第三鰭部與第二鰭部;在所述第三鰭部與第二鰭部兩端分別形成源極和漏極,所述源極和漏極位于柵極結構的兩側。
      [0020]優(yōu)選的,形成柵極結構,所述柵極結構位于絕緣層表面并且橫跨所述第三鰭部與第四鰭部;在所述第三鰭部與第四鰭部兩端分別形成源極和漏極,所述源極和漏極位于柵極結構的兩側。
      [0021]與現有技術相比,本發(fā)明具有以下優(yōu)點:
      [0022]本發(fā)明的技術方案,在刻蝕形成鰭部的工藝基礎上,利用鰭部頂部的硬掩膜層的厚度,調整不同鰭部之間的高度差,所述不同高度的鰭部之間的高度差不超過硬掩膜層的厚度,并且可以通過調整硬掩膜層的厚度來控制需要形成的較高鰭部的高度。由于本發(fā)明的技術方案在形成相同高度的鰭部的方法基礎上,形成具有不同高度的鰭部,采用的工藝與現有的技術兼容且簡便。
      [0023]本發(fā)明的技術方案,在鰭部及其頂部的硬掩膜層的側壁形成側墻,去除硬掩膜層之后,鰭部的頂面和兩側側墻之間形成溝槽,溝槽的寬度和高度即為鰭部的寬度和側墻高出鰭部頂面的高度。在溝槽內進行選擇性外延生長,由于側墻的存在,將外延層限制在溝槽內部生長,從而增加了鰭部的高度,鰭部所增加的高度受到所述溝槽高度的限制,所形成的鰭部高度不超過其兩側側墻的高度。所以本發(fā)明的技術方案利用簡單的刻蝕和外延工藝就將鰭部頂部硬掩膜層的厚度,轉化成鰭部頂部外延生長的高度。
      [0024]進一步的,由于本發(fā)明中形成側墻的材料選擇范圍較廣,并且可以根據需要對側墻材料進行優(yōu)化,例如采用退火等工藝,減少側墻內部的缺陷。一方面可以提高后續(xù)外延生長形成的鰭部與側墻接觸面之間的界面質量,減少鰭部的缺陷,另一方面可以降低最初形成鰭部的刻蝕工藝對鰭部表面造成的損傷,從而減少后續(xù)形成的晶體管的漏電流,提高晶體管的穩(wěn)定性。本發(fā)明的技術方案所采用的工藝,在調整鰭部的高度以及改善鰭部表面平整度的方面具有很高的靈活性。
      [0025]進一步的,本發(fā)明的技術方案,可以分別調整襯底上多個鰭部的高度。通過覆蓋層的位置,限定不需要改變高度的鰭部。對未被覆蓋區(qū)域的鰭部,去除其頂部的硬掩膜層后進行外延沉積后形成多個不同高度的鰭部。
      [0026]本發(fā)明技術方案,在形成不同高度鰭部的基礎上,形成的鰭式場效應晶體管??梢愿鶕娐返男枰{整場效應晶體管的總溝道寬度,提高器件的性能。
      【專利附圖】

      【附圖說明】
      [0027]圖1是本發(fā)明現有技術的鰭式場效應管的立體結構示意圖;
      [0028]圖2至圖10是本發(fā)明的實施例形成半導體結構的示意圖。
      【具體實施方式】
      [0029]如【背景技術】中所述,現有技術中在一個芯片上形成具有相同高度的鰭式場效應晶體管的方法,不能滿足實際電路設計中不同功能的電路對晶體管不同性能的需要。
      [0030]在現有的形成不同高度的鰭部的方法中,不同高度的鰭部之間的高度差較難控制,工藝步驟也較復雜,對鰭式場效應晶體管的溝道寬度的調整仍然需要進一步的提高。
      [0031]為了解決上述問題,本發(fā)明的實施例提出了一種半導體結構的形成方法。所述半導體結構具有不同的高度的鰭部。在現有技術形成的相同高度的鰭部基礎上,對不需要改變高度的鰭部進行遮蔽后,在需要調整高度的鰭部頂部利用外延生長工藝增加鰭部的高度,并且可以通過進一步的回刻工藝對所述鰭部的高度進行進一步的調整。形成不同高度的鰭部之后,進一步形成鰭式場效應晶體管。所述鰭式場效應晶體管具有多個鰭部,通過調整鰭部的高度來調整晶體管總的溝道寬度,來滿足實際電路的需要。本發(fā)明采用的工藝簡單,可以對鰭部的高度進行較為準確的調整。
      [0032]下面結合附圖,通過具體實施例,對本發(fā)明的技術方案進行清楚、完整的描述,顯然,所描述的實施例僅僅是本發(fā)明的可實施方式的一部分,而不是其全部。根據所述實施例,本領域的普通技術人員在無需創(chuàng)造性勞動的前提下可獲得的所有其它實施方式,都屬于本發(fā)明的保護范圍。
      [0033]具體的,請參考圖2至圖10,圖2至圖10是本發(fā)明的實施例半導體結構的形成過程的剖面示意圖。
      [0034]請參考圖2,提供襯底100,在襯底100上第一硬掩膜層IOla和第二硬掩膜層IOlb00
      [0035]所述襯底100的材料包括硅、鍺、鍺化硅、砷化鎵等半導體材料,可以是體材料也
      可以是復合結構如絕緣體上硅。本實施例中,采用的襯底是體硅。所述襯底100為后續(xù)工藝提供平臺。所述襯底具有第一區(qū)域001和第二區(qū)域002。
      [0036]首先在襯底表面沉積一層硬掩膜層,本實施例采用的硬掩膜層的材料是氮化硅。之后采用光刻工藝形成第一硬掩膜層IOla和第二硬掩膜層101b。所述第一硬掩膜層IOla和第二硬掩膜層IOlb限定了后續(xù)刻蝕工藝中形成的鰭部的位置和形狀。所述第一硬掩膜層IOla和第二硬掩膜層IOlb的厚度為后續(xù)形成的不同高度的鰭部之間的最大高度差。本實施例中,后續(xù)形成的不同高度的鰭部之間的高度差即為第一硬掩膜層IOla和第二硬掩膜層IOlb的厚度。所述第一硬掩膜層IOla和第二硬掩膜層IOlb的材料包括SiN、SiON、SiO2或無定形碳。
      [0037]請參考圖3,以第一硬掩膜層IOla和第二硬掩膜層IOlb為掩膜,對襯底100進行刻蝕,形成第一鰭部102和第二鰭部103。
      [0038]具體的,本實施例采用反應離子刻蝕的工藝,對襯底100進行刻蝕,在第一區(qū)域001形成的第一鰭部102,在第二區(qū)域002形成第二鰭部103,所述第一鰭部102和第二鰭部103具有相同的高度。第一鰭部102頂部具有第一硬掩膜層101a,第二鰭部頂部具有第二硬掩膜層101b。在本發(fā)明的其他實施例中,也可以采用干法刻蝕、濕法刻蝕或者兩者結合的刻蝕方法,形成所述第一鰭部102和第二鰭部103。
      [0039]請參考圖4,進行淺溝道填充和回刻工藝,在襯底表面及第一鰭部102和第二鰭部103兩側的溝槽內形成絕緣層104。
      [0040]具體的,本實施例中,采用化學沉積工藝對第一鰭部102和第二鰭部103兩側溝槽內進行絕緣介質的填充,所述絕緣介質材料包括Si02、SiN或SiON。本實施例中,在對絕緣介質進行回刻之前,先采用化學機械研磨的方法將溝槽外部多余的絕緣介質平坦化,其中第一硬掩膜層IOla和第二硬掩膜層IOlb充當研磨的終止層。隨后,通過回刻工藝,在溝槽內形成絕緣層104,所述絕緣層104的高度低于第一鰭部102和第二鰭部103的高度。
      [0041]請參考圖5,在第一區(qū)域001和第二區(qū)域002表面的絕緣層上形成側墻105和106,所述側墻分別覆蓋第一硬掩膜層IOla和第一鰭部102的側壁以及第二硬掩膜層IOlb和第二鰭部103的側壁,所述側墻105和106的高度與第一硬掩膜層IOla和第二硬掩膜層IOlb的頂面齊平;
      [0042]具體的,所述側墻105和側墻106的材料包括SiON、SiO2, SiCN或BN。本發(fā)明的實施例中采用的是SiON。
      [0043]形成所述側墻的工藝為:首先在絕緣層104表面、第一硬掩膜層IOla和第二硬掩膜層IOlb頂面與側壁以及第一鰭部102和第二鰭部103的側壁沉積一層SiON層,然后通過各相異性離子刻蝕去除絕緣層104和第一硬掩膜層IOla與第二硬掩膜層IOlb頂面的SiON,形成覆蓋鰭部與硬掩膜層側面的側墻105和106,所述側墻105和106與第一硬掩膜層IOla和第二硬掩膜層IOlb齊平。所述側墻105和106對第一鰭部102和第二鰭部103的側壁形成保護。
      [0044]請參考圖6,在第二區(qū)域002表面形成覆蓋層107,所述覆蓋層覆蓋第二區(qū)域002的絕緣層以及第二硬掩膜層IOlb的頂面和側墻103的表面。
      [0045]具體的,本實施例中,所述覆蓋層107的材料是光刻膠,容易在后續(xù)工藝中被去除。在本發(fā)明的其他實施例中,也可以采用氮化硅等材料,后續(xù)在通過刻蝕工藝去除。覆蓋層107在后續(xù)工藝中保護其所覆蓋的結構。在本實施例中,被所述覆蓋層107覆蓋的第二鰭部103在后續(xù)工藝中高度不發(fā)生改變。
      [0046]請參考圖7,去除第一鰭部102頂部的第一硬掩膜層IOla (如圖6所述)。[0047]具體的,本發(fā)明實施例中采用濕法刻蝕的方法,將第一鰭部102頂部的第一硬掩膜層IOla (如圖6所述)完全去除,直到暴露出第一鰭部102的頂面。在本發(fā)明的其他實施例中,也可以采用其他合適的干法或者濕法刻蝕工藝來去除所述第一硬掩膜層IOla (如圖6所述)。本實施例中,去除所述第一硬掩膜層IOla (如圖6所述)之后,在第一鰭部102頂面及其兩側的側墻105之間形成溝槽。所述溝槽的寬度為第一鰭部的寬度,所述溝槽的高度即為第一硬掩膜層IOla (如圖6所述)的厚度。在去除硬掩膜層IOla (如圖6所述)之后,將覆蓋層107 (如圖6所述)去除。
      [0048]請參考圖8,在第一鰭部頂部的溝槽內進行選擇性外延,形成第三鰭部102a。
      [0049]具體的,在暴露的第一鰭部102的頂部溝槽內用選擇性外延生長工藝使第一鰭部102的高度得到增加。本實施例中,由于第一鰭部102的材料是硅,所以用外延工藝沉積硅填充第一鰭部102頂部的溝槽。在本發(fā)明的其他實施例中,根據鰭部材料的不同,選擇相應的外延沉積材料。側墻105限制了外延生長的范圍,將外延層限制在溝槽內。當填充滿溝槽后,利用回刻工藝將側墻頂部多余的硅去除,形成相對較高的第三鰭部102a。第三鰭部102a的高度與原第一鰭部102相比,高度得到增加,所增加的高度即為第一硬掩膜層IOla(如圖6所述)的厚度。在本發(fā)明的其他實施例中,可以對該第三鰭部102a進行進一步的回刻來降低鰭部的高度,也可以通過控制選擇性外延的生長高度在不超過側墻頂部的高度范圍內對最終形成的鰭部高度進行調整。所述第三鰭部102a高度大于第二鰭部高度103,兩者之間的高度差即為第一硬掩膜層IOla的厚度。
      [0050]在本發(fā)明的其他實施例中,也可以再利用本實施例中的方法調整第二鰭部的高度,形成第四鰭部。將第一區(qū)域001表面形成覆蓋層之后,去除第二鰭部103頂部的第二硬掩膜層101b,暴露出第二鰭部103的頂面,所述頂面與兩側側墻106形成溝槽。在所述溝槽內進行選擇性填充,形成第四鰭部。
      [0051 ] 在本發(fā)明的其他實施例中,襯底上具有一個或多個相同高度的鰭部,所述鰭部頂部均有硬掩膜層,側壁具有側墻。覆蓋其中的一個或多個鰭部及其硬掩膜層,去除未被覆蓋的鰭部頂部的硬掩膜層,在鰭頂部形成溝槽,通過外延生長改變鰭部的高度,最終可以在襯底上形成多個不同高度的鰭部。
      [0052]在本發(fā)明的其他實施例中,可以根據需要多次的進行本實施例中的方法,靈活調整襯底上不同鰭部的高度,以滿足實際電路的要求。
      [0053]請參考圖9,去除側墻105、106和第二硬掩膜層101b。
      [0054]具體的,確定好鰭部102a的高度之后,分別去除側墻105(如圖8所述)和側墻106(如圖8所述),以及第二鰭部103頂部的第二硬掩膜層IOlb (如圖8所述),最終在襯底上形成了相對高的第三鰭部102a和相對短的第二鰭部103。
      [0055]請參考圖10,在所述第三鰭部102a和第二鰭部103表面形成柵極結構。
      [0056]所述柵極結構位于絕緣層103表面、且橫跨所述鰭部102a和第二鰭部103。所述柵極結構包括位于所述鰭部102a和第二鰭部103表面的柵介質層108和覆蓋所述柵介質層108的柵電極層109。所述柵介質層108的材料為絕緣材料,例如Si02、SiON或高K介質。所述柵電極層109的材料為多晶硅或金屬。以所述柵極結構為掩膜,在所述柵極結構兩側的鰭部內摻雜形成源/漏極(未示出)。
      [0057]本發(fā)明的實施例,通過去除硬掩膜層IOla (如圖6所示),在第一鰭部102頂面和側墻105之間形成溝槽,從而將第一硬掩膜層的厚度轉化為第一鰭部102頂部外延生長的最大高度。通過調整硬掩膜層的高度以及外延生長或回刻工藝能夠很靈活的調整鰭部的高度,從而進一步的調整后續(xù)形成的鰭式場效應晶體管的總的溝道寬度,以滿足實際電路工作中的需要。
      [0058]由于側墻的材料選擇范圍較廣,并且可以對其材料進行進一步的優(yōu)化或處理,例如退火等,提高形成的側壁的表面質量,這樣在后續(xù)外延生長的過程中形成的鰭部表面質量也會得到提高,從而減少例如錯位、空穴等缺陷;同樣后續(xù)對側墻進行去除的時候,也會相應減少對鰭部的損傷。后續(xù)在鰭部表面形成柵極結構之后,柵介質層與鰭部之間的界面質量較聞,從而能有效減少漏電流的廣生,提聞晶體管的穩(wěn)定性。
      [0059]以上所述,僅是本發(fā)明的較佳實施例而已,并非對本發(fā)明作任何形式上的限制。任何熟悉本領域的技術人員,在不脫離本發(fā)明技術方案范圍情況下,都可利用上述揭示的方法和技術內容對本發(fā)明技術方案作出許多可能的變動和修飾,或修改為等同變化的等效實施例。因此,凡是未脫離本發(fā)明技術方案的內容,依據本發(fā)明的技術實質對以上實施例所做的任何簡單修改、等同變化及修飾,均仍屬于本發(fā)明技術方案保護的范圍內。
      【權利要求】
      1.一種半導體結構的形成方法,其特征在于,包括: 提供半導體襯底,所述半導體襯底表面具有第一區(qū)域和第二區(qū)域,所述第一區(qū)域表面具有第一鰭部,所述第二區(qū)域表面具有第二鰭部,所述第一鰭部頂部具有第一硬掩膜層,所述第二鰭部頂部具有第二硬掩膜層; 在第一鰭部和第二鰭部兩側溝槽內形成絕緣層,所述絕緣層高度低于第一鰭部和第二鰭部的高度; 在絕緣層表面形成側墻,所述側墻分別覆蓋第一硬掩膜層和第一鰭部的側壁以及第二硬掩膜層和第二鰭部的側壁,所述側墻高度與第一硬掩膜層和第二硬掩膜層頂面齊平; 去除第一鰭部頂部的第一硬掩膜層,暴露出第一鰭部的頂面,所述頂面與第一鰭部兩側側墻形成溝槽; 在第一鰭部頂部的溝槽內進行選擇性外延,形成第三鰭部,所述第三鰭部高度與第一鰭部高度不同。
      2.根據權利要求1所述的半導體結構的形成方法,其特征在于,所述第一硬掩膜層和第二硬掩膜層的材料包括SiN、SiON, SiQ,或無定形碳。
      3.根據權利要求1所述的形成半導體結構的方法,其特征在于,所述絕緣層的材料包括 Si02、SiN 或 SiON。
      4.根據權利要求1所述的半導體結構的形成方法,其特征在于,所述第一鰭部和第二鰭部的形成工藝是反應離子刻蝕。
      5.根據權利要求1所述的半導體結構的形成方法,其特征在于,形成所述絕緣層的方法包括:在溝槽內填充滿絕緣介質;用化學機械研磨的方法使絕緣介質與第一硬掩膜層和第二硬掩膜層齊平;回刻蝕所述絕緣介質,形成高度低于第一鰭部和第二鰭部的絕緣層。
      6.根據權利要求1所述的半導體結構的形成方法,其特征在于,所述側墻的材料包括Si0N、Si02、SiCN*BN。
      7.根據權利要求1所述的半導體結構的形成方法,其特征在于,在去除所述第一鰭部頂部的第一硬掩膜層之前,在第二區(qū)域表面形成覆蓋層。
      8.根據權利要求1所述的半導體結構的形成方法,其特征在于,還包括,去除第二鰭部頂部的第二硬掩膜層,暴露出第二鰭部的頂面,所述頂面與第二鰭部兩側側墻形成溝槽;在第二鰭部頂部的溝槽內進行選擇性外延形成第四鰭部,所述第四鰭部高度與第二鰭部高度不同。
      9.根據權利要求8所述的半導體結構的形成方法,其特征在于,在去除所述第二鰭部頂部的第二硬掩膜層之前,在第一區(qū)域表面形成覆蓋層。
      10.根據權利要求7或9所述的半導體結構的形成方法,其特征在于,所述覆蓋層的材料是光刻膠。
      11.根據權利要求7或9所述的半導體結構的形成方法,其特征在于,在第一鰭部或第二鰭部頂部的溝槽內進行選擇性外延的方法還包括:回刻去除側墻頂部的外延層。
      12.根據權利要求7或9所述的半導體結構的形成方法,其特征在于,還包括:去除所述側墻頂部的外延層之后,繼續(xù)刻蝕溝槽內的外延層分別形成第三鰭部和第四鰭部,所述第三鰭部和第四鰭部的高度不同且都不超過兩側側墻的高度。
      13.根據權利要求1所述的半導體結構的形成方法,其特征在于,還包括:形成柵極結構,所述柵極結構位于絕緣層表面并且橫跨所述第三鰭部與第二鰭部;在所述第三鰭部與第二鰭部兩端分別形成源極和漏極,所述源極和漏極位于柵極結構的兩側。
      14.根據權利要求12所述的半導體結構的形成方法,其特征在于,還包括:形成柵極結構,所述柵極結構位于絕緣層表面并且橫跨所述第三鰭部與第四鰭部;在所述第三鰭部與第四鰭部兩端分別形成源極和漏極, 所述源極和漏極位于柵極結構的兩側。
      【文檔編號】H01L21/336GK103632978SQ201210313474
      【公開日】2014年3月12日 申請日期:2012年8月29日 優(yōu)先權日:2012年8月29日
      【發(fā)明者】鄧浩 申請人:中芯國際集成電路制造(上海)有限公司
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