用于場效應(yīng)晶體管的結(jié)構(gòu)和方法
【專利摘要】本發(fā)明提供半導(dǎo)體結(jié)構(gòu)的一個(gè)實(shí)施例，該半導(dǎo)體結(jié)構(gòu)包括半導(dǎo)體襯底；形成在半導(dǎo)體襯底中的淺溝槽隔離(STI)部件，其中STI部件是連續(xù)隔離部件并且包括位于第一區(qū)域中的第一部分和位于第二區(qū)域中的第二部分，STI部件的第一部分相對于STI部件的第二部分凹陷；位于半導(dǎo)體襯底中且鄰接STI部件的有源區(qū)；設(shè)置在有源區(qū)上且在第一方向上延伸至STI部件的第一區(qū)域的柵極堆疊件；形成在有源區(qū)中并且柵極堆疊件介于其間的源極和漏極部件；以及形成在有源區(qū)中且在第二方向上在源極和漏極部件之間延伸的溝道，第二方向不同于第一方向。溝道包括在第一方向上具有寬度W的頂部和高度H均小于寬度W的兩個(gè)側(cè)部。本發(fā)明提供了用于場效應(yīng)晶體管的結(jié)構(gòu)和方法。
【專利說明】用于場效應(yīng)晶體管的結(jié)構(gòu)和方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體結(jié)構(gòu)，具體而言，涉及用于場效應(yīng)晶體管的結(jié)構(gòu)和方法。
【背景技術(shù)】
[0002]集成電路已經(jīng)發(fā)展到具有高封裝密度和更小的部件尺寸(諸如45nm、32nm、28nm和20nm)的先進(jìn)技術(shù)。在這些先進(jìn)技術(shù)中，平面場效應(yīng)(或二維)晶體管具有配置在頂面中并具有有限的溝道寬度的溝道。因此，柵電極和溝道之間的電容耦合也是有限的。當(dāng)部件尺寸減小時(shí)，溝道寬度不能成比例減小以保持或增強(qiáng)器件性能。因此，晶體管占據(jù)了更多的電路面積并且封裝密度更大。在器件性能和封裝密度之間需要進(jìn)行權(quán)衡。因此，需要解決上述問題的晶體管結(jié)構(gòu)及制造該結(jié)構(gòu)的方法。

【發(fā)明內(nèi)容】

[0003]為了解決上述技術(shù)問題，一方面，本發(fā)明提供了一種半導(dǎo)體結(jié)構(gòu)，包括:半導(dǎo)體襯底；淺溝槽隔離(STI)部件，形成在所述半導(dǎo)體襯底中，其中，所述STI部件是連續(xù)隔離部件并且包括位于第一區(qū)域中的第一部分和位于第二區(qū)域中的第二部分，其中，所述STI的第一部分相對于所述STI部件的第二部分凹陷；有源區(qū)，位于所述半導(dǎo)體襯底中且鄰接所述STI部件；柵極堆疊件，設(shè)置在所述有源區(qū)上且在第一方向上延伸至所述STI部件的第一區(qū)域；源極和漏極部件，形成在所述有源區(qū)中，并且所述柵極堆疊件介于所述源極和漏極部件之間；以及溝道，形成在所述有源區(qū)中并且在第二方向上在所述源極和漏極部件之間延伸，所述第二方向不同于所述第一方向，其中，所述溝道包括在所述第一方向上具有寬度W的頂部和高度H均小于寬度W的兩個(gè)側(cè)部。
[0004]在所述的半導(dǎo)體結(jié)構(gòu)中，所述STI部件的第一部分具有第一頂面；所述STI部件的第二部分具有高于所述第一頂面的第二頂面；以及所述半導(dǎo)體襯底的有源區(qū)具有與所述第二頂面共面的第三頂面。
[0005]在所述的半導(dǎo)體結(jié)構(gòu)中，所述STI部件的第一部分具有第一頂面；所述STI部件的第二部分具有高于所述第一頂面的第二頂面；以及所述半導(dǎo)體襯底的有源區(qū)具有與所述第二頂面共面的第三頂面，其中，所述STI部件的第一部分具有第一厚度；以及所述STI部件的第二部分具有大于所述第一厚度的第二厚度。
[0006]在所述的半導(dǎo)體結(jié)構(gòu)中，所述STI部件的第一部分具有第一頂面；所述STI部件的第二部分具有高于所述第一頂面的第二頂面；以及所述半導(dǎo)體襯底的有源區(qū)具有與所述第二頂面共面的第三頂面，其中，所述柵極堆疊件具有與所述STI部件的第一部分和第二部分之間的界面對準(zhǔn)的側(cè)壁；以及柵極間隔件接觸所述柵極堆疊件的側(cè)壁且直接設(shè)置在所述STI部件的第二部分上。
[0007]在所述的半導(dǎo)體結(jié)構(gòu)中，所述STI部件的第一部分具有第一頂面；所述STI部件的第二部分具有高于所述第一頂面的第二頂面；以及所述半導(dǎo)體襯底的有源區(qū)具有與所述第二頂面共面的第三頂面，其中，所述柵極堆疊件具有與所述STI部件的第一部分和第二部分之間的界面對準(zhǔn)的側(cè)壁；以及柵極間隔件接觸所述柵極堆疊件的側(cè)壁且直接設(shè)置在所述STI部件的第二部分上，其中，所述有源區(qū)中的柵極堆疊件的第一部分具有第一底面；以及所述柵極間隔件具有與所述第一底面共面的第二底面。
[0008]在所述的半導(dǎo)體結(jié)構(gòu)中，所述STI部件的第一部分具有第一頂面；所述STI部件的第二部分具有高于所述第一頂面的第二頂面；以及所述半導(dǎo)體襯底的有源區(qū)具有與所述第二頂面共面的第三頂面，其中，所述柵極堆疊件具有與所述STI部件的第一部分和第二部分之間的界面對準(zhǔn)的側(cè)壁；以及柵極間隔件接觸所述柵極堆疊件的側(cè)壁且直接設(shè)置在所述STI部件的第二部分上，其中，所述有源區(qū)中的柵極堆疊件的第一部分具有第一底面；以及所述柵極間隔件具有與所述第一底面共面的第二底面，其中:所述柵極間隔件垂直接觸所述STI部件的第二部分的第二頂面；以及所述柵極堆疊件垂直接觸所述STI部件的第一部分的第一頂面。
[0009]在所述的半導(dǎo)體結(jié)構(gòu)中，所述STI部件的第一部分具有第一頂面；所述STI部件的第二部分具有高于所述第一頂面的第二頂面；以及所述半導(dǎo)體襯底的有源區(qū)具有與所述第二頂面共面的第三頂面，其中，所述柵極堆疊件具有與所述STI部件的第一部分和第二部分之間的界面對準(zhǔn)的側(cè)壁；以及柵極間隔件接觸所述柵極堆疊件的側(cè)壁且直接設(shè)置在所述STI部件的第二部分上，其中，所述有源區(qū)中的柵極堆疊件的第一部分具有第一底面；以及所述柵極間隔件具有與所述第一底面共面的第二底面，其中，所述柵極堆疊件的第二部分具有低于所述柵極間隔件的第二底面的第三底面。
[0010]在所述的半導(dǎo)體結(jié)構(gòu)中，所述STI部件的第一部分具有第一頂面；所述STI部件的第二部分具有高于所述第一頂面的第二頂面；以及所述半導(dǎo)體襯底的有源區(qū)具有與所述第二頂面共面的第三頂面，其中:所述柵極堆疊件包括柵極介電層和設(shè)置在所述柵極介電層上的柵電極；以及所述柵電極和所述柵極介電層分別包含選自由多晶硅和氮氧化硅；金屬和高k介電材料；硅化物和高k介電材料；和它們的組合所組成的組中的相應(yīng)的導(dǎo)電材料和介電材料。
[0011 ] 在所述的半導(dǎo)體結(jié)構(gòu)中，所述STI部件的第一部分具有第一頂面；所述STI部件的第二部分具有高于所述第一頂面的第二頂面；以及所述半導(dǎo)體襯底的有源區(qū)具有與所述第二頂面共面的第三頂面，其中，從上往下看，所述柵極堆疊件的延伸部分與所述STI部件的第一部分相匹配。
[0012]另一方面，本發(fā)明提供了一種半導(dǎo)體結(jié)構(gòu)，包括:淺溝槽隔離(STI)部件，形成在半導(dǎo)體襯底中；有源區(qū)，限定在所述半導(dǎo)體襯底中且被所述STI部件圍繞，所述STI部件和所述有源區(qū)具有共面的頂面；柵極堆疊件，形成在所述有源區(qū)上，所述柵極堆疊件的一部分延伸至所述STI部件，其中，所述柵極堆疊件的延伸部分垂直延伸到所述頂面的下方；以及源極和漏極部件，形成在所述有源區(qū)中且配置在所述柵極堆疊件的兩個(gè)相對面上。
[0013]在所述的半導(dǎo)體結(jié)構(gòu)中，溝道形成在所述有源區(qū)中且在所述源極和漏極部件之間延伸；以及所述源極和漏極部件、所述柵極堆疊件和所述溝道被配置用于形成場效應(yīng)晶體管。
[0014]在所述的半導(dǎo)體結(jié)構(gòu)中，溝道形成在所述有源區(qū)中且在所述源極和漏極部件之間延伸；以及所述源極和漏極部件、所述柵極堆疊件和所述溝道被配置用于形成場效應(yīng)晶體管，其中，所述溝道包含在第一方向上具有寬度W的頂部和高度H均小于所述寬度W的的兩個(gè)側(cè)部。
[0015]在所述的半導(dǎo)體結(jié)構(gòu)中，所述柵極堆疊件的延伸部分部分地嵌入所述半導(dǎo)體襯底中并且包括低于所述頂面的底面。
[0016]又一方面，本發(fā)明提供了一種方法，包括:在半導(dǎo)體襯底中形成淺溝槽隔離(STI)部件，在所述半導(dǎo)體襯底上限定有源區(qū)，其中，所述STI部件和半導(dǎo)體區(qū)域具有共面的表面；在所述有源區(qū)和所述STI部件上形成偽柵極；在所述半導(dǎo)體襯底上形成層間介電層(ILD);去除所述偽柵極，從而在所述ILD中形成柵極溝槽；選擇性地蝕刻暴露于所述柵極溝槽內(nèi)的所述STI部件；以及在所述柵極溝槽中形成金屬柵極。
[0017]所述的方法還包括:在形成所述偽柵極之后，實(shí)施第一離子注入以在所述有源區(qū)中形成輕摻雜的源極和漏極(LDD);在所述半導(dǎo)體襯底上形成所述ILD之前，在所述偽柵極的側(cè)壁上形成柵極間隔件；以及實(shí)施第二離子注入以形成與所述柵極間隔件對準(zhǔn)的重?fù)诫s的源極和漏極。
[0018]所述的方法還包括:在形成所述偽柵極之后，實(shí)施第一離子注入以在所述有源區(qū)中形成輕摻雜的源極和漏極(LDD);在所述半導(dǎo)體襯底上形成所述ILD之前，在所述偽柵極的側(cè)壁上形成柵極間隔件；以及實(shí)施第二離子注入以形成與所述柵極間隔件對準(zhǔn)的重?fù)诫s的源極和漏極，其中:形成所述ILD包括沉積介電材料層以及對所述介電材料層實(shí)施第一化學(xué)機(jī)械拋光(CMP)工藝；以及形成所述金屬柵極包括在所述柵極溝槽中沉積金屬層以及對所述金屬層實(shí)施第二 CMP工藝。
[0019]在所述的方法中，選擇性地蝕刻暴露于所述柵極溝槽內(nèi)的所述STI部件包括實(shí)施經(jīng)過調(diào)整的濕蝕刻工藝從而選擇性地使所述STI部件的暴露部分凹陷同時(shí)保留暴露于所述柵極溝槽內(nèi)的半導(dǎo)體襯底。
[0020]在所述的方法中，選擇性地蝕刻暴露于所述柵極溝槽內(nèi)的所述STI部件包括實(shí)施經(jīng)過調(diào)整的濕蝕刻工藝從而選擇性地使所述STI部件的暴露部分凹陷同時(shí)保留暴露于所述柵極溝槽內(nèi)的半導(dǎo)體襯底，其中，選擇性地凹陷包括選擇性地使所述STI部件的暴露部分凹陷，凹陷的厚度介于IOnm至約50nm之間。
[0021 ] 在所述的方法中，形成所述STI部件包括由第一介電材料形成所述STI部件；以及形成所述柵極間隔件包括由不同于所述第一介電材料的第二介電材料形成所述柵極間隔件。
[0022]在所述的方法中，形成所述STI部件包括:蝕刻所述半導(dǎo)體襯底以形成溝槽；沉積介電材料以填充所述溝槽；以及實(shí)施CMP工藝以平坦化所述半導(dǎo)體襯底使得所述半導(dǎo)體襯底和所述STI部件具有所述共面的頂面。
【專利附圖】

【附圖說明】
[0023]當(dāng)結(jié)合附圖進(jìn)行閱讀時(shí)，根據(jù)下面詳細(xì)的描述可以更好地理解本發(fā)明的各方面。應(yīng)該強(qiáng)調(diào)的是，根據(jù)工業(yè)中的標(biāo)準(zhǔn)實(shí)踐，對各種部件沒有被按比例繪制。實(shí)際上，為了清楚的論述，各種部件的尺寸可以被任意增大或減小。
[0024]圖1是在一個(gè)或多個(gè)實(shí)施例中根據(jù)本發(fā)明的各方面構(gòu)建的具有有源區(qū)和凹陷隔離部件的半導(dǎo)體結(jié)構(gòu)的俯視圖。
[0025]圖2至圖5是在一個(gè)或多個(gè)實(shí)施例中根據(jù)本發(fā)明的各方面構(gòu)建的圖1的半導(dǎo)體結(jié)構(gòu)的截面圖。
[0026]圖6是在一個(gè)實(shí)施例中根據(jù)本發(fā)明的各方面構(gòu)建的制造圖1的半導(dǎo)體結(jié)構(gòu)的方法的流程圖。
【具體實(shí)施方式】
[0027]可以理解為了實(shí)施各個(gè)實(shí)施例的不同部件，以下公開內(nèi)容提供了許多不同的實(shí)施例或?qū)嵗?。在下面描述元件和布置的特定?shí)例以簡化本發(fā)明。當(dāng)然這些僅是實(shí)例并不打算用于限定。另外，本發(fā)明可能在各個(gè)實(shí)例中重復(fù)附圖編號和/或字母。這種重復(fù)是為了簡明和清楚的目的且其本身并沒有表明所論述的各個(gè)實(shí)施例和/或結(jié)構(gòu)之間的關(guān)系。并且，在以下描述中第一部件在第二部件上方或者在第二部件上的形成可以包括其中第一部件和第二部件以直接接觸形成的實(shí)施例，并且也可以包括其中形成介于第一部件和第二部件之間的額外的部件，使得第一部件和第二部件可以不直接接觸的實(shí)施例。
[0028]圖1是具有有源區(qū)域和凹陷隔離部件的半導(dǎo)體結(jié)構(gòu)100的俯視圖。圖2至圖5是半導(dǎo)體結(jié)構(gòu)100的截面圖。具體而言，圖2是從剖面線AA’截取得到的截面圖，圖3是從剖面線BB’截取得到的截面圖，圖4是從剖面線CC’截取得到的截面圖，以及圖5是從剖面線DD’截取得到的截面圖。參照圖1至圖5論述了半導(dǎo)體結(jié)構(gòu)100及其制造方法。
[0029]半導(dǎo)體結(jié)構(gòu)100包括襯底102。襯底102包含硅?？蛇x地，襯底102包含鍺、硅鍺或其他適當(dāng)?shù)陌雽?dǎo)體材料。襯底102還包括各種摻雜區(qū)域。在一個(gè)實(shí)施例中，襯底102包括外延(或epi)半導(dǎo)體層。在另一個(gè)實(shí)施例中，襯底102包括通過適當(dāng)?shù)募夹g(shù)(諸如被稱為注氧隔離(SIMOX)的技術(shù))形成的用于隔離的掩埋介電材料層。
[0030]半導(dǎo)體結(jié)構(gòu)100包括在襯底102上形成的一個(gè)或多個(gè)有源區(qū)104。有源區(qū)104是半導(dǎo)體襯底102的用于在其上形成各種器件(諸如場效應(yīng)晶體管)的區(qū)域。在本實(shí)施例中，半導(dǎo)體結(jié)構(gòu)100包括在有源區(qū)104中形成的一個(gè)或多個(gè)場效應(yīng)晶體管(FET)。
[0031]有源區(qū)104是半導(dǎo)體襯底102的一部分并且包含硅或其他合適的半導(dǎo)體材料，諸如硅鍺。有源區(qū)104包含與襯底102的半導(dǎo)體材料相同的半導(dǎo)體材料。在可選的實(shí)施例中，有源區(qū)104包括通過合適的技術(shù)諸如外延生長形成的用于半導(dǎo)體材料與襯底102的半導(dǎo)體材料不同的源極和漏極的區(qū)域。例如，襯底102包含硅，而源極和漏極區(qū)域包含硅鍺、碳化硅或適當(dāng)配置的兩者。在一個(gè)實(shí)施例中，在有源區(qū)104中形成摻雜阱，諸如η型阱或ρ型阱。在一個(gè)實(shí)例中，有源區(qū)104包括用于將在其中形成的一個(gè)或多個(gè)ρ型場效應(yīng)晶體管的η型阱。在另一實(shí)例中，有源區(qū)104包括用于將在其中形成的一個(gè)或多個(gè)η型場效應(yīng)晶體管的P型阱。
[0032]在一個(gè)實(shí)施例中，有源區(qū)具有在具有短尺寸的第一方向(X軸或X方向)和具有長尺寸的第二方向(Y軸或Y方向)上延伸(span)的細(xì)長形狀。第一方向與第二方向垂直，如圖1所示。X軸和Y軸限定出襯底平面。還將Z軸或Z方向定義為與X方向和Y方向都垂直或者與襯底平面垂直的方向。
[0033]半導(dǎo)體結(jié)構(gòu)100包括在襯底中形成的用于限定各個(gè)有源區(qū)104以及使有源區(qū)彼此隔離開的一個(gè)(或多個(gè))淺溝槽隔離(STI)部件112。STI部件112包含一種或多種介電材料，諸如氧化硅、氮化硅、氮氧化硅、其他合適的介電材料或它們的組合。在一個(gè)實(shí)施例中，STI部件112的形成包括在半導(dǎo)體襯底102中蝕刻溝槽以及用介電材料填充溝槽。填充后的溝槽可以具有多層結(jié)構(gòu)，諸如具有填充溝槽的氮化硅的熱氧化物襯墊層。在另一實(shí)施例中，可以采用諸如生長墊氧化物；形成低壓化學(xué)汽相沉積(LPCVD)氮化硅層；通過光刻工藝和蝕刻圖案化氮化硅層和墊氧化物層以形成硬掩模；在襯底中蝕刻溝槽；任選地生長熱氧化物溝槽襯墊以改善溝槽界面；用氧化物填充溝槽；采用化學(xué)機(jī)械平坦化(CMP)以深蝕刻；以及采用氮化物蝕刻以去除氮化物層的工藝順序來形成STI部件。
[0034]有源區(qū)104鄰接STI部件112。在一個(gè)實(shí)施例中，STI部件112圍繞有源區(qū)104。具體地，如圖2所示，STI部件112包括位于第一區(qū)域中的第一部分112a和位于第二區(qū)域中的第二部分112b。通過適用于柵極溝槽的選擇性蝕刻工藝使第一部分112a相對于第二部分112b凹陷。以柵極替換程序形成柵極溝槽，后面將對其作進(jìn)一步描述。STI部件112的第一部分112a具有第一頂面114，而STI部件112的第二部分112b具有高于第一頂面的第二頂面116。有源區(qū)104具有與第二頂面116共面的第三頂面118。第一頂面114比第二頂面116低了尺寸H。在一個(gè)實(shí)施例中，尺寸H介于約IOnm至約40nm之間。
[0035]如圖2所示，位于第一區(qū)域中的STI部件的第一部分112a具有第一厚度Tl，而位于第二區(qū)域中的STI部件的第二部分112b具有第二厚度T2。第二厚度T2大于第一厚度Tl。此外，STI部件的第一部分112a的第一頂面114比STI部件的第二部分的頂面116低了距離 H = T2-T1。
[0036]半導(dǎo)體襯底100包括在有源區(qū)104上形成并且延伸至STI部件112上的柵極120。具體地，柵極120延伸至STI部件112的第一部分112a。柵極120包括柵極介電層和位于柵極介電層上的柵電極。柵極介電層和柵電極統(tǒng)稱為柵極堆疊件122。如圖2所示，柵極堆疊件122包括位于有源區(qū)104上的第一部分和延伸至STI部件的第一部分112a上的第二部分。柵極堆疊件122的第一部分包括設(shè)置在有源區(qū)104的第三頂面118上的第一底面和設(shè)置在STI部件112的第一頂面114上的第二底面。柵極堆疊件122的第二底面比柵極堆疊件122的第一底面低了距離H。
[0037]具體地，STI部件112上的柵極堆疊件122的第二部分與STI部件的第一部分112a對準(zhǔn)。在俯視圖中，柵極堆疊件122的第二部分與STI部件的第一部分112a相匹配。換句話說，柵極堆疊件122的第二部分的形狀和尺寸與STI部件的第一部分112a的形狀和尺寸相同。此外，柵極堆疊件122的第二部分和STI部件的第一部分112a的相應(yīng)邊緣彼此相互重疊且相匹配。在本實(shí)施例中，也是這樣的，因?yàn)闁艠O堆疊件122是通過包括如下步驟的程序形成的:形成偽柵極堆疊件；形成層間介層(ILD)層；實(shí)施CMP工藝；蝕刻偽柵極堆疊件以在ILD層中形成柵極溝槽；選擇性蝕刻以使暴露于柵極溝槽內(nèi)的STI部件的第一部分凹陷；然后通過沉積和拋光形成金屬柵極。
[0038]如圖3所示，STI部件112的第二部分112b和有源區(qū)104具有共面的頂面。具體地，STI部件112除了位于柵極堆疊件122下面的部分，與有源區(qū)104在頂面共面。
[0039]在一個(gè)實(shí)施例中，柵極120具有在第一方向(X方向)上取向(oriented)的伸長形狀。柵極120包含在第一方向上延伸的第一尺寸和在第二方向(Y方向)上延伸的第二尺寸。柵極120的第一尺寸大于柵極120的第二尺寸。
[0040]柵極介電層包括介電常數(shù)大于熱氧化硅的介電常數(shù)的高k介電層。在各個(gè)實(shí)施例中，高k介電層包含氮化硅、碳化硅、氮氧化硅、氧化鉿、氧化镥(Lu)、氧化鋁、氧化鋯、氧化鉭、氧化鈦、氧化鍶(Sr)或它們的組合。通過合適的技術(shù)諸如原子層沉積(ALD)形成高k介電層。在另一實(shí)施例中，柵極介電層包括界面層(IL)，諸如在有源區(qū)104和高k介電層上形成的熱氧化硅。
[0041]柵電極包含導(dǎo)電材料,諸如摻雜的多晶娃、金屬、金屬合金、娃化物或它們的組合。在各個(gè)實(shí)例中，柵電極包含鋁、鋁銅、銅、氮化鈦、鈦鎢、氮化鉭、金(Au)、銀(Ag)、硅化物、難熔金屬或它們的組合。通過合適的技術(shù)諸如化學(xué)汽相沉積(CVD)、物理汽相沉積(PVD)、電鍍或它們的組合形成導(dǎo)電材料。
[0042]在各個(gè)實(shí)施例中，柵極堆疊件包括柵電極和介電層的不同組合，諸如多晶硅和氮氧化硅；金屬和高k介電材料；鋁和難熔金屬以及高k介電材料；硅化物和高k介電材料、或它們的組合。
[0043]通過沉積和圖案化形成柵極堆疊件122，其中圖案化進(jìn)一步包括光刻工藝和蝕刻。例如，沉積柵極介電層和柵電極材料，沉積硬掩模并通過光刻工藝和蝕刻使其圖案化；然后通過硬掩模的開口進(jìn)行蝕刻來圖案化柵極材料。
[0044]柵極120還包括形成在柵極堆疊件的側(cè)壁上且設(shè)置在第二區(qū)域中的STI部件112的第二部分112b上的柵極間隔件124。柵極間隔件124包含一種或多種介電材料，諸如氧化硅、氮化硅、碳化硅、氮氧化硅、介電常數(shù)大于約5的高k介電材料或它們的組合。通過沉積和各向異性蝕刻(諸如干蝕刻)形成柵極間隔件124。柵極間隔件124形成在STI部件112的第二部分112b上且與STI部件112的第二部分112b的邊緣對準(zhǔn)。具體地，在俯視圖中，STI部件112的第一部分112a和第二部分112b之間的邊緣與柵極堆疊件122和柵極間隔件124之間的邊緣對準(zhǔn)。如圖2所示，柵極間隔件124包括設(shè)置在STI部件的第二部分112b的第二頂面上的第三底面。柵極間隔件124的第三底面與有源區(qū)104內(nèi)的柵極堆疊件122的第一底面共面并且比STI部件112的第一部分112a內(nèi)的柵極堆疊件122的第二底面高了尺寸H。
[0045]將柵極間隔件124的形成合并到用于形成柵極堆疊件122的程序中。在一個(gè)實(shí)施例中，形成偽柵極堆疊件并且在偽柵極堆疊件的側(cè)壁上形成柵極間隔件124。通過蝕刻以使暴露于柵極溝槽內(nèi)的STI部件112的第一部分112a凹陷去除偽柵極堆疊件之后，柵極間隔件124保留在STI部件112的第二部分112b上。
[0046]如圖5所示，將設(shè)置在STI部件112上的柵極堆疊件122的一部分部分地嵌入STI部件112中，嵌入深度為H。柵極間隔件124未嵌入STI部件112中，但設(shè)置在STI部件112的頂面上。
[0047]如圖4所示，半導(dǎo)體結(jié)構(gòu)100還包括形成在有源區(qū)104上的源極和漏極部件126。源極和漏極部件126在第二方向(Y方向)上間隔開并且配置在柵極堆疊件122的相對面上。在一個(gè)實(shí)施例中，源極和漏極部件126包括與柵極堆疊件122的面對準(zhǔn)的輕摻雜漏極(LDD)部件126a，并且還包括在柵極間隔件124之后形成的并且與柵極間隔件124的外部邊緣對準(zhǔn)的重?fù)诫s源極和漏極(S/D)126b。通過采用適當(dāng)?shù)膿诫s種類(諸如η型摻雜物或P型摻雜物)的離子注入，以及另外地用于活化的退火工藝來形成各個(gè)源極和漏極部件。在一個(gè)實(shí)例中，η型摻雜物包括磷。在另一實(shí)施例中，ρ型摻雜物包括硼。
[0048]在另一實(shí)施例中，在半導(dǎo)體材料與半導(dǎo)體襯底102的半導(dǎo)體材料不同的外延生長的半導(dǎo)體上形成源極和漏極部件126，用于提高載流子遷移率以及改善器件性能。在一個(gè)實(shí)施例中，通過包括蝕刻以使有源區(qū)的源極和漏極區(qū)域凹陷然后用半導(dǎo)體材料外延生長的程序形成外延生長的半導(dǎo)體材料。在另一實(shí)施例中，對于P型FET，外延生長的半導(dǎo)體材料包括硅鍺(SiGe)、碳化硅鍺(SiGeC)、鍺(Ge)、硅或它們的組合。在又一實(shí)施例中，對于η型FET，外延生長的半導(dǎo)體材料包括硅磷(SiP)、碳化硅(SiC)、碳化硅磷(SiPC)、硅或它們的組合。
[0049]半導(dǎo)體結(jié)構(gòu)100還包括形成在有源區(qū)中并且在源極和漏極部件126之間延伸的溝道(或溝道區(qū))128，如圖4所示。溝道在第二方向(Y方向)上從源極延伸至漏極的第一尺寸作為溝道長度(如圖4所示)，而在第一方向(X方向)上延伸的第二尺寸作為溝道寬度(如圖2所示)。
[0050]對于溝道寬度仍參照圖2，溝道128包括與柵極堆疊件122 (具體地是柵極介電層)相接觸的各個(gè)有源表面。更具體地，溝道128包括頂部和兩個(gè)側(cè)壁部分。溝道128的頂部在兩個(gè)側(cè)壁部分之間延伸，具有第一寬度W1。兩個(gè)側(cè)壁部分均延伸了第二寬度，該第二寬度約等于相應(yīng)的側(cè)壁的深度H。溝道128的總寬度從Wl增大至W，W等于或大于W1+2H。柵電極和溝道之間的耦合增加。
[0051]在本實(shí)施例中，溝道的頂部的寬度Wl大于溝道的每個(gè)側(cè)壁部分的寬度H。在一個(gè)實(shí)例中，溝道128的頂部的寬度Wl大于約50nm，而溝道128的側(cè)壁部分的寬度H小于約40nm。在一個(gè)實(shí)施例中，側(cè)壁寬度H介于約IOnm至約40nm之間。在另一實(shí)施例中，對于η型FET，頂面寬度Wl介于約50nm至約120nm之間。在又一實(shí)施例中，對于ρ型FET，頂面寬度Wl介于約35nm至約60nm之間?？梢酝ㄟ^針對各種考慮因素(諸如閾值電壓和/或抑制穿透(ant1-punch through, APT))而調(diào)整的一個(gè)或多個(gè)離子注入形成溝道128。
[0052]在本實(shí)施例中，溝道128、源極和漏極部件126和柵極120被配置用于形成場效應(yīng)晶體管，諸如η型FET或ρ型FET。通過增大溝道寬度來增強(qiáng)FET的器件性能。
[0053]在另一實(shí)施例中，半導(dǎo)體結(jié)構(gòu)100包括被多個(gè)STI部件112隔開的多個(gè)有源區(qū)104。每個(gè)有源區(qū)和相應(yīng)的STI部件具有上面所述的類似配置。例如，STI部件包括第一部分和第二部分。第一部分相對于第二部分凹陷。溝道包括頂部和相對的側(cè)壁部分。在這些有源區(qū)中形成各種η型FET和ρ型FET。這些η型FET和ρ型FET被配置用于形成靜態(tài)隨機(jī)存取存儲器(SRAM)單元。在具體實(shí)施例中，SRAM單元包括用于數(shù)據(jù)存儲和穿過柵極(pass gate)的兩個(gè)交叉稱合的兩個(gè)逆變器。在用于SRAM單元的又一實(shí)施例中，每個(gè)逆變器包括具有一個(gè)或多個(gè)P型FET的上拉器件和具有一個(gè)或多個(gè)η型FET的下拉器件。穿過柵極包括η型FET。在另一實(shí)施例中，半導(dǎo)體結(jié)構(gòu)100包括配置成陣列的多個(gè)SRAM單元。
[0054]圖6是在一個(gè)或多個(gè)實(shí)施例中根據(jù)本發(fā)明的各方面構(gòu)建的制造半導(dǎo)體結(jié)構(gòu)100的方法130的流程圖。參照圖1至圖6描述方法130。方法130開始于132，形成半導(dǎo)體襯底102。
[0055]方法130包括操作134，形成用于限定各個(gè)有源區(qū)104的一個(gè)或多個(gè)STI部件112。在一個(gè)實(shí)施例中，STI部件112的形成包括在半導(dǎo)體襯底102中蝕刻溝槽，以及用介電材料填充溝槽。填充后的溝槽可以具有多層結(jié)構(gòu)，諸如具有填充溝槽的氮化硅的熱氧化物襯墊層。在另一實(shí)施例中，可以采用諸如:生長墊氧化物；形成低壓化學(xué)汽相沉積(LPCVD)氮化硅層；通過光刻工藝和蝕刻圖案化氮化硅層和墊氧化物層以形成硬掩模；在襯底中蝕刻溝槽；任選地生長熱氧化物溝槽襯墊以改善溝槽界面；用氧化物填充溝槽；采用CMP工藝以蝕刻多余的介電材料并且平坦化表面；以及采用氮化物蝕刻以去除氮化物層的工藝順序來形成STI部件。
[0056]方法130可以包括其他操作，諸如通過離子注入在有源區(qū)104中形成一個(gè)或多個(gè)摻雜阱(例如，P阱和η阱)。
[0057]方法130包括操作136，在半導(dǎo)體襯底102上形成一個(gè)或多個(gè)偽柵極。偽柵極包括偽柵極堆疊件和柵極間隔件。偽柵極的形成包括形成包含介電材料層和位于介電材料層上的多晶硅層的偽柵極材料層，以及通過光刻工藝和蝕刻圖案化偽柵極材料層。圖案化的偽柵極設(shè)置在有源區(qū)104上并且在第一方向(X方向)上延伸至STI部件112。通過電介質(zhì)沉積和蝕刻(諸如干蝕刻)形成柵極間隔件124。
[0058]方法130還包括操作138，在有源區(qū)104上形成源極和漏極部件126。源極和漏極部件126在第二方向(Y方向)上間隔開并且被配置在柵極堆疊件122的相對面上。在一個(gè)實(shí)施例中，源極和漏極部件126包括與柵極堆疊件122的面對準(zhǔn)的輕摻雜的漏極(LDD)部件126a并且還包括在柵極間隔件124之后形成的并且與柵極間隔件124的外部邊緣對準(zhǔn)的重?fù)诫s的源極和漏極(S/D)126b。通過采用適當(dāng)?shù)膿诫s種類(諸如η型摻雜物或ρ型摻雜物)的離子注入形成各個(gè)源極和漏極部件。接著可以進(jìn)行用于活化的退火工藝。在一個(gè)實(shí)例中，η型摻雜物包括磷。在另一實(shí)例中，ρ型摻雜物包括硼。在另一實(shí)施例中，源極和漏極部件126包含外延生長的半導(dǎo)體材料。在這種情況下，通過蝕刻工藝使源極和漏極區(qū)域中的半導(dǎo)體襯底凹陷，在凹陷的區(qū)域中外延生長半導(dǎo)體材料。然后實(shí)施離子注入。
[0059]在半導(dǎo)體材料與半導(dǎo)體襯底102的半導(dǎo)體材料不同的外延生長的半導(dǎo)體上形成源極和漏極部件126，用于提高載流子遷移率并改善器件性能。在一個(gè)實(shí)施例中，對于ρ型FET，外延生長的半導(dǎo)體材料包括硅鍺(SiGe)、碳化硅鍺(SiGeC)、鍺(Ge)或它們的組合。在又一實(shí)施例中，對于于η型FET,外延生長的半導(dǎo)體材料包括娃磷(SiP)、碳化娃(SiC)、碳化硅磷(SiPC)或它們的組合。
[0060]方法130包括操作140，在半導(dǎo)體襯底102和偽柵極上形成ILD層。通過包括沉積和CMP的程序形成ILD層。CMP工藝去除沉積在偽柵極上的ILD并且平坦化表面。ILD層包含氧化硅、低k介電材料、其他合適的介電材料或它們的組合。沉積可以包括CVD或旋涂和固化。
[0061]方法130包括操作142，去除偽柵極，在ILD層中形成柵極溝槽。實(shí)施蝕刻工藝以去除偽柵極堆疊件，而同時(shí)保留柵極間隔件124。因此，柵極間隔件124保留并且作為柵極溝槽的側(cè)壁暴露出來。蝕刻工藝可以包括調(diào)整多個(gè)蝕刻步驟以去除相應(yīng)的偽柵極材料層。在一個(gè)實(shí)施例中，通過蝕刻工藝從偽柵極僅去除導(dǎo)電材料層。在另一實(shí)施例中，通過蝕刻工藝去除偽柵極中的導(dǎo)電材料層和介電材料層。暴露出有源區(qū)104和柵極溝槽內(nèi)的STI部件112。
[0062]方法130包括操作144，通過調(diào)整蝕刻工藝以選擇性地去除STI部件112的介電材料同時(shí)基本上保留襯底102的半導(dǎo)體材料使暴露于柵極溝槽內(nèi)的STI部件112凹陷。因此，使STI部件112的第一部分112a凹陷并且與柵極溝槽自動對準(zhǔn)(因而與待形成的金屬柵極對準(zhǔn))。在一個(gè)實(shí)例中，STI部件112包含氧化硅，蝕刻工藝采用氫氟酸(HF)溶液進(jìn)行濕蝕刻。
[0063]在源極和漏極部件126之間的有源區(qū)中限定溝道128。方法130可以包括其他摻雜工藝以調(diào)整溝道的閾值電壓或其他因素。具體地，如圖2所示，溝道128包括與柵極堆疊件122(具體是柵極介電層)相接觸的各個(gè)有源表面。更具體而言，溝道128包括頂部和兩個(gè)側(cè)壁部分。溝道128的頂部在兩個(gè)側(cè)壁部分之間延伸，具有第一寬度W1。兩個(gè)側(cè)壁部分均延伸了第二寬度，第二寬度約等于相應(yīng)的側(cè)壁的深度H。溝道128的總寬度從Wl增大至W，W等于或大于W1+2H。柵電極和溝道之間的耦合增加。
[0064]在本實(shí)施例中，溝道的頂部的寬度Wl大于溝道的每個(gè)側(cè)壁部分的寬度H。在一個(gè)實(shí)例中，溝道128的頂部的寬度Wl大于約50nm，而溝道128的側(cè)壁部分的寬度H小于約40nm。在一個(gè)實(shí)施例中，側(cè)壁寬度H介于約IOnm至約40nm之間。在另一實(shí)施例中，對于η型FET，頂面寬度Wl介于約50nm至約120nm之間。在又一實(shí)施例中，對于ρ型FET，頂面寬度Wl介于約35nm至約60nm之間?？梢酝ㄟ^針對各種考慮因素(諸如閾值電壓和/或抑制穿透(APT))而調(diào)整的一個(gè)或多個(gè)離子注入形成溝道128。
[0065]方法130包括操作146，通過包括沉積和CMP的程序形成柵極堆疊件122。在僅去除偽柵極堆疊件中的導(dǎo)電材料的一個(gè)實(shí)施例中，沉積工藝僅沉積導(dǎo)電材料。在去除偽柵極堆疊件中的導(dǎo)電材料和介電材料的另一實(shí)施例中，沉積工藝沉積高k介電層和金屬電極層。CMP工藝去除沉積在ILD層上的多余的柵極材料并且平坦化表面。在又一實(shí)施例中，用于η型FET的柵極堆疊件和用于ρ型FET的柵極堆疊件包含為具有適當(dāng)?shù)南鄳?yīng)的功函數(shù)而調(diào)整的相應(yīng)導(dǎo)電材料(被稱為功函數(shù)金屬)，柵極材料層分別沉積在相應(yīng)的柵極溝槽中。
[0066]因此，形成的柵極堆疊件122包括柵極介電層和導(dǎo)電材料層。柵極介電層包括高k介電層。在各個(gè)實(shí)施例中，高k介電層包含氮化硅、碳化硅、氮氧化硅、氧化鉿、氧化镥(Lu)、氧化鋁、氧化鋯、氧化鉭、氧化鈦、氧化鍶(Sr)或它們的組合。通過合適的技術(shù)諸如原子層沉積(ALD)形成高k介電層。在另一實(shí)施例中，柵極介電層包括界面層(諸如熱氧化硅)和高k介電層。
[0067]柵電極包含導(dǎo)電材料，諸如摻雜的多晶硅、金屬、金屬合金、硅化物或它們的組合。在各個(gè)實(shí)例中，柵電極包含鋁、鋁銅、銅、氮化鈦、鈦鎢、氮化鉭、金(Au)、銀(Ag)、硅化物、難熔金屬或它們的組合。通過合適的技術(shù)諸如化學(xué)汽相沉積(CVD)、物理汽相沉積(PVD)、電鍍或它們的組合形成導(dǎo)電材料。
[0068]在各個(gè)實(shí)施例中，柵極堆疊件包括柵電極和介電層的不同組合，諸如多晶硅和氮氧化硅；金屬和高k介電材料；鋁以及難熔金屬和高k介電材料；硅化物和高k介電材料、或它們的組合。
[0069]在本實(shí)施例中，溝道128、源極和漏極部件126和柵極120被配置用于形成場效應(yīng)晶體管，諸如η型FET或ρ型FET。通過增大溝道寬度增強(qiáng)FET的器件性能。
[0070]雖然提供了半導(dǎo)體結(jié)構(gòu)及其制造方法的各個(gè)實(shí)施例?？梢栽诜椒?30之前、期間或之后實(shí)施其他制造操作。在不背離本發(fā)明的范圍的情況下，可以存在其他可選操作和附加操作。本發(fā)明可以用于各種用途中。例如，半導(dǎo)體結(jié)構(gòu)100可以用于形成靜態(tài)隨機(jī)存取存儲器(SRAM)單元。在其他實(shí)例中，可以將半導(dǎo)體結(jié)構(gòu)100結(jié)合到各種集成電路中，諸如邏輯電路、動態(tài)隨機(jī)存取存儲器(DRAM)、閃速存儲器或成像傳感器。
[0071]在一個(gè)實(shí)施例中，各個(gè)圖案化工藝可以利用圖案化的光刻膠層或硬掩模作為蝕刻掩模。通過包括光刻膠涂布、軟烘烤、曝光、曝光后烘烤(PEB)、顯影和硬烘烤的程序形成圖案化的光刻膠層。可以通過沉積硬掩模層，然后通過包括光刻工藝和蝕刻工藝的程序圖案化硬掩模層來形成硬掩模。更具體而言，在硬掩模層上形成圖案化的光刻膠層。然后通過圖案化的光刻膠層的開口蝕刻硬掩模層，形成圖案化的硬掩模。然后采用合適的工藝諸如濕法剝離或等離子體灰化去除圖案化的光刻膠層。在一個(gè)實(shí)例中，蝕刻工藝包括實(shí)施干蝕刻(或等離子體蝕刻)以去除圖案化的光刻膠層的開口內(nèi)的硬掩模層。
[0072]在另一實(shí)施例中，可以通過其他合適的技術(shù)，諸如熱氧化、原子層沉積(ALD)、金屬有機(jī)化學(xué)汽相沉積(MOCVD)、物理汽相沉積(PVD)、或分子束外延(MBE)形成柵極介電層(諸如氧化硅和/或高k介電材料層)。在一個(gè)實(shí)例中，柵極介電層包含通過對包含硅的半導(dǎo)體襯底102實(shí)施熱氧化所形成的氧化硅。在另一實(shí)例中，將高k介電材料結(jié)合到柵極電介質(zhì)中并且包括金屬氧化物，諸如氧化鋯(ZrO2)、氧化鋁(Al2O3)或氧化鉿(HfO2)。在又一實(shí)施例中，通過包括濺射以形成金屬膜；以及在紫外(UV)線的存在下由O2原位氧化金屬膜的UV臭氧氧化形成高k介電材料。
[0073]在另一實(shí)施例中，偽柵極堆疊件的圖案化包括圖案化柵電極層(導(dǎo)電層)和柵極介電層(介電層)。導(dǎo)電層和介電層的圖案化包括一個(gè)或多個(gè)蝕刻步驟。在一個(gè)實(shí)例中，在導(dǎo)電層上形成硬掩模作為蝕刻工藝期間的蝕刻掩模。在另一實(shí)例中，圖案化的光刻膠層作為蝕刻掩模用于圖案化導(dǎo)電層和介電層。
[0074]在另一實(shí)施例中，當(dāng)半導(dǎo)體結(jié)構(gòu)100包括η型FET(nFET)和ρ型FET(pFET)時(shí)，采用適當(dāng)?shù)膿诫s種類分別形成用于η型FET和ρ型FET的源極和漏極區(qū)域。作為用于nFET的一個(gè)實(shí)例，通過采用輕摻雜劑量的離子注入形成LDD部件。然后，通過電介質(zhì)沉積和各向異性蝕刻(諸如，等離子體蝕刻)形成間隔件。然后通過采用重?fù)诫s劑量的離子注入形成重?fù)诫s的S/D部件?？梢砸灶愃频某绦虻捎孟喾吹膿诫s種類來形成pFET的各個(gè)源極和漏極部件。在形成用于nFET和pFET的各個(gè)源極和漏極部件的程序的一個(gè)實(shí)施例中，當(dāng)通過圖案化的光刻膠層覆蓋PFET的區(qū)域時(shí)，通過離子注入形成nFET的LDD部件；當(dāng)通過圖案化的光刻膠層覆蓋nFET的區(qū)域時(shí)，通過離子注入形成pFET的LDD部件；然后通過沉積和蝕刻形成用于nFET柵極堆疊件和pFET柵極堆疊件的間隔件。當(dāng)通過另一圖案化的光刻膠層覆蓋PFET的區(qū)域時(shí)，通過離子注入形成nFET的S/D部件；當(dāng)通過另一圖案化的光刻膠層覆蓋nFET的區(qū)域時(shí)，通過離子注入形成pFET的S/D部件。在一個(gè)實(shí)施例中，接著進(jìn)行高溫退火工藝以活化源極和漏極區(qū)域中的各種摻雜種類。
[0075]在另一實(shí)施例中，形成各種互連部件以連接各種器件從而形成功能電路?；ミB部件包括垂直互連件(諸如接觸件和通孔)和水平互連件(諸如金屬線)。各種互連部件可以使用各種導(dǎo)電材料，包括銅、鎢和硅化物。在一個(gè)實(shí)例中，鑲嵌工藝用于形成基于銅的多層互連結(jié)構(gòu)。在另一實(shí)施例中，鎢用于在接觸孔中形成鎢塞。在另一實(shí)例中，硅化物用于在源極和漏極區(qū)域上形成各種接觸件，用于減少接觸電阻。
[0076]在又一實(shí)施例中，用于溝道128的半導(dǎo)體材料包含硅或可選地包含選自由硅鍺、碳化硅鍺、鍺、II1-V族半導(dǎo)體材料或它們的組合所組成的組的外延生長的半導(dǎo)體材料。
[0077]因此，本發(fā)明提供了半導(dǎo)體結(jié)構(gòu)的一個(gè)實(shí)施例，該半導(dǎo)體結(jié)構(gòu)包括:半導(dǎo)體襯底；形成在半導(dǎo)體襯底中的淺溝槽隔離(STI)部件，其中STI部件是連續(xù)隔離部件并且包括位于第一區(qū)域中的第一部分和位于第二區(qū)域中的第二部分，STI部件的第一部分相對于STI部件的第二部分凹陷；位于半導(dǎo)體襯底中并且鄰接STI部件的有源區(qū)；設(shè)置在有源區(qū)上并且在第一方向上延伸至STI部件的第一區(qū)域的柵極堆疊件；形成在有源區(qū)中并且柵極堆疊件介于其間的源極和漏極部件；和形成在有源區(qū)中并且在第二方向上在源極和漏極部件之間延伸的溝道，第二方向不同于第一方向。溝道包括在第一方向上具有寬度W的頂部和高度H均小于寬度W的的兩個(gè)側(cè)部。
[0078]在半導(dǎo)體結(jié)構(gòu)的一個(gè)實(shí)施例中，STI部件的第一部分具有第一頂面；STI部件的第二部分具有高于第一頂面的第二頂面；以及半導(dǎo)體襯底的有源區(qū)具有與第二頂面共面的第二頂面。
[0079]在另一實(shí)施例中，STI部件的第一部分具有第一厚度；STI部件的第二部分具有大
于第一厚度的第二厚度。
[0080]在又一實(shí)施例中，柵極堆疊件具有與STI部件的第一部分和第二部件之間的界面對準(zhǔn)的側(cè)壁；柵極間隔件接觸柵極堆疊件的側(cè)壁并且直接設(shè)置在STI部件的第二部分上。
[0081]在另一實(shí)施例中，有源區(qū)中的柵極堆疊件的第一部分具有第一底面；柵極間隔件具有與第一底面共面的第二底面。在又一實(shí)施例中，柵極間隔件垂直接觸STI部件的第二部分的第二頂面；柵極堆疊件垂直接觸STI部件的第一部分的第一頂面。在又一實(shí)施例中，柵極堆疊件的第二部分具有低于柵極間隔件的第二底面的第三底面。
[0082]在又一實(shí)施例中，柵極堆疊件包括柵極介電層和設(shè)置在柵極介電層上的柵電極；柵電極和柵極介電層分別包含選自由多晶娃和氮氧化娃；金屬和高k介電材料；娃化物和高k介電材料；和它們的組合所組成的組中的相應(yīng)的導(dǎo)電材料和介電材料。
[0083]在又一實(shí)施例中，從上往下看，柵極堆疊件的延伸部分與STI部件的第一區(qū)域相匹配。
[0084]本發(fā)明還提供半導(dǎo)體結(jié)構(gòu)的另一實(shí)施例，該半導(dǎo)體結(jié)構(gòu)包括:形成在半導(dǎo)體襯底中的淺溝槽隔離(STI)部件；在半導(dǎo)體襯底中限定的且被STI部件圍繞的有源區(qū)，STI部件和有源區(qū)具有共面的頂面；形成在有源區(qū)上且延伸至STI部件的柵極堆疊件，其中柵極堆疊件的延伸部分垂直延伸到所述頂面的下方；以及形成在有源區(qū)中且配置在柵極堆疊件的兩個(gè)相對面上的源極和漏極部件。
[0085]在半導(dǎo)體結(jié)構(gòu)的一個(gè)實(shí)施例中，溝道形成在有源區(qū)中并且在源極和漏極部件之間延伸；以及源極和漏極部件、柵極堆疊件和溝道被配置用于形成場效應(yīng)晶體管。
[0086]在另一實(shí)施例中，溝道包括在第一方向上具有寬度W的頂部和高度H均小于寬度W的兩個(gè)側(cè)部。
[0087]在又一實(shí)施例中，柵極堆疊件的延伸部分部分地嵌入半導(dǎo)體襯底中并且包括低于所述頂面的底面。
[0088]在又一實(shí)施例中，半導(dǎo)體結(jié)構(gòu)還包括形成在柵極堆疊件的延伸部分的側(cè)壁上并且在所述頂面垂直接觸STI部件的柵極間隔件。
[0089]在又一實(shí)施例中，柵極堆疊件的延伸部分具有界面輪廓，該界面輪廓包括頂部尺寸和等于頂部尺寸的底部尺寸。
[0090]在又一實(shí)施例中，半導(dǎo)體襯底包含第一半導(dǎo)體材料；源極和漏極部件以不同于第一半導(dǎo)體材料的第二半導(dǎo)體材料形成并且外延生長在第一半導(dǎo)體材料上。
[0091]本發(fā)明還提供方法的實(shí)施例。該方法包括:在半導(dǎo)體襯底中形成淺溝槽隔離(STI)部件，在半導(dǎo)體襯底上限定有源區(qū)。STI部件和半導(dǎo)體區(qū)域具有共面的表面。該方法還包括在有源區(qū)和STI部件上形成偽柵極；在半導(dǎo)體襯底上形成層間介電層(ILD);去除偽柵極，在ILD中形成柵極溝槽；選擇性地蝕刻暴露于柵極溝槽內(nèi)的STI部件；以及在柵極溝槽中形成金屬柵極。
[0092]在一個(gè)實(shí)施例中，該方法還包括在形成偽柵極之后，實(shí)施第一離子注入以在有源區(qū)中形成輕摻雜的漏極(LDD);在半導(dǎo)體襯底上形成ILD之前，在偽柵極的側(cè)壁上形成柵極間隔件；以及實(shí)施第二離子注入以形成與柵極間隔件對準(zhǔn)的重?fù)诫s的源極和漏極。
[0093]在另一實(shí)施例中，形成ILD包括沉積介電材料和對介電材料層實(shí)施第一化學(xué)機(jī)械拋光(CMP)工藝；形成金屬柵極包括在柵極溝槽中沉積金屬層和對金屬層實(shí)施第二 CMP工藝。
[0094]在又一實(shí)施例中，選擇性地蝕刻暴露于柵極溝槽內(nèi)的STI部件包括實(shí)施經(jīng)過調(diào)整的濕蝕刻工藝從而選擇性地使STI部件的暴露部分凹陷同時(shí)保留暴露于柵極溝槽內(nèi)的半導(dǎo)體襯底。
[0095]在又一實(shí)施例中，選擇性地凹陷包括選擇性地使STI部件的暴露部分凹陷，凹陷的厚度介于IOnm至約50nm之間。
[0096]在又一實(shí)施例中，形成STI部件包括由第一介電材料形成STI部件；形成柵極間隔件包括由不同于第一介電材料的第二介電材料形成柵極間隔件。
[0097]在又一實(shí)施例中，形成STI部件包括蝕刻半導(dǎo)體襯底以形成溝槽；沉積介電材料以填充溝槽；以及實(shí)施CMP工藝以平坦化半導(dǎo)體襯底使得半導(dǎo)體區(qū)域和STI部件具有共面的頂面。
[0098]上面論述了若干實(shí)施例的部件。本領(lǐng)域的技術(shù)人員應(yīng)該理解，他們可以很容易地使用本發(fā)明作為基礎(chǔ)來設(shè)計(jì)或更改其他用于達(dá)到與本文中所介紹實(shí)施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)點(diǎn)的工藝和結(jié)構(gòu)。本領(lǐng)域的技術(shù)人員也應(yīng)該意識到，這些等效構(gòu)造并不背離本發(fā)明的精神和范圍，并且在不背離本發(fā)明的精神和范圍的情況下，可以進(jìn)行多種變化、替換以及改變。
【權(quán)利要求】
1.一種半導(dǎo)體結(jié)構(gòu),包括: 半導(dǎo)體襯底； 淺溝槽隔離(STI)部件，形成在所述半導(dǎo)體襯底中，其中，所述STI部件是連續(xù)隔離部件并且包括位于第一區(qū)域中的第一部分和位于第二區(qū)域中的第二部分，其中，所述STI的第一部分相對于所述STI部件的第二部分凹陷； 有源區(qū)，位于所述半導(dǎo)體襯底中且鄰接所述STI部件； 柵極堆疊件，設(shè)置在所述有源區(qū)上且在第一方向上延伸至所述STI部件的第一區(qū)域；源極和漏極部件，形成在所述有源區(qū)中，并且所述柵極堆疊件介于所述源極和漏極部件之間；以及 溝道，形成在所述有源區(qū)中并且在第二方向上在所述源極和漏極部件之間延伸，所述第二方向不同于所述第一方向， 其中，所述溝道包括在所述第一方向上具有寬度W的頂部和高度H均小于寬度W的兩個(gè)側(cè)部。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中: 所述STI部件的第一部分具有第一頂面； 所述STI部件的第二部分具有高于所述第一頂面的第二頂面；以及 所述半導(dǎo)體襯底的有源區(qū)具有與所述第二頂面共面的第三頂面。
3.根據(jù)權(quán)利要`求2所述的半導(dǎo)體結(jié)構(gòu)，其中: 所述STI部件的第一部分具有第一厚度；以及 所述STI部件的第二部分具有大于所述第一厚度的第二厚度。
4.根據(jù)權(quán)利要求2所述的半導(dǎo)體結(jié)構(gòu)，其中: 所述柵極堆疊件具有與所述STI部件的第一部分和第二部分之間的界面對準(zhǔn)的側(cè)壁；以及 柵極間隔件接觸所述柵極堆疊件的側(cè)壁且直接設(shè)置在所述STI部件的第二部分上。
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體結(jié)構(gòu)，其中: 所述有源區(qū)中的柵極堆疊件的第一部分具有第一底面；以及 所述柵極間隔件具有與所述第一底面共面的第二底面。
6.根據(jù)權(quán)利要求2所述的半導(dǎo)體結(jié)構(gòu)，其中: 所述柵極堆疊件包括柵極介電層和設(shè)置在所述柵極介電層上的柵電極；以及所述柵電極和所述柵極介電層分別包含選自由多晶硅和氮氧化硅；金屬和高k介電材料；硅化物和高k介電材料；和它們的組合所組成的組中的相應(yīng)的導(dǎo)電材料和介電材料。
7.根據(jù)權(quán)利要求2所述的半導(dǎo)體結(jié)構(gòu)，其中，從上往下看，所述柵極堆疊件的延伸部分與所述STI部件的第一部分相匹配。
8.—種半導(dǎo)體結(jié)構(gòu),包括: 淺溝槽隔離(STI)部件，形成在半導(dǎo)體襯底中； 有源區(qū)，限定在所述半導(dǎo)體襯底中且被所述STI部件圍繞，所述STI部件和所述有源區(qū)具有共面的頂面； 柵極堆疊件，形成在所述有源區(qū)上，所述柵極堆疊件的一部分延伸至所述STI部件，其中，所述柵極堆疊件的延伸部分垂直延伸到所述頂面的下方；以及源極和漏極部件，形成在所述有源區(qū)中且配置在所述柵極堆疊件的兩個(gè)相對面上。
9.一種方法，包括: 在半導(dǎo)體襯底中形成淺溝槽隔離(STI)部件，在所述半導(dǎo)體襯底上限定有源區(qū)，其中，所述STI部件和半導(dǎo)體區(qū)域具有共面的表面； 在所述有源區(qū)和所述STI部件上形成偽柵極； 在所述半導(dǎo)體襯底上形成層間介電層(ILD)； 去除所述偽柵極，從而在所述ILD中形成柵極溝槽； 選擇性地蝕刻暴露于所述柵極溝槽內(nèi)的所述STI部件；以及 在所述柵極溝槽中形成金屬柵極。
10.根據(jù)權(quán)利要求9所述的方法，還包括: 在形成所述偽柵極之后，實(shí)施第一離子注入以在所述有源區(qū)中形成輕摻雜的源極和漏極(LDD)； 在所述半導(dǎo)體襯底上形成所述ILD之前，在所述偽柵極的側(cè)壁上形成柵極間隔件；以及 實(shí)施第二離子注入以形成與所述柵`極間隔件對準(zhǔn)的重?fù)诫s的源極和漏極。
【文檔編號】H01L29/78GK103515437SQ201210337238
【公開日】2014年1月15日 申請日期:2012年9月12日 優(yōu)先權(quán)日:2012年6月14日
【發(fā)明者】廖忠志 申請人:臺灣積體電路制造股份有限公司