靜電放電保護(hù)裝置及電路的制作方法
【專(zhuān)利摘要】本發(fā)明公開(kāi)靜電放電保護(hù)裝置及電路，包括一P型基板；一N型阱區(qū)形成于P型基板上；至少一P型摻雜區(qū)形成于N型阱區(qū)上，其中該至少一P型摻雜區(qū)與一受保護(hù)的電路的一輸入/輸出端電性連接；一第一N型摻雜區(qū)，形成于P型基板上，其中該第一N型摻雜區(qū)與一第一節(jié)點(diǎn)電性連接，且該至少一P型摻雜區(qū)、該N型阱區(qū)、該P(yáng)型基板、以及該第一N型摻雜區(qū)構(gòu)成一硅控整流器。以及一第二N型摻雜區(qū)，形成于該N型阱區(qū)上并與一第二節(jié)點(diǎn)電性連接，其中部分該至少一P型摻雜區(qū)以及該第二N型摻雜區(qū)形成一放電路徑，當(dāng)一靜電放電事件發(fā)生于該輸入/輸出端時(shí)，該硅控整流器與該放電路徑將靜電電荷分別旁路至該第一節(jié)點(diǎn)與該第二節(jié)點(diǎn)。
【專(zhuān)利說(shuō)明】靜電放電保護(hù)裝置及電路
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及靜電放電保護(hù)裝置，尤其涉及具有多個(gè)放電路徑的靜電放電保護(hù)裝置。
【背景技術(shù)】
[0002]靜電放電(electrostatic discharge)現(xiàn)象發(fā)生時(shí)，靜電電荷由一表面移動(dòng)至另一表面。于VLSI電路中，靜電放電所產(chǎn)生的電流可能會(huì)導(dǎo)致半導(dǎo)體接面、金屬部件與柵極結(jié)構(gòu)的受損。一種被廣泛運(yùn)用的靜電放電元件為娃控整流器(Silicon ControlledRectifier)。圖1顯示一種硅控整流器100，包括一第一雙極性晶體管(以下簡(jiǎn)稱(chēng)為BJT)QPNP以及一第二 BJT QNPN0第一 BJT QPNP的射極與一受保護(hù)的電路的一輸入/輸出端I/O連接；第一 BJT QPNP的基極與第二 BJT QNPN的集極連接；第二 BJT QNPN的基極與第一BJT QPNP的集極連接；第二 BJT QNPN的射極與一參考電位節(jié)點(diǎn)GND連接。當(dāng)靜電放電現(xiàn)象發(fā)生于輸入/輸出端I/O時(shí)，高電壓位準(zhǔn)使得第一 BJT QPNP處于順向偏壓狀態(tài)，并接續(xù)的使第二 BJT QNPN處于順向偏壓狀態(tài),形成一放電路徑，將靜電電荷自輸入/輸出端I/O排放至參考電位節(jié)點(diǎn)GND。
[0003]然而，硅控整流器容易因靜電放電電流路徑過(guò)窄而使得靜電放電效率不佳。因此，亟需一種可以容忍較大放電電流的靜電放電保護(hù)裝置來(lái)改善靜電放電效率的問(wèn)題。

【發(fā)明內(nèi)容】

[0004]有鑒于此，本發(fā)明揭露了一種靜電放電保護(hù)裝置，包括一 P型基板；一N型阱區(qū)形成于P型基板上；至少一 P型摻雜區(qū)形成于N型阱區(qū)上，其中該至少一 P型摻雜區(qū)與一受保護(hù)的電路的一輸入/輸出端電性連接；一第一 N型摻雜區(qū)，形成于P型基板上，其中該第一N型摻雜區(qū)與一第一節(jié)點(diǎn)電性連接，且該至少一 P型摻雜區(qū)、該N型阱區(qū)、該P(yáng)型基板，以及該第一 N型摻雜區(qū)構(gòu)成一硅控整流器；以及一第二 N型摻雜區(qū)，形成于該N型阱區(qū)上并與一第二節(jié)點(diǎn)電性連接，其中部分該至少一 P型摻雜區(qū)以及該第二 N型摻雜區(qū)形成一放電路徑，當(dāng)一靜電放電事件發(fā)生于該輸入/輸出端時(shí)，該硅控整流器與該放電路徑將靜電電荷分別旁路至該第一節(jié)點(diǎn)與該第二節(jié)點(diǎn)。
[0005]—種靜電放電保護(hù)電路，包括一 P型基板；一 N型講區(qū),形成于該P(yáng)型基板之上；一第一 P型摻雜區(qū)，形成于該N型阱區(qū)之上，其中該第一 P型摻雜區(qū)與一受保護(hù)的電路的一輸入/輸出端電性連接；一第一 N型摻雜區(qū)，形成于該P(yáng)型基板之上，其中該第一 N型摻雜區(qū)與一第一節(jié)點(diǎn)電性連接，且該第一 P型摻雜區(qū)、該N型阱區(qū)、該P(yáng)型基板，以及該第一 N型摻雜區(qū)構(gòu)成一硅控整流器；一第二 P型摻雜區(qū)，形成于該N型阱區(qū)之上，其中該第二 P型摻雜區(qū)與一第二節(jié)點(diǎn)電性連接；一第二 N型摻雜區(qū)，形成于該N型阱區(qū)之上并與該第二節(jié)點(diǎn)電性連接，其中該第一 P型摻雜區(qū)與該第二 N型摻雜區(qū)形成一寄生二極管；一柵極結(jié)構(gòu)，形成于該N型阱區(qū)之上，且位于該第一及該第二 P型摻雜區(qū)，其中該柵極結(jié)構(gòu)與該第二節(jié)點(diǎn)電性連結(jié)；以及該柵極結(jié)構(gòu)、該第一及該第二 P型摻雜區(qū)構(gòu)成一 M0SFET，其中當(dāng)一靜電放電事件發(fā)生于該輸入/輸出端時(shí)，該硅控整流器將靜電電荷旁路至該第一節(jié)點(diǎn)，且該MOSFET將靜電電荷旁路至該第二節(jié)點(diǎn)。
[0006]—種靜電放電保護(hù)電路,包括一 P型基板；一 N型講區(qū),形成于該P(yáng)型基板之上；一第一 P型摻雜區(qū)，形成于該N型阱區(qū)之上，其中該第一 P型摻雜區(qū)與一受保護(hù)的電路的一輸入/輸出端電性連接；一第一 N型摻雜區(qū)，形成于該P(yáng)型基板之上，其中該第一 N型摻雜區(qū)與一第一節(jié)點(diǎn)電性連接，且該第一 P型摻雜區(qū)、該N型阱區(qū)、該P(yáng)型基板，以及該第一 N型摻雜區(qū)構(gòu)成一硅控整流器；一第二 P型摻雜區(qū)，形成于該N型阱區(qū)之上，且與一第二節(jié)點(diǎn)電性連接；一第三P型摻雜區(qū)，形成于該N型阱區(qū)之上，且與該輸入/輸出端電性連接；一第四P型摻雜區(qū)，形成于該N型阱區(qū)之上，且與該第二節(jié)點(diǎn)電性連接；一第二 N型摻雜區(qū)，形成于該N型阱區(qū)之上并與該第二節(jié)點(diǎn)電性連接，其中該第一 P型摻雜區(qū)與該第二 N型摻雜區(qū)形成一放電路徑；一第一柵極結(jié)構(gòu)，形成于該N型阱區(qū)之上，且位于該第一及該第二 P型摻雜區(qū)，其中該第一柵極結(jié)構(gòu)與該第二節(jié)點(diǎn)電性連結(jié)；以及一第二柵極結(jié)構(gòu)，形成于該N型阱區(qū)之上，且位于該第三及該第四P型摻雜區(qū)，其中該第二柵極結(jié)構(gòu)與該第二節(jié)點(diǎn)電性連結(jié)；其中該第一柵極結(jié)構(gòu)、該第一及該第二 P型摻雜區(qū)構(gòu)成一第一 M0SFET，該第二柵極結(jié)構(gòu)、該第三及該第四P型摻雜區(qū)構(gòu)成一第二 M0SFET，且該第二 P型摻雜區(qū)、該N型阱區(qū)及該第三P型摻雜區(qū)構(gòu)成一寄生BJT,其中當(dāng)一靜電放電事件發(fā)生于該輸入/輸出端時(shí),該娃控整流器將靜電電荷旁路至該第一節(jié)點(diǎn)，且該第一與該第二 MOSFET及該寄生BJT將靜電電荷旁路至該第二節(jié)點(diǎn)。
[0007]本發(fā)明利用多個(gè)放電路徑，靜電保護(hù)電路具有更佳的放電效率與更高的放電電流。
【專(zhuān)利附圖】

【附圖說(shuō)明】
[0008]本發(fā)明所揭露的說(shuō)明書(shū)內(nèi)容可搭配以下附圖閱讀以使更容易理解。須注意的是附圖的部分特征并未根據(jù)業(yè)界的實(shí)際產(chǎn)品比例所規(guī)劃。事實(shí)上，這些特征的長(zhǎng)寬比例都可以任意增減，并不影響發(fā)明的本質(zhì)。本發(fā)明中相同的特征皆以相同的標(biāo)號(hào)表示。
[0009]圖1為硅控整流器100的示意圖；
[0010]圖2為靜電放電保護(hù)電路200的電路示意圖。
[0011]圖3A為靜電放電保護(hù)電路300的剖面圖。
[0012]圖3B為靜電放電保護(hù)電路300的等效電路圖。
[0013]圖4A為靜電放電保護(hù)電路400的剖面圖。
[0014]圖4B為靜電放電保護(hù)電路400的等效電路圖。
[0015]圖5A為靜電放電保護(hù)電路500的剖面圖。
[0016]圖5B為靜電放電保護(hù)電路500的等效電路圖。
[0017]圖6A為靜電放電保護(hù)電路600的剖面圖。
[0018]圖6B為靜電放電保護(hù)電路600的等效電路圖。
[0019]圖7A為靜電放電保護(hù)電路700的剖面圖。
[0020]圖7B為靜電放電保護(hù)電路700的等效電路圖。
[0021]上述附圖中的附圖標(biāo)記說(shuō)明如下:
[0022]100?硅控整流器；[0023]10?第一放電路徑；
[0024]20?第二放電路徑；
[0025]30?受保護(hù)的電路；
[0026]200^700?靜電放電保護(hù)電路；
[0027]Dl?寄生二極管；
[0028]Qpnp ?第一寄生 BJT ；
[0029]Qnpn ?第二寄生 BJT ；
[0030]Ql?第三寄生BJT ；
[0031]Q2?第四寄生BJT;
[0032]I/O?輸入/輸出端；
[0033]Iesd?靜電電流；
[0034]I麗胤?操作電流；
[0035]GND?參考電位節(jié)點(diǎn)；
[0036]GSl?柵極結(jié)構(gòu)；
[0037]Ml ?第一 MOSFET ；
[0038]M2 ?第二 MOSFET ；
[0039]NI?第一 N型摻雜區(qū)；
[0040]N2?第二 N型摻雜區(qū)；
[0041 ]N3?第三N型摻雜區(qū)；
[0042]N4?第四N型摻雜區(qū)；
[0043]NW?N型阱區(qū)；
[0044]Psub?P型基板；
[0045]P+?P型摻雜區(qū)；
[0046]Pl?第一 P型摻雜區(qū)；
[0047]P2?第二 P型摻雜區(qū)；
[0048]P3?第三P型摻雜區(qū)；
[0049]Rnwell、Rpsub ?等效阻抗；
[0050]STI?淺溝槽隔離；
[0051]SCR?硅控整流器；
[0052]VDD?電源供應(yīng)節(jié)點(diǎn)。
【具體實(shí)施方式】
[0053]以下揭露之內(nèi)容可與圖式對(duì)照，其中相對(duì)應(yīng)的部件大致以相同的標(biāo)號(hào)注明于圖式上。且其中部分結(jié)構(gòu)并未依照實(shí)際比例去繪示。于以下敘述中，為使易于理解，加入了許多特定的設(shè)置細(xì)節(jié)。然而，具有一般技術(shù)知識(shí)之人應(yīng)可理解僅需參考本發(fā)明所揭示的部分范例內(nèi)容便可以實(shí)現(xiàn)本發(fā)明。于部分范例中，習(xí)知的結(jié)構(gòu)與元件以方塊圖的方式呈現(xiàn)，以使內(nèi)容簡(jiǎn)明易懂。
[0054]圖2為一靜電放電保護(hù)電路200，與一受保護(hù)的電路30的電路示意圖。如圖2所示，靜電放電電路200包括一第一放電路徑10以及一第二放電路徑20。第一放電路徑10的一端與受保護(hù)的電路30的一輸入/輸出端I/O連接，另一端與一第一節(jié)點(diǎn)VDD連接。于本實(shí)施例中，第一節(jié)點(diǎn)可以是一電源供應(yīng)節(jié)點(diǎn)，但并非僅限于此。第二放電路徑20的一端與受保護(hù)的電路30的一輸入/輸出端I/O連接，另一端與一第二節(jié)點(diǎn)GND連接。于本實(shí)施例中，第二節(jié)點(diǎn)GND可以是一接地節(jié)點(diǎn)，但并非僅限于此。當(dāng)一靜電放電事件發(fā)生于輸入/輸出端I/O時(shí)，輸入/輸出端I/O與第一節(jié)點(diǎn)VDD及第二節(jié)點(diǎn)GND之間的電位差大于第一放電路徑10以及一第二放電路徑20的一啟動(dòng)電壓。第一放電路徑10以及一第二放電路徑20進(jìn)入開(kāi)啟狀態(tài)，將靜電電流Iesd分別導(dǎo)離受保護(hù)的電路30至第一節(jié)點(diǎn)VDD及第二節(jié)點(diǎn)GND。當(dāng)受保護(hù)的電路30處于正常操作模式下時(shí)，輸入/輸出端I/O與第一節(jié)點(diǎn)VDD及第二節(jié)點(diǎn)GND之間的電位差小于第一放電路徑10以及一第二放電路徑20的一啟動(dòng)電壓。此時(shí)第一放電路徑10以及一第二放電路徑20進(jìn)入切斷狀態(tài)，使操作電流Iraim直接輸入受保護(hù)的電路30。于其他部分實(shí)施例中，靜電放電電路可以包括至少一個(gè)第一放電路徑10以及至少一個(gè)第二放電路徑20。
[0055]圖3A為靜電保護(hù)電路300的剖面圖。圖3B為圖3A中靜電保護(hù)電路300的等效電路圖。靜電保護(hù)電路300包括一 P型基板PSUB，具有一等效阻抗Rpsub ；以及一 N型阱區(qū)NW形成于P型基板Psub，具有一等效阻抗Rnirell。于本實(shí)施例中，P型基板Psub可以透過(guò)一 P型摻雜區(qū)P+電性連接至一參考電位節(jié)點(diǎn)GND。一第一 N型摻雜區(qū)NI形成于該P(yáng)型基板Psub上，并與N型阱區(qū)NW相鄰。第一 N型摻雜區(qū)NI與參考電位節(jié)點(diǎn)GND電性連接。一第一 P型摻雜區(qū)Pl被形成于N型阱區(qū)NW之上，且第一 P型摻雜區(qū)Pl與一受保護(hù)的電路30的一輸入/輸出端I/O連接。于本實(shí)施例中，第一 P型摻雜區(qū)Pl與第一 N型摻雜區(qū)NI可以彼此相鄰。第一 P型摻雜區(qū)Pl，N型阱區(qū)NW，以及P型基板Psub分別構(gòu)成一第一寄生BJT Qpnp的射極、基極以及集極。N型阱區(qū)NW、P型基板Psiffi以及第一 N型摻雜區(qū)NI分別構(gòu)成一第二寄生BJT Qnpn的射極、基極以及集極。
[0056]一第二 N型摻雜區(qū)N2更形成于N型阱區(qū)NW之上，并與一第二節(jié)點(diǎn)VDD電性連接。于本實(shí)施例中，第二節(jié)點(diǎn)VDD為一電源供應(yīng)節(jié)點(diǎn)。第二 N型摻雜區(qū)N2與第一 P型摻雜區(qū)Pl相鄰接，而第一 P型摻雜區(qū)Pl與第二 N型摻雜區(qū)N2構(gòu)成一寄生二極管Dl。淺溝槽隔離STI可設(shè)置于第一 N型摻雜區(qū)N1、第一 P型摻雜區(qū)P1、第二 N型摻雜區(qū)N2之間與P型摻雜區(qū)P+之間。
[0057]參考圖3B，第一寄生BJT Qpnp的射極與輸入/輸出端I/O連接，第一寄生BJT Qpnp的基極以及第二寄生BJT Qnpn的集極則透過(guò)具有等效電阻Rnwell的N型阱區(qū)NW與電源供應(yīng)節(jié)點(diǎn)VDD電性連接，第一寄生BJT Qpnp的集極以及第二寄生BJT Qnpn的基極則透過(guò)具有等效電阻Rpsub的P型基板Psub與參考電位節(jié)點(diǎn)GND電性連接。第一寄生BJT Qpnp與第二寄生BJT Qnpn構(gòu)成一硅控整流器SCR，如圖3B所示。寄生二極管Dl的陽(yáng)極與輸入/輸出端I/O連接，陰極則與電源供應(yīng)節(jié)點(diǎn)VDD電性連接。
[0058]當(dāng)一靜電放電事件發(fā)生于輸入/輸出端I/O時(shí),輸入/輸出端I/O與電源供應(yīng)節(jié)點(diǎn)VDD之間的電位差大于寄生二極管Dl的臨界電壓。寄生二極管Dl導(dǎo)通，將靜電電荷導(dǎo)離受保護(hù)的電路至電源供應(yīng)節(jié)點(diǎn)VDD。同時(shí)，輸入/輸出端I/0與參考電位節(jié)點(diǎn)GND之間的電位差大于硅控整流器SCR的臨界電壓。硅控整流器SCR導(dǎo)通，將靜電電荷導(dǎo)離受保護(hù)的電路至參考電位節(jié)點(diǎn)GND。利用兩個(gè)放電路徑，靜電保護(hù)電路300具有更佳的放電效率與更高的放電電流。[0059]圖4A及圖4B為圖3A及圖3B的靜電保護(hù)電路的另一種實(shí)施例。圖4A為靜電保護(hù)電路400的剖面圖。圖4B為圖4A中靜電保護(hù)電路400的等效電路圖。靜電保護(hù)電路400與靜電保護(hù)電路300的差異在于靜電保護(hù)電路400更包括一第二 P型摻雜區(qū)P2及一第三P型摻雜區(qū)P3，形成于N型阱區(qū)NW上并位于第一 P型摻雜區(qū)Pl以及第一 N型摻雜區(qū)NI之間，如圖4A所示。第二 P型摻雜區(qū)P2與第一 N型摻雜區(qū)NI，且第二 P型摻雜區(qū)P2、N型阱區(qū)NW，以及P型基板Psub構(gòu)成第一寄生BJT Qpnp, N型阱區(qū)NW、P型基板PSUB，以及第一 N型摻雜區(qū)NI構(gòu)成第二寄生BJT Qnpn。應(yīng)注意的是，本實(shí)施例中的第一 P型摻雜區(qū)Pl并未構(gòu)成第一寄生BJT Qpnp的一部分。第三P型摻雜區(qū)P3形成于N型阱區(qū)NW上，且位于第一 P型摻雜區(qū)Pl與第二 P型摻雜區(qū)P2之間。第三P型摻雜區(qū)P3與參考電位節(jié)點(diǎn)GND電性連接。淺溝槽隔離STI可設(shè)置于第一至第三P型摻雜區(qū)Pl至P3之間。
[0060]第一 P型摻雜區(qū)P1、N型阱區(qū)NW，以及第二 P型摻雜區(qū)P2構(gòu)成第三寄生BJT Ql,第二 P型摻雜區(qū)P2、N型阱區(qū)NW以及第三P型摻雜區(qū)P3構(gòu)成第四寄生BJT Q2。第三寄生BJT Ql與第四寄生BJT Q2作為自輸入/輸出端I/O至參考電位節(jié)點(diǎn)GND的額外放電路徑。
[0061]參考圖4B，第一寄生BJT Qpnp的射極與輸入/輸出端I/O連接，第一寄生BJT Qpnp的基極以及第二寄生BJT Qnpn的集極則透過(guò)具有等效電阻Rnwell的N型阱區(qū)NW與電源供應(yīng)節(jié)點(diǎn)VDD電性連接，第一寄生BJT Qpnp的集極以及第二寄生BJT Qnpn的基極則透過(guò)具有等效電阻Rpsub的P型基板Psub與參考電位節(jié)點(diǎn)GND電性連接。第一寄生BJT Qpnp與第二寄生BJT Qnpn構(gòu)成一硅控整流器SCR，如圖4B所示。寄生二極管Dl的陽(yáng)極與輸入/輸出端I/O連接，陰極則與電源供應(yīng)節(jié)點(diǎn)VDD電性連接。第三與第四寄生BJT Ql及Q2的射極與輸入/輸出端I/O連接，第三與第四寄生BJT Ql及Q2的基極透過(guò)具有等效電阻Rnwell的N型阱區(qū)NW與電源供應(yīng)節(jié)點(diǎn)VDD電性連接，第三與第四寄生BJT Ql及Q2的集極與參考電位節(jié)點(diǎn)GND電性連接。
[0062]當(dāng)一靜電放電事件發(fā)生于輸入/輸出端I/O時(shí)，硅控整流器SCR與寄生二極管Dl的動(dòng)作與圖3A與圖3B的實(shí)施例相同。第三與第四寄生BJT Ql及Q2處于順向偏壓狀態(tài)，由于輸入/輸出端I/O與參考電位節(jié)點(diǎn)GND之間的電位差大于第三與第四寄生BJT Ql及Q2的臨界電壓。第三與第四寄生BJT Ql及Q2將靜電電荷導(dǎo)離受保護(hù)的電路至參考電位節(jié)點(diǎn)GND。靜電保護(hù)電路400具有更佳的放電效率與更高的放電電流。
[0063]圖5A為靜電保護(hù)電路500的剖面圖。圖5B為圖5A中靜電保護(hù)電路500的等效電路圖。靜電保護(hù)電路500包括一 P型基板PSUB，具有一等效阻抗Rpsub ；以及一 N型阱區(qū)NW形成于P型基板Psub，具有一等效阻抗Rnirell。于本實(shí)施例中，P型基板Psub可以透過(guò)一 P型摻雜區(qū)P+電性連接至一電源供應(yīng)節(jié)點(diǎn)VDD。一第一 N型摻雜區(qū)NI形成于該P(yáng)型基板Psub上，并與N型阱區(qū)NW相鄰。第一 N型摻雜區(qū)NI與電源供應(yīng)節(jié)點(diǎn)VDD電性連接。一第一 P型摻雜區(qū)Pl被形成于N型阱區(qū)NW之上，且第一 P型摻雜區(qū)Pl與一受保護(hù)的電路的一輸入/輸出端I/o連接。于本實(shí)施例中，第一 P型摻雜區(qū)Pl與第一 N型摻雜區(qū)NI可以彼此相鄰。第一 P型摻雜區(qū)Pl，N型阱區(qū)NW，以及P型基板Psub分別構(gòu)成一第一寄生BJT Qpnp的射極、基極以及集極。N型阱區(qū)NW、P型基板Psiffi以及第一 N型摻雜區(qū)NI分別構(gòu)成一第二寄生BJTQnpn的射極、基極以及集極。
[0064]一第二 P型摻雜區(qū)P2及一第三P型摻雜區(qū)P3，形成于N型阱區(qū)NW上并位于第一P型摻雜區(qū)Pl以及第一 N型摻雜區(qū)NI之間，如圖5A所示。第二 P型摻雜區(qū)P2與第一 N型摻雜區(qū)NI相鄰，且第二 P型摻雜區(qū)P2、N型阱區(qū)NW，以及P型基板Psub構(gòu)成第一寄生BJTQpnp, N型阱區(qū)NW、P型基板Psiffi,以及第一 N型摻雜區(qū)NI構(gòu)成第二寄生BJT QNPN。應(yīng)注意的是，本實(shí)施例中的第一 P型摻雜區(qū)Pl并未構(gòu)成第一寄生BJT Qpnp的一部分。第三P型摻雜區(qū)P3形成于N型阱區(qū)NW上，且位于第一 P型摻雜區(qū)Pl與第二 P型摻雜區(qū)P2之間。第三P型摻雜區(qū)P3與參考電位節(jié)點(diǎn)GND電性連接。淺溝槽隔離STI可設(shè)置于第一至第三P型摻雜區(qū)Pl至P3之間。淺溝槽隔離STI可設(shè)置于第一至第三P型摻雜區(qū)Pl至P3之間。一第
二N型摻雜區(qū)N2更形成于N型阱區(qū)NW之上。
[0065]于本實(shí)施例中，一第三N型摻雜區(qū)N3，一第四N型摻雜區(qū)N4，以及一柵極結(jié)構(gòu)GSl更形成于P型基板Psiffi上，如圖5A所示。第三N型摻雜區(qū)N3與第二 N型摻雜區(qū)N2電性連接，第四N型摻雜區(qū)N4與柵極結(jié)構(gòu)GSl則與參考電位節(jié)點(diǎn)GND電性連接。第三N型摻雜區(qū)N3，第四N型摻雜區(qū)N4，以及柵極結(jié)構(gòu)GSl構(gòu)成一第一金氧半場(chǎng)效晶體管(以下簡(jiǎn)稱(chēng)為第一MOSFET)Ml ο
[0066]參考圖5B，第一寄生BJT Qpnp的射極與輸入/輸出端I/O連接，第一寄生BJT Q-的基極以及第二寄生BJT Qnpn的集極則透過(guò)具有等效電阻Rnwell的N型阱區(qū)NW與第一 MOSFETMl的源/漏極之一電性連接，第一寄生BJTQpnp的集極以及第二寄生BJT Qnpn的基極則透過(guò)具有等效電阻Rpsuub的P型基板Psiffi與電源供應(yīng)節(jié)點(diǎn)VDD電性連接。第一 MOSFET Ml的柵極以及另一源/漏極則與參考電位節(jié)點(diǎn)GND電性連接。第一寄生BJT Qpnp與第二寄生BJTQnpn構(gòu)成一硅控整流器SCR，如圖5B所示。第三與第四寄生BJT Ql及Q2的射極與輸入/輸出端I/O連接，第三與第四寄生BJT Ql及Q2的基極透過(guò)具有等效電阻Rnwell的N型阱區(qū)NW與電源供應(yīng)節(jié)點(diǎn)VDD電性連接，第三與第四寄生BJT Ql及Q2的集極與參考電位節(jié)點(diǎn)GND電性連接。
[0067]當(dāng)一靜電放電事件發(fā)生于輸入/輸出端I/O時(shí),娃控整流器SCR將靜電電荷導(dǎo)引至電源供應(yīng)節(jié)點(diǎn)VDD;第三與第四寄生BJT Ql及Q2將靜電電荷導(dǎo)離受保護(hù)的電路至參考電位節(jié)點(diǎn)GND。由于第一寄生BJT Qpnp基極的電壓高于第一 MOSFET Ml的一臨界電壓，第一MOSFET Ml亦被觸發(fā)為導(dǎo)通狀態(tài)，將靜電電荷導(dǎo)入?yún)⒖茧娢还?jié)點(diǎn)GND，使靜電保護(hù)電路500具有更佳的放電效率與更高的放電電流。
[0068]于另一實(shí)施例中，圖5A與圖5B所示的第一 MOSFET Ml可以獨(dú)立形成于結(jié)構(gòu)之外并與圖3A、圖3B的靜電保護(hù)電路300結(jié)合(未顯示)，以作為至電源供應(yīng)節(jié)點(diǎn)VDD的放電路徑。于此實(shí)施例中，第一 MOSFET Ml的柵極與源/漏極之一與電源供應(yīng)節(jié)點(diǎn)VDD電性連接，另一源/漏極則與第二寄生BJT Qnpn的集極相連接。應(yīng)注意的是此實(shí)施例的第二寄生BJT Qnpn的集極并未直接與電源供應(yīng)節(jié)點(diǎn)VDD電性連接。
[0069]圖6A及圖6B為本發(fā)明中靜電保護(hù)電路的另一實(shí)施例。圖6A為靜電保護(hù)電路600的剖面圖。圖6B為圖6A中靜電保護(hù)電路600的等效電路圖。靜電保護(hù)電路600包括一 P型基板PSUB，具有一等效阻抗Rpsub,以及一 N型阱區(qū)NW形成于P型基板PSUB，具有一等效阻抗RnweIio于本實(shí)施例中，P型基板Psub可以透過(guò)一 P型摻雜區(qū)P+電性連接至一參考電位節(jié)點(diǎn)GND。一第一 N型摻雜區(qū)NI形成于該P(yáng)型基板Psiffi上，并與N型阱區(qū)NW相鄰。第一 N型摻雜區(qū)NI與參考電位節(jié)點(diǎn)GND電性連接。
[0070]—第一 P型摻雜區(qū)P1、一第二 P型摻雜區(qū)P2，以及一柵極結(jié)構(gòu)GSl被形成于N型阱區(qū)NW之上。柵極結(jié)構(gòu)GSl設(shè)置于第一 P型摻雜區(qū)Pl及第二 P型摻雜區(qū)P2之間。第一 P型摻雜區(qū)Pl，第二 P型摻雜區(qū)P2，以及柵極結(jié)構(gòu)GSl構(gòu)成一第一金氧半場(chǎng)效晶體管(以下簡(jiǎn)稱(chēng)為MOSFET)Ml，其中且第一 P型摻雜區(qū)Pl與一受保護(hù)的電路的一輸入/輸出端I/O連接，第二 P型摻雜區(qū)P2與柵極結(jié)構(gòu)GSl電性連接至電源供應(yīng)節(jié)點(diǎn)VDD。于本實(shí)施例中，第一 P型摻雜區(qū)Pl與第一 N型摻雜區(qū)NI可以彼此相鄰。第一 P型摻雜區(qū)Pl，N型阱區(qū)NW，以及P型基板Psiffi分別構(gòu)成一第一寄生BJT Qpnp的射極、基極以及集極。N型阱區(qū)NW、P型基板Psiffi以及第一 N型摻雜區(qū)NI分別構(gòu)成一第二寄生BJT Qnpn的射極、基極以及集極。第一寄生BJT Qpnp與第二寄生BJT Qnpn構(gòu)成一硅控整流器SCR，如圖6A與圖6B所示。
[0071]一第二 N型摻雜區(qū)N2更形成于N型阱區(qū)NW上，并電性連接至電源供應(yīng)節(jié)點(diǎn)VDD。第二 N型摻雜區(qū)N2與第一 P型摻雜區(qū)Pl相鄰，且第二 N型摻雜區(qū)N2與第一 P型摻雜區(qū)Pl構(gòu)成一寄生二極管Dl。淺溝槽隔離STI可被設(shè)置于第一 P型摻雜區(qū)Pl與第一 N型摻雜區(qū)NI之間，以及第二 P型摻雜區(qū)P2與第二 N型摻雜區(qū)N2之間。
[0072]參考圖6B，第一寄生BJT Qpnp的射極與輸入/輸出端I/O連接，第一寄生BJT Qpnp的基極以及第二寄生BJT Qnpn的集極則透過(guò)具有等效電阻Rnwell的N型阱區(qū)NW與電源供應(yīng)節(jié)點(diǎn)VDD電性連接，第一寄生BJT Qpnp的集極以及第二寄生BJT Qnpn的基極則透過(guò)具有等效電阻Rpsub的P型基板Psub與參考電位節(jié)點(diǎn)GND電性連接。第一寄生BJT Qpnp與第二寄生BJT Qnpn構(gòu)成一硅控整流器SCR，如圖6B所示。寄生二極管Dl的陽(yáng)極與輸入/輸出端I/O連接，陰極則與電源供應(yīng)節(jié)點(diǎn)VDD電性連接。第一 MOSFET Ml的柵極以及源/漏極之一電性連接至電源供應(yīng)節(jié)點(diǎn)VDD，第一 MOSFET Ml的另一源/漏極與受保護(hù)的電路的輸入/輸出端I/O連接。
[0073]當(dāng)一靜電放電事件發(fā)生于輸入/輸出端I/O時(shí),輸入/輸出端I/O與電源供應(yīng)節(jié)點(diǎn)VDD之間的電位差大于寄生二極管Dl以及第一 MOSFET Ml的臨界電壓。寄生二極管Dl以及第一 MOSFET Ml導(dǎo)通，將靜電電荷導(dǎo)離受保護(hù)的電路至電源供應(yīng)節(jié)點(diǎn)VDD。同時(shí)，輸入/輸出端I/o與參考電位節(jié)點(diǎn)GND之間的電位差大于硅控整流器SCR的臨界電壓。硅控整流器SCR導(dǎo)通，將靜電電荷導(dǎo)離受保護(hù)的電路至參考電位節(jié)點(diǎn)GND。利用多個(gè)放電路徑，靜電保護(hù)電路600具有更佳的放電效率與更高的放電電流。
[0074]圖7A及圖7B為在圖6A及圖6B中靜電保護(hù)電路額外新增放電路徑的另一實(shí)施方式。圖7A為靜電保護(hù)電路700的剖面圖，圖7B為圖7A中靜電保護(hù)電路700的等效電路圖。靜電保護(hù)電路700與靜電保護(hù)電路600的差別在于靜電保護(hù)電路700更包括一第三P型摻雜區(qū)P3，一第四P型摻雜區(qū)P4，以及一柵極結(jié)構(gòu)GS2，皆形成于N型阱區(qū)NW上。柵極結(jié)構(gòu)GS2設(shè)置于第三P型摻雜區(qū)P3與第四P型摻雜區(qū)P4之間，且第三P型摻雜區(qū)P3，第四P型摻雜區(qū)P4，以及柵極結(jié)構(gòu)GS2構(gòu)成一第二 MOSFET M2，其中且第三P型摻雜區(qū)P3與一受保護(hù)的電路的一輸入/輸出端I/O連接，第四P型摻雜區(qū)P4與柵極結(jié)構(gòu)GS2電性連接至電源供應(yīng)節(jié)點(diǎn)VDD。第二 P型摻雜區(qū)P2與第三P型摻雜區(qū)P3彼此相鄰，且第二 P型摻雜區(qū)P2、第三P型摻雜區(qū)P3與N型阱區(qū)NW構(gòu)成一額外的第三寄生BJT Ql。一額外的淺溝槽隔離STI可以形成于第一 MOSFET Ml與第二 MOSFET M2之間。
[0075]參考圖7B，相較于圖6B，本實(shí)施例更包括第三寄生BJT Ql以及第二 MOSFET M2。第二 MOSFET M2的柵極以及源/漏極之一電性連接至電源供應(yīng)節(jié)點(diǎn)VDD，第二 MOSFET M2的另一源/漏極與受保護(hù)的電路的輸入/輸出端I/O連接。第三寄生BJT Ql的集極以及基極與電源供應(yīng)節(jié)點(diǎn)VDD電性連接，第三寄生BJT Ql的射極則與輸入/輸出端I/O連接。[0076]當(dāng)一靜電放電事件發(fā)生于輸入/輸出端I/O時(shí),輸入/輸出端I/O與參考電位節(jié)點(diǎn)GND之間的電位差大于硅控整流器SCR的臨界電壓。硅控整流器SCR導(dǎo)通，將靜電電荷導(dǎo)離受保護(hù)的電路至參考電位節(jié)點(diǎn)GND。同時(shí)，輸入/輸出端I/O與電源供應(yīng)節(jié)點(diǎn)VDD之間的電位差大于寄生二極管D1、第一及第二 MOSFET M1、M2與寄生BJT Ql的臨界電壓。寄生二極管Dl、第一及第二 MOSFET M1、M2與寄生BJT Ql導(dǎo)通，將靜電電荷導(dǎo)離受保護(hù)的電路至電源供應(yīng)節(jié)點(diǎn)VDD。利用多個(gè)放電路徑，靜電保護(hù)電路700具有更佳的放電效率與更高的放電電流。
[0077]以上描述揭露了本發(fā)明的概念。應(yīng)可理解于相關(guān)領(lǐng)域普通技術(shù)人員可以根據(jù)上述內(nèi)容做各種修改，而并未悖離本發(fā)明的精神與范疇。再者，所有的實(shí)例與敘述僅作為范例之用，讓閱讀之人可以更容易理解本發(fā)明，并未限制專(zhuān)利保護(hù)的范圍。所有在此描述的準(zhǔn)則，情境，以及實(shí)施例，亦僅作為范例之用，等同于任何結(jié)構(gòu)上或功能上相同的替代物，包括現(xiàn)有的或尚未被發(fā)明的。另外，前文中“包括”，“包含”，“具有”，或是“擁有”等類(lèi)似的詞并非排除的用意。而“范例”僅作為示范之用，并非指最佳的方法。為求附圖簡(jiǎn)明，以上所揭露的特征，層狀結(jié)構(gòu)，及/或元件皆以特定的結(jié)構(gòu)與比例去繪示，實(shí)際上的結(jié)構(gòu)與比例可能會(huì)與附圖的內(nèi)容不同。
[0078]上述內(nèi)容僅為示范之用，實(shí)際的專(zhuān)利保護(hù)范圍請(qǐng)參考所附的權(quán)利要求。
【權(quán)利要求】
1.一種靜電放電保護(hù)裝置，包括: 一 P型基板； 一 N型阱區(qū)，形成于該P(yáng)型基板上； 至少一 P型摻雜區(qū)，形成于該N型阱區(qū)上，其中該至少一 P型摻雜區(qū)與一受保護(hù)的電路的一輸入/輸出端電性連接； 一第一 N型摻雜區(qū)，形成于該P(yáng)型基板上，其中該第一 N型摻雜區(qū)與一第一節(jié)點(diǎn)電性連接，且該至少一 P型摻雜區(qū)、該N型阱區(qū)、該P(yáng)型基板，以及該第一 N型摻雜區(qū)構(gòu)成一硅控整流器；以及 一第二 N型摻雜區(qū)，形成于該N型阱區(qū)上并與一第二節(jié)點(diǎn)電性連接，其中部分該至少一P型摻雜區(qū)以及該第二 N型摻雜區(qū)形成一放電路徑，當(dāng)一靜電放電事件發(fā)生于該輸入/輸出端時(shí)，該硅控整流器與該放電路徑將靜電電荷分別導(dǎo)至該第一節(jié)點(diǎn)與該第二節(jié)點(diǎn)。
2.如權(quán)利要求1所述的靜電放電保護(hù)裝置，其中部分該至少一P型摻雜區(qū)以及該N型摻雜區(qū)形成一寄生二極管。
3.如權(quán)利要求1所述的靜電放電保護(hù)裝置，其中: 該至少一 P型摻雜區(qū)還包括一第一 P型摻雜區(qū)以及一第二 P型摻雜區(qū)，其中該第一 P型摻雜區(qū)與該第二 P型摻雜區(qū)鄰接，且該第一 P型摻雜區(qū)與該第二 N型摻雜區(qū)構(gòu)成一放電路徑； 該第二 P型摻雜區(qū)與該第一 N型摻雜區(qū)，其中該第二 P型摻雜區(qū)，該N型阱區(qū)，該P(yáng)型基底，以及該第一 N型摻雜區(qū)構(gòu)成該硅控整流器； 該靜電放電保護(hù)電路還包括一第三P型摻雜區(qū)形成于該N型阱區(qū)之上，且設(shè)置于該第一與該第二 P型摻雜區(qū)之間，其中該第三P型摻雜區(qū)域電性耦合至該第一節(jié)點(diǎn)；以及 該第一P型摻雜區(qū)、該N型阱區(qū)，以及該第二P型摻雜區(qū)構(gòu)成一第一寄生BJT，且該第二P型摻雜區(qū)、該N型阱區(qū)，以及該第三P型摻雜區(qū)構(gòu)成一第二寄生BJT，其中當(dāng)一靜電放電事件發(fā)生于該輸入/輸出端時(shí)，該硅控整流器，該第一寄生BJT以及該第二寄生BJT將靜電電荷旁路至該第一節(jié)點(diǎn)，且該放電路徑將靜電電荷旁路至該第二節(jié)點(diǎn)。
4.如權(quán)利要求1所述的靜電放電保護(hù)裝置，其中還包括一第三N型摻雜區(qū)，一第四N型摻雜區(qū)，以及一柵極結(jié)構(gòu)形成于該P(yáng)型基板上，其中: 該第三N型摻雜區(qū)電性連接至該第二節(jié)點(diǎn)，該第四N型摻雜區(qū)以及該柵極結(jié)構(gòu)電性連接至一第三節(jié)點(diǎn)；以及 該第三N型摻雜區(qū)，該第四N型摻雜區(qū)，以及該柵極結(jié)構(gòu)構(gòu)成一第一 MOSFET，其中當(dāng)一靜電放電事件發(fā)生于該輸入/輸出端時(shí)，該MOSFET將靜電電荷導(dǎo)至該第三節(jié)點(diǎn)。
5.一種靜電放電保護(hù)電路，包括: 一 P型基板； 一 N型阱區(qū)，形成于該P(yáng)型基板之上； 一第一 P型摻雜區(qū)，形成于該N型阱區(qū)之上，其中該第一 P型摻雜區(qū)與一受保護(hù)的電路的一輸入/輸出端電性連接； 一第一 N型摻雜區(qū)，形成于該P(yáng)型基板之上，其中該第一 N型摻雜區(qū)與一第一節(jié)點(diǎn)電性連接，且該第一 P型摻雜區(qū)、該N型阱區(qū)、該P(yáng)型基板，以及該第一 N型摻雜區(qū)構(gòu)成一硅控整流器；一第二 P型摻雜區(qū)，形成于該N型阱區(qū)之上，其中該第二 P型摻雜區(qū)與一第二節(jié)點(diǎn)電性連接； 一第二 N型摻雜區(qū)，形成于該N型阱區(qū)之上并與該第二節(jié)點(diǎn)電性連接，其中該第一 P型摻雜區(qū)與該第二 N型摻雜區(qū)形成一寄生二極管； 一柵極結(jié)構(gòu)，形成于該N型阱區(qū)之上，且位于該第一及該第二 P型摻雜區(qū)，其中該柵極結(jié)構(gòu)與該第二節(jié)點(diǎn)電性連結(jié)；以及 該柵極結(jié)構(gòu)、該第一及該第二 P型摻雜區(qū)構(gòu)成一 MOSFET，其中當(dāng)一靜電放電事件發(fā)生于該輸入/輸出端時(shí)，該硅控整流器將靜電電荷導(dǎo)至該第一節(jié)點(diǎn)，且該MOSFET將靜電電荷導(dǎo)至該第二節(jié)點(diǎn)。
6.一種靜電放電保護(hù)電路，包括: 一 P型基板； 一N型阱區(qū)，形成于該P(yáng)型基板之上； 一第一 P型摻雜區(qū)，形成于該N型阱區(qū)之上，其中該第一 P型摻雜區(qū)與一受保護(hù)的電路的一輸入/輸出端電性連接； 一第一 N型摻雜區(qū)，形成于該P(yáng)型基板之上，其中該第一 N型摻雜區(qū)與一第一節(jié)點(diǎn)電性連接，且該第一 P型摻雜區(qū)、該N型阱區(qū)、該P(yáng)型基板，以及該第一 N型摻雜區(qū)構(gòu)成一硅控整流器； 一第二 P型摻雜區(qū)，形成于該N型阱區(qū)之上，且與一第二節(jié)點(diǎn)電性連接； 一第三P型摻雜區(qū)，形成于該N型阱區(qū)之上，且與該輸入/輸出端電性連接； 一第四P型摻雜區(qū)，形成于該N型阱區(qū)之上，且與該第二節(jié)點(diǎn)電性連接； 一第二 N型摻雜區(qū)，形成于該N型阱區(qū)之上并與該第二節(jié)點(diǎn)電性連接，其中該第一 P型摻雜區(qū)與該第二 N型摻雜區(qū)形成一放電路徑； 一第一柵極結(jié)構(gòu)，形成于該N型阱區(qū)之上，且位于該第一及該第二 P型摻雜區(qū)，其中該第一柵極結(jié)構(gòu)與該第二節(jié)點(diǎn)電性連結(jié)；以及 一第二柵極結(jié)構(gòu)，形成于該N型阱區(qū)之上，且位于該第三及該第四P型摻雜區(qū)，其中該第二柵極結(jié)構(gòu)與該第二節(jié)點(diǎn)電性連結(jié)；其中該第一柵極結(jié)構(gòu)、該第一及該第二 P型摻雜區(qū)構(gòu)成一第一 M0SFET，該第二柵極結(jié)構(gòu)、該第三及該第四P型摻雜區(qū)構(gòu)成一第二 M0SFET，且該第二 P型摻雜區(qū)、該N型阱區(qū)及該第三P型摻雜區(qū)構(gòu)成一寄生BJT，其中當(dāng)一靜電放電事件發(fā)生于該輸入/輸出端時(shí)，該娃控整流器將靜電電荷導(dǎo)至該第一節(jié)點(diǎn)，且該第一與該第二MOSFET及該寄生BJT將靜電電荷導(dǎo)至該第二節(jié)點(diǎn)。
【文檔編號(hào)】H01L27/02GK103427407SQ201210371351
【公開(kāi)日】2013年12月4日 申請(qǐng)日期:2012年9月28日 優(yōu)先權(quán)日:2012年5月21日
【發(fā)明者】陳偉梵 申請(qǐng)人:南亞科技股份有限公司