專利名稱：高速記憶芯片模塊和有高速記憶芯片模塊的電子系統(tǒng)裝置的制作方法
技術領域：
本發(fā)明是有關于一種高速記憶芯片模塊和具有高速記憶芯片模塊的電子系統(tǒng)裝置，尤指一種耗電較少、具有較高的傳輸效率、具有電磁干擾的屏蔽效果、具有較佳的散熱效果以及具有隔離外界噪聲的功能的高速記憶芯片模塊和具有高速記憶芯片模塊的電子系統(tǒng)裝置。
背景技術：
一般說來，內存通常會基于特定工業(yè)標準(例如聯(lián)合電子設備工程會議(JointElectronic Device Engineering Council, JEDEC))而被設計成獨立于邏輯單兀的標準內存。亦即基于特定工業(yè)標準，內存是被設計成適用于各種不同邏輯單元的標準內存，而不是被設計成適用于特定邏輯單元。在現(xiàn)有技術中，內存的半導體制程世代通常與邏輯單元的半導體制程世代不同，亦即整合較先進半導體制程世代的記憶芯片模塊可能會遇到散熱不易、較高功耗和噪聲干擾，所以現(xiàn)有技術在記憶芯片模塊上仍舊面臨許多制造上的困難。

發(fā)明內容
本發(fā)明的一實施例提供一種高速記憶芯片模塊。該高速記憶芯片模塊包含一種型式的記憶單元數組組和一邏輯單元。該型式的記憶單元數組組包含多個記憶單元數組集成電路，每一記憶單元數組集成電路具有一輸入/輸出數據總線，以及至少一記憶單元數組，其中該至少一記憶單元數組是有關于一第一金屬氧化物半導體晶體管(metal-oxi de-semi conductor field-effect transistor)半導體制程，且該第一金屬氧化物半導體晶體管半導體制程是有關于一第一金屬氧化物半導體晶體管柵極長度；該邏輯單元是用以通過一第一傳輸總線存取該型式的記憶單元數組組，其中該第一傳輸總線是用以傳送伴隨該多個記憶單元數組集成電路的一第一組平行數據，且該第一傳輸總線的總線寬度是大于每一記憶單元數組集成電路的輸入/輸出數據總線的總線寬度，其中該邏輯單元是有關于一第二金屬氧化物半導體晶體管半導體制程，該第二金屬氧化物半導體晶體管半導體制程是有關于一第二金屬氧化物半導體晶體管柵極長度，且該第一金屬氧化物半導體晶體管柵極長度是大于該第二金屬氧化物半導體晶體管柵極長度；該該邏輯單元另用以通過一第二傳輸總線轉換該第一傳輸總線的該第一組平行數據成為一第二組平行資料。本發(fā)明的另一實施例提供一種具有高速記憶芯片模塊的電子系統(tǒng)裝置。該電子系統(tǒng)裝置包含一特殊應用集成電路處理器、一種型式的記憶單元數組組和一邏輯單元。該型式的記憶單元數組組包含多個記憶單元數組集成電路，且每一記憶單元數組集成電路具有一輸入/輸出數據總線；該邏輯單元是用以通過一第一傳輸總線存取該型式的記憶單元數組組，其中該第一傳輸總線是用以傳送伴隨該多個記憶單元數組集成電路的一第一組平行數據，且該第一傳輸總線的總線寬度是大于每一記憶單元數組集成電路的輸入/輸出數據總線的總線寬度，其中該邏輯單元另用以通過一第二傳輸總線轉換該第一傳輸總線的該第一組平行數據成為一第二組平行數據，以及傳送該第二組平行資料至該特殊應用集成電路處理器；當該特殊應用集成電路處理器是處于一操作狀態(tài)時，該特殊應用集成電路處理器，執(zhí)行有關于該第二組平行數據的一預定功能，其中該第一組平行數據的位寬度和該第二組平行數據的位寬度不同。本發(fā)明提供一種高速記憶芯片模塊和具有高速記憶芯片模塊的電子系統(tǒng)裝置。該高速記憶芯片模塊和該電子系統(tǒng)裝置具有下列優(yōu)點:第一、因為通過一第一傳輸總線所傳送的數據信號振幅與通過一第二傳輸總線所傳送的數據信號振幅可隨不同的內存標準或不同的半導體制程而改變，所以本發(fā)明在操作時不僅耗電較少，且具有較高的傳輸效率；第二、因為本發(fā)明可利用每一個記憶單元數組的第一密封環(huán)外的多個直接硅晶穿孔或一邏輯單元的第二窗封環(huán)外的多個直接硅晶穿孔形成一金屬柵欄，所以本發(fā)明具有電磁干擾的屏蔽效果、具有較佳的散熱能力以及具有隔離外界噪聲的功能。因此，相較于現(xiàn)有技術，本發(fā)明耗電較少、具有較高的傳輸效率、具有電磁干擾的屏蔽效果、具有較佳的散熱能力以及具有隔離外界噪聲的功能。


圖1是為本發(fā)明的一實施例說明一種高速記憶芯片模塊的示意圖。

圖2是為說明聞速記憶芯片|旲塊的橫切面的不意圖。圖3是為本發(fā)明的另一實施例說明高速記憶芯片模塊的橫切面的示意圖。圖4是為本發(fā)明的另一實施例說明高速記憶芯片模塊的橫切面的示意圖。圖5是為本發(fā)明的另一實施例說明高速記憶芯片模塊的橫切面的示意圖。圖6是為本發(fā)明的另一實施例說明高速記憶芯片模塊的橫切面的示意圖。圖7是為說明記憶單元數組集成電路和記憶單元數組集成電路中的每一個記憶單元數組集成電路對應第一密封環(huán)與邏輯單元對應第二密封環(huán)的示意圖。圖8是為說明記憶單元數組集成電路和記憶單元數組集成電路中的每一個記憶單元數組集成電路的第一密封環(huán)外具有多個直接硅晶穿孔的爆炸示意圖。圖9是為是為說明當高速記憶芯片模塊是為3D架構時，高速記憶芯片模塊另包含金屬層和絕緣層的爆炸示意圖。圖10是為說明圖9的高速記憶芯片模塊的散熱路徑的橫切面示意圖。圖11是為本發(fā)明的另一實施例說明高速記憶芯片模塊的散熱路徑的橫切面示意圖。圖12是為說明在圖8的高速記憶芯片模塊的組裝或封裝的制造過程中，記憶單元數組集成電路的邊緣出現(xiàn)裂痕的上視示意圖。圖13是為本發(fā)明的另一實施例說明具有高速記憶芯片模塊的電子系統(tǒng)裝置的示意圖。其中，附圖標記說明如下:100、900高速記憶芯片模塊101記憶單元數組組102、104記憶單元數組集成電路106邏輯單元
108第一傳輸總線110第二傳輸總線112特殊應用集成電路處理器114基板116、118、119、120 中介層121金屬柵欄122金屬層124絕緣層128主機板130、132、134、136 直接硅晶穿孔1022、1042輸入/輸出數據總線1062平行轉串行控制器1200電子系統(tǒng)裝置
具體實施例方式請參照圖1，圖1是為本發(fā)明的一實施例說明一種高速記憶芯片模塊100的示意圖。高速記憶芯片模塊100包含一種型式的記憶單元數組組101和一邏輯單元106，其中記憶單元數組組101包含是為動態(tài)隨機存取內存(DynamicRandom Access Memory, DRAM)集成電路的一記憶單元數組集成電路102，以及是為閃存(flash)集成電路或非揮發(fā)內存(non-volatile memory, NVM)集成電路的一記憶單元數組集成電路104。但本發(fā)明并不受限于高速記憶芯片模塊100包含一種型式的記憶單元數組組101，其包含記憶單元數組集成電路102和記憶單元數組集成電路104,以及亦不受限于記憶單元數組集成電路102是為動態(tài)隨機存取內存集成電路以及記憶單元數組集成電路104是為閃存集成電路或非揮發(fā)內存集成電路，亦即記憶單元數組集成電路102和記憶單元數組集成電路104亦可為其它型式的內存集成電路。另外，記憶單元數組集成電路102、104中的每一種記憶單元數組集成電路具有一輸入/輸出數據總線，和至少一記憶單元數組。例如記憶單元數組集成電路102具有一輸入/輸出數據總線1022，且具有2個記憶單元數組，以及記憶單元數組集成電路104具有一輸入/輸出數據總線1042，且具有2個記憶單元數組，其中輸入/輸出數據總線1022和輸入/輸出數據總線1042具有伴隨著邏輯單元106改變的有線或無線傳輸的能力。但本發(fā)明并不受限于記憶單元數組集成電路102具有2個記憶單元數組以及記憶單元數組集成電路104具有2個記憶單元數組。如圖1所示，邏輯單元106是用以通過一第一傳輸總線108存取記憶單元數組集成電路102和記憶單元數組集成電路104，其中第一傳輸總線108是用以傳輸一第一組平行數據，且第一傳輸總線108的總線寬度(例如128位或256位或更多位)是大于輸入/輸出數據總線1022和輸入/輸出數據總線1042的總線寬度(例如8位或16位或更多位)；當邏輯單元106通過第一傳輸總線108排存取第一組平行數據時，邏輯單元106利用其所包含的一平行轉串行控制器1062轉換第一組平行數據成為一第二組平行數據，且通過一第二傳輸總線110 (例如32位的串行總線)傳輸至一特殊應用集成電路(Application-specific Integrated Circuit, ASIC)處理器 112,其中第二傳輸總線110是可為一通用序列總線2.0版(USB 2.0)總線、一通用序列總線3.0版(USB 3.0)總線、一串行高階技術附加裝置(Serial Advanced Technology Attachment, SATA)總線、一通用閃存儲存(Universal Flash Storage, UFS)總線、一行動產業(yè)處理器接口(mobileindustry processor interface, MIPI)總線或一高速外圍裝置互連接口(PeripheralComponent Interconnect Express, PCIE)總線。然后，特殊應用集成電路處理器112即可根據第二組平行數據，執(zhí)行一預定功能。如圖1所示，邏輯單元106是被設計作為一“平行轉串行總線”橋梁，其通過具有較寬的總線寬度的第一傳輸總線108(例如128位總線或256位總線)接收第一組平行數據，以及利用其所包含的平行轉串行控制器1062轉換第一組平行數據成為第二組平行資料。另外，第二傳輸總線110和第一傳輸總線108亦可為無線第一傳輸總線，以在功率和整體效能之間優(yōu)化。例如第二傳輸總線110和第一傳輸總線108是可為傳輸光線或是電磁波的總線。在本發(fā)明的一實施例中，如果第一傳輸總線108的位寬度是大于第二傳輸總線110時，高速記憶芯片模塊100的功率效率會較高。另一方面，在本發(fā)明的另一實施例中，如果第二傳輸總線110的位寬度是大于第一傳輸總線108時，高速記憶芯片模塊100的傳送頻寬和噪聲準位可被最佳化。請參照圖2，圖2是為說明高速記憶芯片模塊100的橫切面的示意圖。如圖2所示，記憶單元數組集成電路102、記憶單元數組集成電路104和邏輯單元106是利用覆晶技術(Flip-Chip)互相堆棧(如圖2所示,記憶單元數組集成電路102和記憶單元數組集成電路104是堆棧在邏輯單元106之上)，其中覆晶技術是將記憶單元數組集成電路102、記憶單元數組集成電路104和邏輯單元106的襯墊(pad)上形成凸塊(bump)，然后將利用凸塊使記憶單元數組集成電路102、記憶單元數組集成電路104和邏輯單元106互相堆棧。請參照圖3，圖3是為本發(fā)明的另一實施例說明高速記憶芯片模塊100的橫切面的示意圖。如圖3所示，記憶單元數組集成電路102、記憶單元數組集成電路104和邏輯單元106是利用打線技術(wire bonding)與一基板114連接,其中記憶單元數組集成電路102和記憶單元數組集成電路104是堆棧在邏輯單元106之上。請參照圖4，圖4是為本發(fā)明的另一實施例說明高速記憶芯片模塊100的橫切面的示意圖。如圖4所示,高速記憶芯片模塊100另包含一中介層(interposer) 116,其中中介層116是可為一娃材料或一氧化物玻璃(oxide glass)材料。但本發(fā)明并不受限于中介層116是可為硅材料或氧化物玻璃材料。如圖4所示，記憶單元數組集成電路102是堆棧在記憶單元數組集成電路104之上，以及記憶單元數組集成電路104與邏輯單元106是各自設置于中介層116的相對二邊之上。另外，記憶單元數組集成電路102、記憶單元數組集成電路104與邏輯單元106之間可利用打線技術、覆晶技術、直接娃晶穿孔(Through SiliconVia, TSV)或無線傳輸連接。請參照圖5，圖5是為本發(fā)明的另一實施例說明高速記憶芯片模塊100的橫切面的示意圖。如圖5所示,高速記憶芯片模塊100另包含中介層118、120。如圖5所示,記憶單元數組集成電路102是堆棧在中介層118之上，中介層118是堆棧在記憶單元數組集成電路104之上，記憶單元數組集成電路104是堆棧在中介層120之上，以及中介層120是堆棧在邏輯單元106之上。另外，記憶單元數組集成電路102、記憶單元數組集成電路104與邏輯單元106之間可利用打線技術、覆晶技術、直接硅晶穿孔或無線傳輸連接。請參照圖6，圖6是為本發(fā)明的另一實施例說明高速記憶芯片模塊100的橫切面的示意圖。如圖6所示,高速記憶芯片模塊100另包含一中介層119。如圖6所示,記憶單元數組集成電路102和記憶單元數組集成電路104是堆棧在中介層119之上，中介層119是堆棧在邏輯單元106之上，以及邏輯單元106是堆棧在基板114之上。另外，記憶單元數組集成電路102、記憶單元數組集成電路104與邏輯單元106之間可利用打線技術、覆晶技術、直接硅晶穿孔或無線傳輸連接。另外，圖2至圖6的高速記憶芯片模塊100的封裝是可為一封裝內封裝(Package-1n-Package)、一層迭封裝(Package on package)或一系統(tǒng)級封裝(System inPackage，SIP)。另外，圖2、圖3、圖5和圖6的高速記憶芯片模塊100是為3D架構，而圖4的高速記憶芯片模塊100是為2.5D架構。另外，通過第一傳輸總線108所傳送的數據信號振幅(亦即第一傳輸總線108所傳送的邏輯“O”與邏輯“I”的電壓差)與第一傳輸總線108所接收的數據信號振幅相同(例如1.8V)，其中第一傳輸總線108所傳送的數據信號振幅與第一傳輸總線108所接收的數據信號振幅可隨記憶單元數組集成電路102、104的內存標準而改變。另外，為了省電的目的，邏輯單元106可調整從第一傳輸總線108輸入至邏輯單元106的數據信號振幅(例如1.8V)成為從邏輯單元106輸出至第二傳輸總線110的其它或較低的數據信號振幅(例如1.2V)。另外，當高速記憶芯片模塊100有需要時，通過第二傳輸總線110所傳送的數據信號振幅與第二傳輸總線HO所接收的數據信號振幅亦可相同(例如1.2V)。另外，因為記憶單元數組集成電路102、104的半導體制程可能和邏輯單元106以及特殊應用集成電路處理器112 (或芯片系統(tǒng)處理器)的半導體制程不同(例如記憶單元數組集成電路102、104的半導體制程是為0.13um-90nm半導體制程，邏輯單元106的半導體制程是為28nm-20nm半導體制程，以及特殊應用集成電路處理器112 (或芯片系統(tǒng)處理器)是為28nm-13nm半導體制程)，所以記憶單元數組集成電路102、104的半導體制程的金屬氧化物半導體晶體管的柵極長度通常較邏輯單元106以及特殊應用集成電路處理器112(或芯片系統(tǒng)處理器)的半導體制程的金屬氧化物半導體晶體管的柵極長度長。如此，在本發(fā)明的另一實施例中，通過第一傳輸總線108所傳送的數據信號振幅與第一傳輸總線108所接收的數據信號振幅可不同，以及通過第二傳輸總線110所傳送的數據信號振幅與第二傳輸總線110所接收的數據信號振幅亦可不同。另外，在本發(fā)明的另一實施例中，通過第一傳輸總線108所傳送的數據信號振幅與第一傳輸總線108所接收的數據信號振幅可不同，以及通過第二傳輸總線110所傳送的數據信號振幅與第二傳輸總線HO所接收的數據信號振幅可相同。另外，在本發(fā)明的另一實施例中，通過第一傳輸總線108所傳送的數據信號振幅與第一傳輸總線108所接收的數據信號振幅可相同，以及通過第二傳輸總線110所傳送的數據信號振幅與第二傳輸總線HO所接收的數據信號振幅可不同。另外，為了省電和利用不同半導體制程的優(yōu)點，在本發(fā)明的另一實施例中，第一傳輸總線108的傳送數據速率與第一傳輸總線108的接收數據速率可不同，以及第二傳輸總線110的傳送數據速率與第二傳輸總線110的接收數據速率亦可不同。另外，在本發(fā)明的另一實施例中，第一傳輸總線108的傳送數據速率與第一傳輸總線108的接收數據速率可相同，以及第二傳輸總線110的傳送數據速率與第二傳輸總線110的接收數據速率亦可相同。另外，在本發(fā)明的另一實施例中，第一傳輸總線108的傳送數據速率與第一傳輸總線108的接收數據速率可不同，以及第二傳輸總線110的傳送數據速率與第二傳輸總線110的接收數據速率亦可不同，且通過第一傳輸總線108所傳送的數據信號振幅與第一傳輸總線108所接收的數據信號振幅可不同，以及通過第二傳輸總線110所傳送的數據信號振幅與第二傳輸總線HO所接收的數據信號振幅亦可不同。另外，如圖1所示，由記憶單元數組集成電路102和記憶單元數組集成電路104所組成的記憶單元數組組101可具有多種不同記憶容量和總線寬度。例如，如果記憶單元數組集成電路102和記憶單元數組集成電路104中的每一個記憶單元數組的記憶容量和總線寬度是為512M和32位，則記憶單元數組集成電路102和記憶單元數組集成電路104所組成的記憶單元數組組101的記憶容量和總線寬度是可為512M和128位，或可為IG和64位。但本發(fā)明并不受限于記憶單元數組集成電路102和記憶單元數組集成電路104所組成的記憶單元數組組101的記憶容量和總線寬度是為512M和128位，或為IG和64位。另外，如果記憶單元數組集成電路102的記憶容量和總線寬度是為512M和64位以及記憶單元數組集成電路104的記憶容量和總線寬度是為IG和64位，則記憶單元數組集成電路102和記憶單元數組集成電路104所組成的記憶單元數組組101的記憶容量和總線寬度是可為1.5G和128位。請參照圖7，圖7是為說明記憶單元數組集成電路102和記憶單元數組集成電路104中的每一個記憶單元數組集成電路對應一第一密封環(huán)(seal ring)與邏輯單元106對應一第二密封環(huán)的示意圖。如圖7所示，記憶單元數組集成電路102和記憶單元數組集成電路104中的每一個記憶單元數組集成電路內的電路是被一第一密封環(huán)包圍，以及邏輯單元106內的電路是被第二密封環(huán)包圍。請參照圖8，圖8是為說明記憶單元數組集成電路102和記憶單元數組集成電路104中的每一個記憶單元數組集成電路的第一密封環(huán)外具有多個直接硅晶穿孔的爆炸示意圖，其中多個直接硅晶穿孔是用以連接一電源或一地端。但本發(fā)明并不受限于每一個記憶單元數組集成電路的第一密封環(huán)外具有多個直接硅晶穿孔，亦即每一個記憶單元數組集成電路的第一密封環(huán)外具有至少一直接硅晶穿孔。如圖8所示，每一個記憶單元數組集成電路的第一密封環(huán)外的多個直接硅晶穿孔的相對位置與數量都相同。因為每一個記憶單元數組集成電路的第一密封環(huán)外的多個直接硅晶穿孔的相對位置與數量都相同，所以當記憶單元數組集成電路102和記憶單元數組集成電路104堆棧在一起時，可通過每一個記憶單元數組集成電路的第一密封環(huán)外的多個直接硅晶穿孔形成一金屬柵欄121(圖8只繪出金屬柵欄121的二邊)，其中金屬柵欄121是圍繞記憶單元數組集成電路102和記憶單元數組集成電路104。金屬柵欄121具有電磁干擾(electromagnetic interference, EMI)的屏蔽效果、具有較佳的散熱能力以及具有較佳的隔離外界噪聲的功能。另外，因為每一個記憶單元數組集成電路的第一密封環(huán)外的多個直接硅晶穿孔是用以連接電源或地端，所以可在每一個記憶單元數組集成電路的第一密封環(huán)內省下用以連接電源或地端的線路面積。請參照圖9，圖9是為是為說明當高速記憶芯片模塊100是為3D架構時，高速記憶芯片模塊100另包含一金屬層122和一絕緣層124的爆炸示意圖。如圖8所示，金屬層122是設置在記憶單元數組集成電路102中的一最上層記憶單元數組之上，且絕緣層124是設置在金屬層122和記憶單元數組集成電路102中的最上層記憶單元數組之間，其中金屬層122可通過絕緣層124中的至少一直接硅晶穿孔與記憶單元數組集成電路102中的最上層記憶單元數組電性連接。另外，金屬層122是可為一單片結構或是一開槽片結構(slottedpiece)。另外,金屬層122是覆蓋記憶單元數組集成電路102中的最上層記憶單元數組50%以上的面積，且記憶單元數組集成電路102和記憶單元數組集成電路104是堆棧在邏輯單元106之上。另外，金屬層122可通過至少一直接硅晶穿孔連接電源或地端，以執(zhí)行較佳的電磁干擾的屏蔽效能。請參照圖10，圖10是為說明圖9的高速記憶芯片模塊100的散熱路徑的橫切面示意圖。如圖10所示，高速記憶芯片模塊100可利用記憶單元數組集成電路102的第一密封環(huán)外的多個直接硅晶穿孔向上通過金屬層122散熱，或利用金屬柵欄121通過邏輯單元106和基板114的直接娃晶穿孔散熱至一主機板128 (如圖10的箭頭所不)。請參照圖11，圖11是為本發(fā)明的另一實施例說明高速記憶芯片模塊900的散熱路徑的橫切面示意圖，其中高速記憶芯片模塊900和圖10的高速記憶芯片模塊100的差別在于高速記憶芯片模塊900中的邏輯單元106是堆棧在記憶單元數組組101之上。記憶單元數組集成電路102和記憶單元數組集成電路104中的每一個記憶單元數組集成電路的第一密封環(huán)外的多個直接硅晶穿孔，以及邏輯單元106的第二密封環(huán)外的多個直接硅晶穿孔，且邏輯單元106的密封環(huán)外的多個直接硅晶穿孔是用以連接電源或地端。但本發(fā)明并不受限于邏輯單元106的第二密封環(huán)外具有多個直接硅晶穿孔，亦即邏輯單元106的第二密封環(huán)外具有至少一直接硅晶穿孔。如圖11所示，金屬層122是設置在邏輯單元106之上，且絕緣層124是設置在金屬層122和邏輯單元106之間，其中金屬層122可通過絕緣層124中的至少一直接硅晶穿孔與邏輯單元106電性連接，以及金屬層122是覆蓋邏輯單元106 50%以上的面積。另外，如圖11所示，高速記憶芯片模塊900可利用邏輯單元106的第二密封環(huán)外的多個直接硅晶穿孔向上通過金屬層122散熱，或利用金屬柵欄121通過基板114的直接硅晶穿孔散熱至主機板128 (如圖11的箭頭所示)。另外，因為邏輯單元106的第二密封環(huán)外多個直接硅晶穿孔是用以連接電源或地端，所以可在邏輯單元106的第二密封環(huán)內省下用以連接電源或地端的線路面積。請參照圖12，圖12是為說明在圖8的高速記憶芯片模塊100的組裝或封裝的制造過程中，記憶單元數組集成電路102的邊緣出現(xiàn)裂痕的上視示意圖。如圖12所示，當記憶單元數組集成電路102的邊緣出現(xiàn)裂痕時，裂痕將不會影響記憶單元數組集成電路102的功能，但裂痕會使得與電源連接直接硅晶穿孔130、132短路在一起，以及使得與地端連接直接硅晶穿孔134、136短路在一起。如此，因為直接硅晶穿孔130、132短路在一起，以及直接硅晶穿孔134、136亦短路在一起，所以金屬柵欄121的電磁干擾的屏蔽效果、散熱能力以及具有隔離外界噪聲的功能都會增強。另外，因為金屬柵欄121的電磁干擾的屏蔽效果、散熱能力以及具有隔離外界噪聲的功能都會增強，所以圖12的裂痕將不會影響記憶單元數組集成電路102的功能，但卻可提聞聞速記憶芯片|旲塊100的組裝或封裝的制造良率。另一方面,傳統(tǒng)的鉆石鋸(diamond-saw)的切割方式并無法在不造成晶粒邊緣具有裂痕的情況下將記憶單元數組集成電路102、104切割成個別的晶粒。在本發(fā)明的另一實施例中，為了克服鉆石鋸的切割方式所造成的晶粒邊緣具有裂痕的缺點，記憶單元數組集成電路102、104中的至少一記憶單元數組集成電路的切割方式包含至少一雷射切割制程的步驟。例如，在傳統(tǒng)的鉆石鋸的切割方式之前或之后，利用雷射切割制程的步驟處理記憶單元數組集成電路102、104，以減少記憶單元數組集成電路102、104的晶粒邊緣的裂痕，并改善記憶單元數組集成電路102、104的制造良率。
請參照圖13，圖13是為本發(fā)明的另一實施例說明具有高速記憶芯片模塊的電子系統(tǒng)裝置1200的示意圖。電子系統(tǒng)裝置1200是利用封裝內封裝、層迭封裝(Package onpackage)或系統(tǒng)級封裝將特殊應用集成電路處理器(或芯片系統(tǒng)處理器)112、記憶單元數組集成電路102、記憶單元數組集成電路104與邏輯單元106整合在一起。因為特殊應用集成電路處理器112、記憶單元數組集成電路102、記憶單元數組集成電路104與邏輯單元106皆和圖1的特殊應用集成電路處理器112、記憶單元數組集成電路102、記憶單元數組集成電路104與邏輯單元106相同，所以不再贅述其操作原理。綜上所述，本發(fā)明所提供的聞速記憶芯片|旲塊和具有聞速記憶芯片|旲塊的電子系統(tǒng)裝置具有下列優(yōu)點:第一、因為通過第一傳輸總線所傳送的數據信號振幅與通過第二傳輸總線所傳送的數據信號振幅可隨不同的內存標準或不同的半導體制程而改變，所以本發(fā)明在操作時不僅耗電較少，且具有較高的傳輸效率；第二、因為本發(fā)明可利用每一個記憶單元數組的第一密封環(huán)外的多個直接硅晶穿孔或邏輯單元的第二密封環(huán)外的多個直接硅晶穿孔形成金屬柵欄，所以本發(fā)明具有電磁干擾的屏蔽效果、具有較佳的散熱能力以及具有隔離外界噪聲的功能。因此，相較于現(xiàn)有技術，本發(fā)明耗電較少、具有較高的傳輸效率、具有電磁干擾的屏蔽效果、具有較佳的散熱能力以及具有隔離外界噪聲的功能。以上所述僅為本發(fā)明的優(yōu)選實施例而已，并不用于限制本發(fā)明，對于本領域的技術人員來說，本發(fā)明可以有各種更改和變化。凡在本發(fā)明的精神和原則之內，所作的任何修改、等同替換、改進等，均應包含在本發(fā)明的保護范圍之內。
權利要求
1.一種高速記憶芯片模塊，其特征在于，包含: 一種型式的記憶單元數組組，其中該型式的記憶單元數組組包含多個記憶單元數組集成電路，每一記憶單元數組集成電路具有一輸入/輸出數據總線，以及至少一記憶單元數組，其中該至少一記憶單元數組是有關于一第一金屬氧化物半導體晶體管半導體制程，且該第一金屬氧化物半導體晶體管半導體制程是有關于一第一金屬氧化物半導體晶體管柵極長度 '及 一邏輯單元，用以通過一第一傳輸總線存取該型式的記憶單元數組組，其中該第一傳輸總線是用以傳送伴隨該多個記憶單元數組集成電路的一第一組平行數據，且該第一傳輸總線的總線寬度是大于每一記憶單元數組集成電路的輸入/輸出數據總線的總線寬度，其中該邏輯單元是有關于一第二金屬氧化物半導體晶體管半導體制程，該第二金屬氧化物半導體晶體管半導體制程是有關 于一第二金屬氧化物半導體晶體管柵極長度，且該第一金屬氧化物半導體晶體管柵極長度是大于該第二金屬氧化物半導體晶體管柵極長度； 其中該邏輯單元另用以通過一第二傳輸總線轉換該第一傳輸總線的該第一組平行數據成為一第二組平行資料。
2.如權利要求1所述的高速記憶芯片模塊，其特征在于，該多個記憶單元數組集成電路是為一閃存集成電路或一動態(tài)隨機存取內存集成電路，其中至少一記憶單元數組集成電路的切割方式包含一雷射切割制程。
3.如權利要求1所述的高速記憶芯片模塊，其特征在于，另包含: 一中介層，其中該多個記憶單元數組集成電路中的至少一記憶單元數組集成電路與該邏輯單元是各自設置于該中介層的相對二邊上，其中該中介層包含一硅材料或一氧化物玻璃材料，其中至少一記憶單元數組集成電路的切割方式包含一雷射切割制程。
4.如權利要求1所述的高速記憶芯片模塊，其特征在于，另包含: 一中介層，其中該多個記憶單元數組集成電路是分別設置于該中介層上，且該中介層是設置于該邏輯單元之上，其中該中介層包含一硅材料或一氧化物玻璃材料。
5.如權利要求1所述的高速記憶芯片模塊，其特征在于，該邏輯單元包含: 一平行轉串行控制器，用以轉換該第一組平行數據成為該第二組平行數據，且該邏輯單元通過一第二傳輸總線傳輸該第二組平行資料至一特殊應用集成電路處理器或一芯片系統(tǒng)處理器，其中該第一組平行數據的位寬度和該第二組平行數據的位寬度不同。
6.如權利要求5所述的高速記憶芯片模塊，其特征在于，該第二傳輸總線是為一通用序列總線、一串行高階技術附加裝置總線、一通用閃存儲存總線、一行動產業(yè)處理器接口總線或一高速外圍裝置互連接口總線。
7.如權利要求5所述的高速記憶芯片模塊，其特征在于，通過該第一傳輸總線所傳送的數據信號振幅與該第一傳輸總線所接收的數據信號振幅不同。
8.如權利要求5所述的高速記憶芯片模塊，其特征在于，通過該第二傳輸總線所傳送的數據信號振幅與該第二傳輸總線所接收的數據信號振幅不同。
9.如權利要求5所述的高速記憶芯片模塊，其特征在于，該第一傳輸總線的傳送數據速率與該第一傳輸總線的接收數據速率不同。
10.如權利要求5所述的高速記憶芯片模塊，其特征在于，該第二傳輸總線的傳送數據速率與該第二傳輸總線的接收數據速率不同。
11.如權利要求1所述的高速記憶芯片模塊，其特征在于，該多個記憶單元數組集成電路中的每一個記憶單元數組集成電路是對應一第一密封環(huán)，以及該邏輯單元是對應一第二密封環(huán)，其中該多個記憶單元數組集成電路中的每一個記憶單元數組集成電路的電路是被一第一密封環(huán)包圍與該邏輯單元的電路被該第二密封環(huán)包圍。
12.如權利要求11所述的高速記憶芯片模塊，其特征在于，該多個記憶單元數組集成電路中的每一個記憶單元數組集成電路的一第一密封環(huán)外具有至少一直接硅晶穿孔。
13.如權利要求12所述的高速記憶芯片模塊，其特征在于，另包含:一金屬層，設置在該型式的記憶單元數組組中的一最上層記憶單元數組之上，其中該金屬層覆蓋該最上層記憶單元數組50%以上的面積，且該多個記憶單元數組集成電路是堆棧在該邏輯單元之上。
14.如權利要求11所述的高速記憶芯片模塊，其特征在于，該邏輯單元的第二密封環(huán)外具有至少一直接硅晶穿孔。
15.如權利要求14所述的高速記憶芯片模塊，其特征在于，該邏輯單元是堆棧在該型式的記憶單元數組組中的一最上層記憶單元數組集成電路之上。
16.如權利要求15所述的高速記憶芯片模塊，其特征在于，另包含:一金屬層，設置在該邏輯單元之上，其中該金屬層覆蓋該邏輯單元50%以上的面積。
17.如權利要求12或14所述的高速記憶芯片模塊，其特征在于，該至少一直接硅晶穿孔是用以連接一電源或一地端。
18.一種具有高速記憶芯片模塊的電子系統(tǒng)裝置，包含: 一特殊應用集成電路處理器； 該電子系統(tǒng)裝置的特征 在于還包括: 一種型式的記憶單元數組組，其中該型式的記憶單元數組組包含多個記憶單元數組集成電路，且每一記憶單元數組集成電路具有一輸入/輸出數據總線；及 一邏輯單元，用以通過一第一傳輸總線存取該型式的記憶單元數組組，其中該第一傳輸總線是用以傳送伴隨該多個記憶單元數組集成電路的一第一組平行數據，且該第一傳輸總線的總線寬度是大于每一記憶單元數組集成電路的輸入/輸出數據總線的總線寬度，其中該邏輯單元另用以通過一第二傳輸總線轉換該第一傳輸總線的該第一組平行數據成為一第二組平行數據，以及傳送該第二組平行資料至該特殊應用集成電路處理器； 其中當該特殊應用集成電路處理器是處于一操作狀態(tài)時，該特殊應用集成電路處理器，執(zhí)行有關于該第二組平行數據的一預定功能，其中該第一組平行數據的位寬度和該第二組平行數據的位寬度不同。
19.如權利要求18所述的電子系統(tǒng)裝置，其特征在于，另包含: 一中介層，其中該多個記憶單元數組集成電路中的至少一記憶單元數組集成電路與該邏輯單元是各自設置于該中介層的相對二邊上，其中該中介層包含一硅材料或一氧化物玻璃材料，其中至少一記憶單元數組集成電路的切割方式包含一雷射切割制程。
20.如權利要求18所述的電子系統(tǒng)裝置，其特征在于，另包含: 一中介層，其中該多個記憶單元數組集成電路是分別設置于該中介層上，且該中介層是設置于該邏輯單元之上，其中該中介層包含一硅材料或一氧化物玻璃材料。
21.如權利要求18所述的電子系統(tǒng)裝置，其特征在于，該邏輯單元包含: 一平行轉串行控制器，用以轉換該第一組平行數據成為該第二組平行資料。
22.如權利要求21所述的電子系統(tǒng)裝置，其特征在于，通過該第一傳輸總線所傳送的數據信號振幅與該第一傳輸總線所接收的數據信號振幅不同。
23.如權利要求21所述的電子系統(tǒng)裝置，其特征在于，通過該第二傳輸總線所傳送的數據信號振幅與該第二傳輸總線所接收的數據信號振幅不同。
24.如權利要求21所述的電子系統(tǒng)裝置，其特征在于，該第一傳輸總線的傳送數據速率與該第一傳輸總線的接收數據速率不同。
25.如權利要求21所述的電子系統(tǒng)裝置，其特征在于，該第二傳輸總線的傳送數據速率與該第二傳輸總線的接收數據速率不同。
26.如權利要求18所述的電子系統(tǒng)裝置，其特征在于，該多個記憶單元數組集成電路中的每一個記憶單元數組集成電路是對應一第一密封環(huán)，以及該邏輯單元是對應一第二密封環(huán)，其中該多個記憶單元數組集成電路中的每一個記憶單元數組集成電路的電路是被一第一密封環(huán)包圍與該邏輯單元的電路被該第二密封環(huán)包圍。
27.如權利要求26所述的電子系統(tǒng)裝置，其特征在于，該多個記憶單元數組集成電路中的每一個記憶單元數組集成電路的一第一密封環(huán)外具有至少一直接硅晶穿孔。
28.如權利要求27所述的電子系統(tǒng)裝置，其特征在于，另包含: 一金屬層，設置在該型式的記憶單元數組組中的一最上層記憶單元數組集成電路之上，其中該金屬層覆蓋該最上層記憶單元數組集成電路50%以上的面積，且該多個記憶單元數組集成電路是堆棧在該邏輯單元。
29.如權利要求27所述的電子系統(tǒng)裝置，其特征在于，該至少一直接硅晶穿孔是用以連接一電源或一地端。
30.如權利要求26所述的電子系統(tǒng)裝置，其特征在于，該邏輯單元的第二密封環(huán)外具有至少一直接硅晶穿孔。
全文摘要
本發(fā)明公開了一種高速記憶芯片模塊和有高速記憶芯片模塊的電子系統(tǒng)裝置。該高速記憶芯片模塊包含一種型式的記憶單元數組組和一邏輯單元。該型式的記憶單元數組組包含多個記憶單元數組集成電路，該至少一記憶單元數組是有關于第一金屬氧化物半導體晶體管柵極長度。該邏輯單元通過第一傳輸總線存取該型式的記憶單元數組組，且該第一傳輸總線的總線寬度是大于每一記憶單元數組集成電路的數據總線的總線寬度。該邏輯單元是有關第二金屬氧化物半導體晶體管柵極長度，且該第一金屬氧化物半導體晶體管柵極長度是大于該第二金屬氧化物半導體晶體管柵極長度。因此，本發(fā)明具有較高的傳輸效率、電磁干擾的屏蔽效果、較佳的散熱能力和隔離外界噪聲的功能。
文檔編號H01L23/367GK103117270SQ20121038439
公開日2013年5月22日 申請日期2012年10月11日 優(yōu)先權日2011年10月11日
發(fā)明者甘萬達, 盧超群 申請人:鈺創(chuàng)科技股份有限公司