鰭型場效應晶體管的制造方法
【專利摘要】本發(fā)明提供鰭型場效應晶體管的制造方法，包括：提供SOI襯底，該SOI襯底包括基底層（100），BOX層（120）和SOI層（130）；由SOI層形成鰭結(jié)構(gòu)基體；在鰭結(jié)構(gòu)基體的兩側(cè)形成源漏區(qū)（110）；由鰭結(jié)構(gòu)基體形成位于源漏區(qū)（110）之間的鰭結(jié)構(gòu)；橫跨所述鰭結(jié)構(gòu)形成柵堆疊。本發(fā)明提供的鰭型場效應晶體管的制造方法能在鰭型場效應晶體管中集成高k柵介質(zhì)層和金屬柵，以及應力材料源漏區(qū)，提升半導體器件的性能。
【專利說明】鰭型場效應晶體管的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導體【技術(shù)領(lǐng)域】，尤其涉及一種鰭型場效應晶體管的制造方法。
【背景技術(shù)】
[0002]隨著MOSFET (金屬氧化物場效應晶體管)溝道長度不斷縮短，一系列在MOSFET長溝道模型中可以忽略的效應變得愈發(fā)顯著，甚至成為影響性能的主導因素，這種現(xiàn)象統(tǒng)稱為短溝道效應。短溝道效應導致器件的電學性能惡化，如造成柵極閾值電壓下降、功耗增加以及信噪比下降等問題。
[0003]為了改善短溝道效應，業(yè)界的主導思路是改進傳統(tǒng)的平面型器件技術(shù)，想辦法減小溝道區(qū)的厚度，消除溝道中耗盡層底部的中性層，讓溝道中的耗盡層能夠填滿整個溝道區(qū)一這便是所謂的全耗盡型(Fully Depleted:FD)器件，而傳統(tǒng)的平面型器件則屬于部分耗盡型(Partialiy Depleted:PD)器件。
[0004]不過，要制造出全耗盡型器件，要求溝道處的硅層厚度極薄。傳統(tǒng)的制造工藝，特別是傳統(tǒng)基于體硅的制造工藝很難造出符合要求的結(jié)構(gòu)或造價昂貴，即便對新興的SOI (絕緣體上硅)工藝而言，溝道硅層的厚度也很難控制在較薄的水平。圍繞如何實現(xiàn)全耗盡型器件的整體構(gòu)思，研發(fā)的重心轉(zhuǎn)向立體型器件結(jié)構(gòu)。
[0005]立體型器件結(jié)構(gòu)(有的材料中也稱為垂直型器件)指的是器件的源漏區(qū)和柵極的橫截面并不位于同一平面內(nèi)的技術(shù)，實質(zhì)屬FinFET (鰭型場效應晶體管)結(jié)構(gòu)。
[0006]轉(zhuǎn)向立體型器件結(jié)構(gòu)之后，由于溝道區(qū)不再包含在體硅或SOI中，而是從這些結(jié)構(gòu)中獨立出來，因此，采取蝕刻等方式可能制作出厚度極薄的全耗盡型溝道。
[0007]當前，已提出的立體型半導體器件如圖16所示，所述半導體器件包括:半導體基體020，所述半導體基體020位于絕緣層010上；源漏區(qū)030，所述源漏區(qū)030接于所述半導體基體020中相對的第一側(cè)面022 ;柵極040，所述柵極040位于所述半導體基體020中與所述第一側(cè)面022相鄰的第二側(cè)面024上(圖中未示出所述柵極040及所述半導體基體020間夾有的柵介質(zhì)層和功函數(shù)金屬層)。其中，為減小源漏區(qū)電阻，所述源漏區(qū)030的邊緣部分可被擴展，即，所述源漏區(qū)030的寬度(沿XX’方向)大于所述半導體基體020的厚度。立體型半導體結(jié)構(gòu)有望應用22nm技術(shù)節(jié)點及其以下，隨著器件尺寸進一步縮小，立體型半導體器件的短溝道效應也將成為影響器件性能的一大因素。
[0008]為了減小器件的短溝道效應，以及減小柵極漏電流，平面器件中引入了高k柵介質(zhì)和金屬柵的工藝，例如，使用后柵工藝來制作高k柵介質(zhì)和金屬柵。為了抑制鰭型場效應晶體管的類似問題，需要將高k柵介質(zhì)和金屬柵的工藝集成到鰭型場效應晶體管制造流程中。另外，平面器件中使用應變的源漏區(qū)來向溝道區(qū)施加應力以便增加溝道區(qū)載流子的遷移率。

【發(fā)明內(nèi)容】

[0009]本發(fā)明的目的在于提供一種鰭型場效應晶體管的制造方法，可以將高k柵介質(zhì)和金屬柵集成到鰭型場效應晶體管中，提升半導體器件的性能。另外，本發(fā)明的目的還在于在鰭型場效應晶體管中提供具有應力的應變的源漏區(qū)。
[0010]根據(jù)本發(fā)明的一個方面，提供一種鰭型場效應晶體管的制造方法，其包括以下步驟:
[0011]步驟S101，提供SOI襯底，該SOI襯底包括基底層，BOX層和SOI層；
[0012]步驟S102，由SOI層形成鰭結(jié)構(gòu)基體；
[0013]步驟S103，在鰭結(jié)構(gòu)基體的兩側(cè)形成源漏區(qū)；
[0014]步驟S104，由鰭結(jié)構(gòu)基體形成位于源漏區(qū)之間的鰭結(jié)構(gòu)；
[0015]步驟S105，橫跨所述鰭結(jié)構(gòu)形成柵堆疊。
[0016]本發(fā)明提供的鰭型場效應晶體管的制造方法中，先形成源漏區(qū)，后形成鰭片，可以將高k柵介質(zhì)層和金屬柵極集成到鰭型場效應晶體管中，減小器件的短溝道效應，進而有助于提高半導體器件的性能。另外，取決于器件類型而形成的應變的源漏區(qū)根據(jù)器件類型可以向鰭片施加不同的應力，從而增加溝道載流子的遷移率。
【專利附圖】

【附圖說明】
[0017]通過閱讀參照以下附圖所作的對非限制性實施例所作的詳細描述，本發(fā)明的其它特征、目的和優(yōu)點將會變得更明顯。
[0018]下列各剖視圖均為沿對應的俯視圖中給出的剖線(AA’或11”)切割已形成的結(jié)構(gòu)
后獲得。
[0019]圖1為根據(jù)本發(fā)明的鰭型場效應晶體管的制造方法的實施方式的流程圖；
[0020]圖2所示為本發(fā)明鰭型場效應晶體管的制造方法具體實施例中所使用的襯底的剖視結(jié)構(gòu)示意圖；
[0021]圖3所示為本發(fā)明鰭型場效應晶體管的制造方法具體實施例中在襯底上形成為制造鰭型場效應晶體管所需的各材料層后的剖視結(jié)構(gòu)示意圖；
[0022]圖4是對圖3示出的半導體結(jié)構(gòu)進行刻蝕后的剖視結(jié)構(gòu)示意圖；
[0023]圖5是對圖4示出的半導體結(jié)構(gòu)進行外延生長和沉積氧化物之后的剖視結(jié)構(gòu)示意圖；
[0024]圖6是在圖5示出的半導體結(jié)構(gòu)上形成光刻膠構(gòu)圖時的俯視結(jié)構(gòu)示意圖；
[0025]圖7是對圖6示出的半導體結(jié)構(gòu)進行刻蝕后的俯視結(jié)構(gòu)示意圖；
[0026]圖8是圖7示出的半導體結(jié)構(gòu)沿A-A’方向的剖視結(jié)構(gòu)示意圖；
[0027]圖9是圖7示出的半導體結(jié)構(gòu)沿1-1”方向的剖視結(jié)構(gòu)示意圖；
[0028]圖10是圖7示出的半導體結(jié)構(gòu)形成側(cè)墻時的俯視結(jié)構(gòu)示意圖；
[0029]圖11是圖10示出的半導體結(jié)構(gòu)沿A-A’方向的剖視結(jié)構(gòu)示意圖；
[0030]圖12是圖10示出的半導體結(jié)構(gòu)沿1-1”方向的剖視結(jié)構(gòu)示意圖；
[0031]圖13是圖10示出的半導體結(jié)構(gòu)形成金屬層時的俯視結(jié)構(gòu)示意圖；
[0032]圖14是圖13示出的半導體結(jié)構(gòu)沿A-A’方向的剖視結(jié)構(gòu)示意圖；
[0033]圖15是圖13示出的半導體結(jié)構(gòu)沿1-1”方向的剖視結(jié)構(gòu)示意圖；
[0034]圖16所示為現(xiàn)有技術(shù)中鰭型場效應晶體管的示意圖。
[0035]附圖中相同或相似的附圖標記代表相同或相似的部件?！揪唧w實施方式】
[0036]為使本發(fā)明的目的、技術(shù)方案和優(yōu)點更加清楚，下面將結(jié)合附圖對本發(fā)明的實施例作詳細描述。
[0037]下面詳細描述本發(fā)明的實施例，所述實施例的示例在附圖中示出，其中自始至終相同或類似的標號表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實施例是示例性的，僅用于解釋本發(fā)明，而不能解釋為對本發(fā)明的限制。
[0038]下文的公開提供了許多不同的實施例或例子用來實現(xiàn)本發(fā)明的不同結(jié)構(gòu)。為了簡化本發(fā)明的公開，下文中對特定例子的部件和設(shè)置進行描述。當然，它們僅僅為示例，并且目的不在于限制本發(fā)明。此外，本發(fā)明可以在不同例子中重復參考數(shù)字和/或字母。這種重復是為了簡化和清楚的目的，其本身不指示所討論各種實施例和/或設(shè)置之間的關(guān)系。此夕卜，本發(fā)明提供了的各種特定的工藝和材料的例子，但是本領(lǐng)域普通技術(shù)人員可以意識到其他工藝的可應用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的結(jié)構(gòu)可以包括第一和第二特征形成為直接接觸的實施例，也可以包括另外的特征形成在第一和第二特征之間的實施例，這樣第一和第二特征可能不是直接接觸。應當注意，在附圖中所圖示的部件不一定按比例繪制。本發(fā)明省略了對公知組件和處理技術(shù)及工藝的描述以避免不必要地限制本發(fā)明。
[0039]本發(fā)明提供的鰭型場效應晶體管的制造方法大致包括:
[0040]步驟S101，提供SOI襯底，該SOI襯底包括基底層，BOX層和SOI層；
[0041]步驟S102，由SOI層形成鰭結(jié)構(gòu)基體；
[0042]步驟S103，在鰭結(jié)構(gòu)基體的兩側(cè)形成源漏區(qū)；
[0043]步驟S104，由鰭結(jié)構(gòu)基體形成位于源漏區(qū)之間的鰭結(jié)構(gòu)；
[0044]步驟S105，橫跨所述鰭結(jié)構(gòu)形成柵堆疊。
[0045]下文中將參照圖2到圖16，結(jié)合本發(fā)明提供的半導體結(jié)構(gòu)的制造方法的一個具體實施例對各步驟進行進一步的闡述。
[0046]步驟S101，如圖2所示，提供SOI襯底，所述SOI襯底至少具有三層結(jié)構(gòu)，分別是:基底層100 (例如，體硅層，圖2中只示出部分所述基底層100)、基底層100之上的BOX層120，以及覆蓋在BOX層120之上的SOI層130。其中，所述BOX層120的材料通常選用Si02。SOI層130的材料是單晶硅、鍺或II1- V族化合物(如碳化硅、砷化鎵、砷化銦或磷化銦等)，本【具體實施方式】中選用的SOI襯底是具有超薄SOI層130的SOI襯底，因此該SOI層130的厚度范圍為20nm?100nm,例如20nm, 50nm或lOOnm。
[0047]執(zhí)行步驟S102，由SOI層形成鰭結(jié)構(gòu)基體。本具體實施例中，由SOI層130形成具有一定長度的鰭結(jié)構(gòu)基體，該鰭結(jié)構(gòu)基體覆蓋有第一介質(zhì)層150。
[0048]如圖3所不,在SOI襯底上依次形成第三介質(zhì)層140和第一介質(zhì)層150。第三介質(zhì)層140和第一介質(zhì)層150可以通過化學氣相沉積(Chemical vapor deposition, CVD)、高密度等離子體CVD、ALD (原子層淀積)、等離子體增強原子層淀積(PEALD)、脈沖激光沉積(PLD)或其他合適的方法依次形成在SOI層130上。第三介質(zhì)層140的材料可以是SiO2,其厚度在2nnT5nm之間，例如2nm,4nm,5nm。第一介質(zhì)層150的材料可以是Si3N4,其厚度在50nm?150nm 之間，例如 50nm, lOOnm, 150nm。[0049]例如，在第一介質(zhì)層150上進行光刻膠構(gòu)圖，光刻膠的圖案與鰭結(jié)構(gòu)基體的圖案對應，例如具有一定長度的在半導體結(jié)構(gòu)的寬度方向上延伸的條形(文中一般認為各剖視結(jié)構(gòu)示意圖中所示的水平方向為長度方向，與剖視結(jié)構(gòu)示意圖紙面垂直的方向為寬度方向，該長度方向?qū)捊Y(jié)構(gòu)基體、將要形成的鰭結(jié)構(gòu)以及半導體器件溝道的長度方向)。因此以構(gòu)圖后的光刻膠為掩?？涛g第一介質(zhì)層150、第三介質(zhì)層140以及SOI層130的大部分，停止于SOI層130下部，形成中間高、兩邊低的形狀，如圖4所示。文中將該刻蝕形成的SOI層130中的凸起稱為鰭結(jié)構(gòu)基體，其覆蓋有第三介質(zhì)層140和第一介質(zhì)層150。如下文所述，該鰭結(jié)構(gòu)基體用于在后續(xù)步驟中形成鰭片?？涛g工藝有多種選擇，例如可以采用離子體刻蝕等。
[0050]在其他實施例中，也可以不形成第一介質(zhì)層150和第三介質(zhì)層140。
[0051]執(zhí)行步驟S103，在鰭結(jié)構(gòu)基體的兩側(cè)形成源漏區(qū)。在本具體實施例中，在鰭結(jié)構(gòu)基體的長度方向上的兩側(cè)形成源漏區(qū)110，并在源漏區(qū)上覆蓋第二介質(zhì)層160，第二介質(zhì)層的材料不同于第一介質(zhì)層。在上述刻蝕步驟后，鰭結(jié)構(gòu)基體兩側(cè)刻蝕后的SOI層130還留有很薄的一層，用于在上面進行外延生長，形成源漏區(qū)110，所述源漏區(qū)110的高度可以略高于第三介質(zhì)層140的上表面。例如，源漏區(qū)110可以是應力材料源漏區(qū)。例如，對于PMOS器件，所述源漏區(qū)110材料可為SinGex (X的取值范圍可為0.15?0.75，可以根據(jù)工藝需要靈活調(diào)節(jié)，如0.15,0.3,0.4,0.5或0.75，本文件內(nèi)未作特殊說明處，X的取值均與此相同，不再贅述)。對于NMOS器件，所述源漏區(qū)110材料可為S1:C(C的原子數(shù)百分比可以為0.5%?2%，如0.5%、1%或2%，C的含量可以根據(jù)工藝需要靈活調(diào)節(jié)，本文件內(nèi)未作特殊說明處，C的原子數(shù)百分比均與此相同，不再贅述)。源漏區(qū)110可以在生長的過程中進行原位摻雜，和/或可以對源漏區(qū)Iio進行離子注入，并退火，以激活雜質(zhì)。對于PMOS器件，可以采用B進行注入。對于NMOS器件，可以采用As或P進行注入。所述源漏區(qū)110可進一步調(diào)節(jié)鰭結(jié)構(gòu)基體內(nèi)的應力，從而可以調(diào)節(jié)后續(xù)將從鰭結(jié)構(gòu)基體形成的鰭片內(nèi)的應力，以提高鰭片內(nèi)的溝道區(qū)中載流子的遷移率。
[0052]之后可以在整個半導體結(jié)構(gòu)上形成第二介質(zhì)層160。第二介質(zhì)層160的材料不同于第一介質(zhì)層150。例如當?shù)谝唤橘|(zhì)層150材料為是Si3N4時,第二介質(zhì)層160可以是氧化物層?？梢酝ㄟ^化學氣相沉積、高密度等離子體CVD、原子層淀積、等離子體增強原子層淀積、脈沖激光沉積或其他合適的方法形成第二介質(zhì)層160。形成第二介質(zhì)層160之后執(zhí)行平坦化操作，停止于第一介質(zhì)層150上。如圖5所示，形成覆蓋源漏區(qū)110的第二介質(zhì)層160，其上表面與第一介質(zhì)層150上表面齊平。
[0053]執(zhí)行步驟S 104，由鰭結(jié)構(gòu)基體形成位于源漏區(qū)之間的鰭結(jié)構(gòu)。在本具體實施例中，由鰭結(jié)構(gòu)基體形成位于鰭結(jié)構(gòu)基體的長度方向上的兩側(cè)的源漏區(qū)Iio以及第二介質(zhì)層160構(gòu)成的凹陷中的沿所述長度方向延伸的鰭結(jié)構(gòu)。例如，在半導體結(jié)構(gòu)上形成構(gòu)圖的光刻膠200，例如可以采用旋涂、曝光顯影的方式進行構(gòu)圖，將意圖形成鰭片的地方保護起來，如圖6所示。光刻膠層的材料可是烯類單體材料、含有疊氮醌類化合物的材料或聚乙烯月桂酸酯材料等。
[0054]以構(gòu)圖的光刻膠200為掩?？涛g第一介質(zhì)層150、第三介質(zhì)層140、SOI層130，停止于BOX層120的上表面。之后去除構(gòu)圖的光刻膠200,并去除其下的第一介質(zhì)層150,停止于第三介質(zhì)層140的上表面，如圖7、圖8、圖9所示。這樣形成了位于兩側(cè)的源漏區(qū)110以及第二介質(zhì)層160構(gòu)成的凹陷中的沿所述長度方向延伸的鰭結(jié)構(gòu)(鰭片)。
[0055]在本具體實施例中，還需要在凹陷中暴露的SOI層和源漏區(qū)110的側(cè)壁上形成側(cè)墻。在源漏區(qū)Iio兩側(cè)形成側(cè)墻210，如圖10、11和12所示。側(cè)墻210可以由氮化硅、氧化硅、氮氧化硅、碳化硅及其組合，和/或其他合適的材料形成。側(cè)墻210可以具有多層結(jié)構(gòu)。側(cè)墻210可以通過包括沉積刻蝕工藝形成,其厚度范圍可以是5nnTl0nm,例如5nm, 8nm,10nm。側(cè)墻210至少高于源漏區(qū)110。在鰭結(jié)構(gòu)上并未形成側(cè)墻。
[0056]執(zhí)行步驟S105，橫跨所述鰭結(jié)構(gòu)形成柵堆疊。在本具體實施例中，在凹陷中形成覆蓋鰭結(jié)構(gòu)的柵介質(zhì)層220以及覆蓋柵介質(zhì)層220的柵金屬層230。形成覆蓋整個半導體結(jié)構(gòu)的柵介質(zhì)層220 (例如高k介質(zhì)層);之后在柵介質(zhì)層220上沉積金屬層230 (例如開啟電壓調(diào)節(jié)金屬層)，形成柵金屬層230。并進行平坦化，使所述凹陷中的柵金屬層230的上表面與第二介質(zhì)層160的上表面齊平，如圖13、圖14、圖15所示。凹陷區(qū)域以外的其他區(qū)域上的柵金屬層230被去除。所述高k介質(zhì)例如可以是:HfA10N、HfSiA10N、HfTaA10N、HfTiA10N、HfON, HfSiON, HfTaON, HfTiON中的一種或其組合，優(yōu)選為Hf02。柵介質(zhì)層220的厚度可以為2nnT4nm,例如2nm、3nm或4nm?？梢圆捎脽嵫趸?、化學氣相沉積、原子層沉積等工藝來形成柵介質(zhì)層 220。金屬層可以是 TaN、TaC、TiN、TaAIN、TiAlN、MoAlN、TaTbN, TaErN, TaYbN,TaSiN、HfSiN、MoSiN、RuTax, NiTax 中的一種或其組合。
[0057]在其他實施例中也可以形成熱氧化的柵介質(zhì)層和多晶硅柵極。
[0058]本發(fā)明提供的鰭型場效應晶體管的制造方法中，先形成源漏區(qū)110，后形成鰭片，可以將高k柵介質(zhì)和金屬柵集成到鰭型場效應晶體管中，減小器件的短溝道效應，進而有助于提高半導體器件的性能。另外，取決于器件類型而形成的應變的源漏區(qū)根據(jù)器件類型可以向鰭片施加不同的應力，從而增加溝道載流子的遷移率。
[0059]下面對根據(jù)上述方法制造的鰭型場效應晶體管的結(jié)構(gòu)進行概述。
[0060]該鰭型場效應晶體管結(jié)構(gòu)包括:S0I襯底，包括SOI層130、BOX層120和基底層100 ；
[0061]鰭片，由SOI層130的一部分形成；
[0062]位于鰭片兩側(cè)在鰭片的寬度方向上延伸的源漏區(qū)110，所述鰭片位于延伸的源漏區(qū)110形成的凹陷中，源漏區(qū)110未與鰭片相連的部分上形成有側(cè)墻210 ；
[0063]柵介質(zhì)層220，覆蓋所述鰭片；
[0064]柵金屬層230，覆蓋所述柵介質(zhì)層。
[0065]此所述SOI襯底為三層結(jié)構(gòu)，分別是:基底層100、基底層100之上的BOX層120，以及覆蓋在BOX層120之上的SOI層130。其中，所述BOX層120的材料通常選用SiO2, BOX層120的厚度通常大于IOOnm ；S0I層130的材料是單晶硅、鍺或II1- V族化合物(如碳化硅、砷化鎵、砷化銦或磷化銦等)，本【具體實施方式】中選用的SOI襯底是具有超薄SOI層130的SOI襯底，因此該SOI層130的厚度范圍為20nnTl00nm，例如20nm，50nm或lOOnm。
[0066]源漏區(qū)110位于鰭片兩側(cè)刻蝕后的SOI層130上，其高度略高于第三介質(zhì)層140的上表面。對于PMOS器件，所述源漏區(qū)110材料可為SigGex (X的取值范圍可為0.15?
0.75，可以根據(jù)工藝需要靈活調(diào)節(jié)，如0.15,0.3,0.4,0.5或0.75，本文件內(nèi)未作特殊說明處，X的取值均與此相同，不再贅述);對于NMOS器件，所述源漏區(qū)110材料可為S1:C (C的原子數(shù)百分比可以為0.5%?2%，如0.5%、1%或2%，C的含量可以根據(jù)工藝需要靈活調(diào)節(jié)，本文件內(nèi)未作特殊說明處，C的原子數(shù)百分比均與此相同，不再贅述)。所述源漏區(qū)110可進一步調(diào)節(jié)鰭片中溝道區(qū)內(nèi)的應力，以提高溝道區(qū)內(nèi)載流子的遷移率。
[0067]第二介質(zhì)層160位于源漏區(qū)110上，第二介質(zhì)層160的材料可以是Si02。
[0068]側(cè)墻210位于源漏區(qū)110兩側(cè)，用于將源漏區(qū)110與之后形成的柵極堆疊隔離開，因此其高度至少高于源漏區(qū)110的高度。側(cè)墻210可以由氮化硅、氧化硅、氮氧化硅、碳化硅及其組合，和/或其他合適的材料形成。側(cè)墻210可以具有多層結(jié)構(gòu)。側(cè)墻210的厚度范圍可以是5nm~10nm,例如5nm,8nm, 10nm。
[0069]鰭片包括SOI層130和位于其上方的第三介質(zhì)層140。第一氧化物層的材料是Si02。其厚度在 2nnT5nm 之間，例如 2nm, 4nm, 5nm。
[0070]柵介質(zhì)層220(例如高k介質(zhì)層)覆蓋所述鰭片。所述高k介質(zhì)例如可以是:HfA10N、HfSiAlON, HfTaAlON, HfTiAlON, HfON, HfSiON, HfTaON, HfTiON 中的一種或其組合，優(yōu)選為Η--2。柵介質(zhì)層220的厚度可以為2nnT4nm,例如2nm、3nm或4nm。
[0071]柵金屬層230 (例如開啟電壓調(diào)節(jié)金屬層)覆蓋柵介質(zhì)層220。柵金屬層230可以包括 TaN、TaC、TiN、TaAIN、TiAIN、MoAIN、TaTbN, TaErN, TaYbN, TaSiN、HfSiN、MoSiN、RuTax,NiTax中的一種或其組合。
[0072]雖然關(guān)于示例實施例及其優(yōu)點已經(jīng)詳細說明，應當理解在不脫離本發(fā)明的精神和所附權(quán)利要求限定的保護范圍的情況下，可以對這些實施例進行各種變化、替換和修改。對于其他例子，本領(lǐng)域的普通技術(shù)人員應當容易理解在保持本發(fā)明保護范圍內(nèi)的同時，工藝步驟的次序可以變化。
[0073]此外，本發(fā)明的應用范圍不局限于說明書中描述的特定實施例的工藝、機構(gòu)、制造、物質(zhì)組成、手段、方法及步驟。從本發(fā)明的公開內(nèi)容，作為本領(lǐng)域的普通技術(shù)人員將容易地理解，對于目前已存在或者以后即將開發(fā)出的工藝、機構(gòu)、制造、物質(zhì)組成、手段、方法或步驟，其中它們執(zhí)行與 本發(fā)明描述的對應實施例大體相同的功能或者獲得大體相同的結(jié)果，依照本發(fā)明可以對它們進行應用。因此，本發(fā)明所附權(quán)利要求旨在將這些工藝、機構(gòu)、制造、物質(zhì)組成、手段、方法或步驟包含在其保護范圍內(nèi)。
【權(quán)利要求】
1.一種鰭型場效應晶體管的制造方法，包括: a)提供SOI襯底，該SOI襯底包括基底層(100)，BOX層(120)和SOI層(130); b)由SOI層形成鰭結(jié)構(gòu)基體； c)在鰭結(jié)構(gòu)基體的兩側(cè)形成源漏區(qū)(110)； d)由鰭結(jié)構(gòu)基體形成位于源漏區(qū)(110)之間的鰭結(jié)構(gòu)； e)橫跨所述鰭結(jié)構(gòu)形成柵堆疊。
2.根據(jù)權(quán)利要求1所述的方法，其中，源漏區(qū)(110)為應力材料源漏區(qū)。
3.根據(jù)權(quán)利要求1所述的方法，其中，步驟b)中的刻蝕在鰭結(jié)構(gòu)基體的兩側(cè)保留部分的SOI層，并且在步驟C)中通過外延生長形成源漏區(qū)(110)。
4.根據(jù)權(quán)利要求3所述的方法，其中當鰭型場效應晶體管為PMOS器件，源漏區(qū)(110)的材料為SiGe，Ge元素的比例在15%_75%的范圍內(nèi)。
5.根據(jù)權(quán)利要求3所述的方法，其中當鰭型場效應晶體管為NMOS器件，源漏區(qū)(110)的材料為SiC，C元素的比例在0.5%-2%的范圍內(nèi)。
6.根據(jù)權(quán)利要求1所述的方法，其中 步驟b)中鰭結(jié)構(gòu)基體上覆蓋有第一介質(zhì)層(150)； 步驟c)中在鰭結(jié)構(gòu)基體的長度方向上的兩側(cè)形成源漏區(qū)(110)，并在源漏區(qū)上覆蓋第二介質(zhì)層(160)，第二介質(zhì)層的材料不同于第一介質(zhì)層； 步驟d)中由鰭結(jié)構(gòu)基體形成位于鰭結(jié)構(gòu)基體的長度方向上的兩側(cè)的源漏區(qū)(110)以及第二介質(zhì)層(160)構(gòu)成的凹陷中的沿所述長度方向延伸的鰭結(jié)構(gòu)；并且在步驟e)之前包括 步驟f)在凹陷中暴露的SOI層(130)和源漏區(qū)(110)的側(cè)壁上形成側(cè)墻(210);并且 步驟e)包括在凹陷中形成覆蓋鰭結(jié)構(gòu)的柵介質(zhì)層(220)以及覆蓋柵介質(zhì)層的柵金屬層(230)。
7.根據(jù)權(quán)利要求6所述的方法，其中，鰭結(jié)構(gòu)基體和第一介質(zhì)層(150)之間還存在第三介質(zhì)層(140)。
8.根據(jù)權(quán)利要求6所述的方法，其中，步驟d)包括， 在鰭結(jié)構(gòu)基體寬度方向上的特定位置覆蓋沿長度方向延伸的具有一定寬度的掩模； 去除鰭結(jié)構(gòu)基體未被掩模覆蓋的部分直至露出BOX層(120)； 去除掩模，以及所述掩模(200 )之下的第一介質(zhì)層(150)。
9.根據(jù)權(quán)利要求1所述的方法，其中，柵堆疊中的柵介質(zhì)層(220)為高k介質(zhì)層，柵金屬層(230 )包括開啟電壓調(diào)節(jié)金屬。
10.根據(jù)權(quán)利要求6所述的方法，其中，步驟e)包括， 沉積覆蓋整個半導體結(jié)構(gòu)的柵介質(zhì)層(220)； 沉積覆蓋柵介質(zhì)層(220)的柵金屬層(230)； 執(zhí)行平坦化操作去除凹陷以外的其他區(qū)域覆蓋的柵金屬層(230)。
11.根據(jù)權(quán)利要求1所述的方法，其中，所述源漏區(qū)(110)高于所述鰭結(jié)構(gòu)基體。
【文檔編號】H01L21/336GK103779227SQ201210407809
【公開日】2014年5月7日 申請日期:2012年10月23日 優(yōu)先權(quán)日:2012年10月23日
【發(fā)明者】朱慧瓏, 駱志炯, 尹海洲, 梁擎擎 申請人:中國科學院微電子研究所