用于功率mos晶體管的裝置和方法
【專利摘要】一種功率MOS晶體管包括形成在襯底的第一面上方的漏極接觸塞；形成在襯底的第二面上方的源極接觸塞和形成在第一漏極/源極區(qū)和第二漏極/源極區(qū)之間的溝槽。溝槽包括第一柵電極、第二柵電極，其中第一柵電極和第二柵電極的頂面與漏極區(qū)的底面對準。溝槽進一步包括形成在第一柵電極和第二柵電極之間的場板，其中，場板電連接至源極區(qū)。本發(fā)明提供用于功率MOS晶體管的裝置和方法。
【專利說明】用于功率MOS晶體管的裝置和方法
【技術領域】
[0001]本發(fā)明涉及用于功率MOS晶體管的裝置和方法。
【背景技術】
[0002]由于在各種電氣元件(例如，晶體管、二極管、電阻器、電容器等)的集成密度方面的改進，半導體產(chǎn)業(yè)經(jīng)歷了快速增長。對于大多數(shù)情況，集成密度的這種改進源于收縮半導體工藝節(jié)點(例如，朝著sub-20nm節(jié)點收縮工藝節(jié)點)。隨著半導體器件按比例縮小，需要新技術來維持電氣元件從一代到下一代的性能。例如，對于高功率應用，期望低接通電阻、低柵極電荷和高擊穿電壓功率晶體管。
[0003]隨著半導體技術的進展，金屬氧化物半導體(MOS)晶體管已廣泛用于現(xiàn)今的集成電路中。MOS晶體管是電壓控制型器件。當對MOS晶體管的柵極施加控制電壓，并且控制電壓大于MOS晶體管的閾值時，在MOS晶體管的漏極和源極之間建立導電溝道。結果，電流在MOS晶體管的漏極和源極之間流動。另一方面，當對MOS晶體管的柵極施加的控制電壓小于MOS晶體管的閾值時，相應地關閉MOS晶體管。
[0004]MOS晶體管可以包括兩大類。一類是η溝道MOS晶體管；另一類是P溝道MOS晶體管。根據(jù)結構差異，MOS晶體管可以進一步分成兩個子類:平面MOS晶體管和垂直MOS晶體管。
[0005]垂直功率MOS晶體管由于它們的低柵極驅動功率、快速開關速率和低導通電阻而廣泛用于高電壓和電流應用中。在垂直功率MOSFET中，漏極和柵極被設置在晶圓的相對面上。在垂直功率MOS晶體管的漏極和源極之間可能形成有溝槽結構。
【發(fā)明內容】
[0006]為了解決現(xiàn)有技術中存在的問題，根據(jù)本發(fā)明的一個方面，提供了一種裝置，包括:第一漏極/源極接觸塞，形成在襯底的第一面的上方，其中，所述第一漏極/源極接觸塞連接至第一漏極/源極區(qū)；第二漏極/源極接觸塞，形成在所述襯底的第二面的上方，其中，所述第二漏極/源極接觸塞連接至第二漏極/源極區(qū)；以及溝槽，形成在所述第一漏極/源極接觸塞和所述第二漏極/源極接觸塞之間，其中，所述溝槽包括:第一柵電極；第二柵電極，其中:所述第一柵電極和所述第二柵電極形成在所述溝槽的下部中；以及沿著所述溝槽的上部的側壁形成兩個漂移區(qū)；以及場板，形成在所述第一柵電極和所述第二柵電極之間，其中，所述場板電連接至所述第二漏極/源極區(qū)。
[0007]在上述裝置中，進一步包括:第一擴散區(qū)，包括第一 η型漏極漂移區(qū)；以及第二擴散區(qū)，包括第二 η型漏極漂移區(qū)，其中，所述第一 η型漏極漂移區(qū)和所述第二 η型漏極漂移區(qū)相對于所述溝槽是對稱的。
[0008]在上述裝置中，進一步包括:Ρ型外延層，形成在所述襯底上方；以及P+區(qū)域，形成在所述P型外延層中，其中，所述P+區(qū)域電連接至所述場板。
[0009]在上述裝置中，進一步包括:Ρ型外延層，形成在所述襯底上方；以及P+區(qū)域，形成在所述P型外延層中，其中，所述P+區(qū)域電連接至所述場板，進一步包括:第二 Π+區(qū)域，形成在所述溝槽的底面和所述P+區(qū)域之間。
[0010]在上述裝置中，進一步包括:P型外延層，形成在所述襯底上方；以及P+區(qū)域，形成在所述P型外延層中，其中，所述P+區(qū)域電連接至所述場板，進一步包括:第二 Π+區(qū)域，形成在所述溝槽的底面和所述P+區(qū)域之間，其中，所述第二 η+區(qū)域通過所述場板、所述P+區(qū)域和所述襯底連接至所述第二漏極/源極接觸塞 。
[0011]在上述裝置中，進一步包括:第一介電膜，形成在所述第一柵電極和所述場板之間；以及第二介電膜，形成在所述第二柵電極和所述場板之間。
[0012]在上述裝置中，進一步包括:第一介電膜，形成在所述第一柵電極和所述場板之間；以及第二介電膜，形成在所述第二柵電極和所述場板之間，其中:所述第一介電膜和所述第二介電膜由氧化物形成并具有介于約0.Ιμ--至約0.5μπ?范圍內的厚度。
[0013]在上述裝置中，其中:所述第一漏極/源極區(qū)是溝槽功率晶體管的漏極；以及所述第二漏極/源極區(qū)是所述溝槽功率晶體管的源極。
[0014]根據(jù)本發(fā)明的另一方面，還提供了一種器件，包括:漏極區(qū)，具有第一導電類型，所述漏極區(qū)形成在具有第二導電類型的襯底上方；源極區(qū)，具有所述第一導電類型，所述源極區(qū)形成在所述襯底上方；以及溝槽，形成在所述漏極區(qū)和所述源極區(qū)之間，其中，所述溝槽包括:第一柵電極；場板，鄰近所述第一柵電極形成，其中，所述第一柵電極和所述場板通過第一介電膜分開，并且，所述場板電連接至所述源極區(qū)；以及第二柵電極，鄰近所述場板形成，其中，所述第一柵電極和所述第二柵電極相對于所述場板是對稱的。
[0015]在上述器件中，進一步包括:第一漏極漂移區(qū)，連接至所述漏極區(qū)域；以及第二漏極漂移區(qū)，連接至所述漏極區(qū)域，其中，所述第一漏極漂移區(qū)和所述第二漏極漂移區(qū)相對于所述溝槽是對稱的。
[0016]在上述器件中，進一步包括:第一外延層，具有所述第二導電類型，所述第一外延層形成在所述襯底上方；以及第二外延層，具有所述第一導電類型，所述第二外延層形成在所述第一外延層上方。
[0017]在上述器件中，其中:所述第一導電類型是η型導電性；以及所述第二導電類型是P型導電性。
[0018]在上述器件中，其中:所述第一導電類型是P型導電性；以及所述第二導電類型是η型導電性。
[0019]在上述器件中，進一步包括:漏極接觸塞，連接至所述漏極區(qū)，其中，所述漏極接觸塞形成在所述襯底的第一面的上方；以及源極接觸塞，連接至所述源極區(qū)，其中，所述源極接觸塞形成在所述襯底的第二面的上方。
[0020]根據(jù)本發(fā)明的又一方面，還提供了一種方法，包括:提供具有第二導電類型的襯底；生長具有所述第二導電類型的第一外延層；生長具有第一導電類型的第二外延層；在所述第一外延層和所述第二外延層中形成溝槽；在所述溝槽中形成第一柵電極；在所述溝槽中形成第二柵電極；分別使用所述第一柵電極和所述第二柵電極作為離子注入掩模實施離子注入工藝以形成第一漏極漂移區(qū)和第二漏極漂移區(qū)；在所述溝槽中形成場板，其中，所述場板位于所述第一柵電極和所述第二柵電極之間；在所述第二外延層中形成漏極區(qū)，其中，所述漏極區(qū)具有所述第一導電類型；以及在所述第一外延層中形成源極區(qū)，其中，所述源極區(qū)具有所述第一導電類型，并且其中所述源極區(qū)電連接至所述場板。
[0021]在上述方法中，進一步包括:沿著所述溝槽的第一側壁形成所述第一漏極漂移區(qū)；以及沿著所述溝槽的第二側壁形成所述第二漏極漂移區(qū)，其中，所述第一柵電極和所述第二柵電極的上部與所述第一漏極漂移區(qū)和所述第二漏極漂移區(qū)的底部對準。
[0022]在上述方法中，進一步包括:用第一介電膜填充所述場板和所述第一柵電極之間的空閑空間。
[0023]在上述方法中，進一步包括:用第一介電膜填充所述場板和所述第一柵電極之間的空閑空間，其中:所述第一介電膜由氧化物形成；以及所述第一介電膜的厚度介于約0.1 μ m至約0.5 μ m的范圍內。
[0024]在上述方法中，進一步包括:形成連接至所述漏極區(qū)的漏極接觸塞，其中，所述漏極接觸塞形成在所述襯底的第一面的上方；以及形成連接至所述源極區(qū)的源極接觸塞，其中，所述源極接觸塞形成在所述襯底的第二面的上方。
[0025]在上述方法中，進一步包括:形成連接至所述漏極區(qū)的漏極接觸塞，其中，所述漏極接觸塞形成在所述襯底的第一面的上方；以及形成連接至所述源極區(qū)的源極接觸塞，其中，所述源極接觸塞形成在所述襯底的第二面的上方，進一步包括:在所述第一外延層中形成P+區(qū)域，其中，所述源極區(qū)通過所述場板、所述P+區(qū)域和所述襯底連接至所述源極接觸塞。
【專利附圖】
【附圖說明】
[0026]為了更充分地理解本發(fā)明及其優(yōu)點，現(xiàn)將參考結合附圖所進行的以下描述，其中:
[0027]圖1是根據(jù)實施例的底部源極溝槽功率MOSFET的截面圖；
[0028]圖2示出根據(jù)實施例的包括底部源極溝槽功率MOSFET的半導體器件的截面圖；
[0029]圖3示出根據(jù)實施例的襯底的截面圖；
[0030]圖4示出根據(jù)實施例從襯底生長外延層后圖3所示的半導體器件的截面圖；
[0031]圖5示出根據(jù)實施例從P型外延層生長另一外延層后圖4所示的半導體器件的截面圖；
[0032]圖6示出根據(jù)實施例在半導體器件上沉積介電層后圖5所示的半導體器件的截面圖；
[0033]圖7示出根據(jù)實施例在介電層上沉積硬掩模層后圖6所示的半導體器件的截面圖；
[0034]圖8示出根據(jù)實施例在外延層中形成第一溝槽后圖7所示的半導體器件的截面圖；
[0035]圖9示出根據(jù)實施例在溝槽中形成第一柵極介電層后圖8所示的半導體器件的截面圖；
[0036]圖10示出根據(jù)實施例在溝槽中形成柵電極層后圖9所示的半導體器件的截面圖；
[0037]圖11示出根據(jù)實施例對柵電極層實施蝕刻工藝后圖10所示的半導體器件的截面圖；[0038]圖12示出根據(jù)實施例在形成η+區(qū)域后圖11所示的半導體器件的截面圖；
[0039]圖13示出根據(jù)實施例在形成兩個η型漏極漂移區(qū)后圖12所示的半導體器件的截面圖；
[0040]圖14示出根據(jù)實施例在溝槽中和在半導體器件的表面上沉積氧化層后圖13所示的半導體器件的截面圖；
[0041]圖15示出根據(jù)實施例對氧化層的底部實施各向異性蝕刻工藝后圖14所示的半導體器件的截面圖；
[0042]圖16示出根據(jù)實施例在形成第二溝槽后圖15所示的半導體器件的截面圖；
[0043]圖17示出根據(jù)實施例在形成P+區(qū)域后圖16所示的半導體器件的截面圖；
[0044]圖18示出根據(jù)實施例在溝槽中形成場板后圖17所示的半導體器件的截面圖；
[0045]圖19示出根據(jù)實施例對場板實施回蝕工藝后圖18所示的半導體器件的截面圖；
[0046]圖20示出根據(jù)實施例對半導體器件的頂面實施硬掩模去除工藝后圖19所示的半導體器件的截面圖；
[0047]圖21示出根據(jù)實施例在η型外延層中形成η+區(qū)域后圖20所示的半導體器件的截面圖；
[0048]圖22示出根據(jù)實施例在溝槽中形成介電區(qū)域后圖21所示的半導體器件的截面圖；以及
[0049]圖23示出根據(jù)實施例在形成漏極和源極接觸塞后圖22所示的半導體器件的截面圖。
[0050]除非另有說明，不同附圖中的相應數(shù)字和符號通常是指相應的部件。繪制附圖用于清楚地示出各個實施例的相關方面而不必按比例繪制。
【具體實施方式】
[0051]在下面詳細討論本發(fā)明實施例的制造和使用。然而，應該理解，本發(fā)明提供了許多可以在各種具體環(huán)境中實現(xiàn)的可應用的發(fā)明構思。所討論的具體實施例僅是制造和使用本發(fā)明實施例的示例性具體方式，而不用于限制本發(fā)明的范圍。
[0052]將參照具體情況下的實施例(底部源極功率金屬氧化物半導體場效應晶體管(MOSFET))描述本發(fā)明。然而，本發(fā)明的實施例也可以適用于各種高電壓晶體管。然而，本發(fā)明的實施例也可以適用于各種半導體器件結構。下文將參照附圖詳細說明各個實施例。
[0053]圖1是根據(jù)實施例的底部源極溝槽功率MOSFET的截面圖。如圖1所示，在晶圓的相對面上制造底部源極溝槽功率MOSFET 100的源極接觸塞102和漏極接觸塞112。具體而言，源極接觸塞102形成在ρ+襯底104的下方。漏極接觸塞112形成在ρ+襯底104的上方。底部源極溝槽功率MOSFET 100進一步包括從ρ+襯底104生長的ρ型外延層106。在P型外延層106中形成η+源極區(qū)124。在漏極接觸塞112下方形成η+漏極區(qū)110。在η+漏極區(qū)Iio和P型外延層106之間形成η型外延層108。
[0054]如圖1所示，可以在η+源極區(qū)124和漏極接觸塞112之間形成有溝槽132。溝槽包括場板116、氧化膜114、第一柵極介電層902、第二柵極介電層1402和兩個柵極區(qū)128。柵極區(qū)128形成在溝槽132的下半部。場板116形成在兩個柵極區(qū)128之間并通過ρ+區(qū)126和ρ+襯底104電連接至源極接觸塞102。[0055]與在柵極溝槽中具有單個柵極區(qū)的常規(guī)溝槽MOS晶體管相比，底部源極溝槽功率MOSFET 100通過將柵極區(qū)分裂成兩個較小的柵極區(qū)而具有相對較小的柵極區(qū)，如I所示。此外，場板116用于填充圖1所示的柵極區(qū)之間的開口。通過減少柵極區(qū)的面積，底部源極溝槽功率MOSFET 100的柵極電荷也相應地減少了。簡言之，具有連接至源極接觸塞102的場板116的一個有利特征是提高了柵極電荷電容。結果，可以減少底部源極溝槽功率MOSFET 100的開關損耗。
[0056]氧化膜114、第一柵極介電層902和第二柵極介電層1402填充溝槽132的空閑空間，從而使柵極區(qū)128、場板116和漏極接觸塞112彼此絕緣。根據(jù)實施例，第二柵極介電層1402充當場板116和柵極區(qū)128之間的絕緣膜。第二柵極介電層1402具有厚度D1，其介于約0.1 μ m至約0.5 μ m的范圍內。
[0057]底部源極溝槽功率MOSFET 100可以包括沿著溝槽的外側周邊形成的兩個η型漏極漂移(NDD)區(qū)。NDD區(qū)122相對于溝槽是對稱的。NDD區(qū)122是漏極的延伸并電連接至漏極接觸塞112。
[0058]根據(jù)實施例，通過η+漏極區(qū)110、η型外延層108和NDD區(qū)122形成底部源極溝槽功率MOSFET 100的漏極區(qū)。為了使漏極區(qū)與外部電路(未示出)連接，漏極區(qū)連接至漏極接觸塞112。為了減少柵漏電容，NDD區(qū)122可以形成為與柵極區(qū)128對準。具體而言，在NDD離子注入工藝中，柵極區(qū)128用作離子注入掩模，從而阻止NDD區(qū)的離子進入柵極區(qū)128上部區(qū)域下方的區(qū)域中。結果，NDD區(qū)122的下部與柵極區(qū)128的上部水平對準。
[0059]圖2示出根據(jù)實施例的包括底部源極溝槽功率MOSFET的半導體器件的截面圖。半導體器件200包括5個區(qū)域，即，用于形成底部源極溝槽功率MOSFET器件的第一區(qū)域202、用于形成平面NMOS器件的第二區(qū)域204、用于形成平面PMOS器件的第三區(qū)域206、用于形成低電壓NMOS器件的第四區(qū)域208和用于形成低電壓PMOS器件的第五區(qū)域210。區(qū)域202、204、206、208和210中的每一個區(qū)域都通過諸如淺溝槽隔離(STI)區(qū)的絕緣區(qū)域限定?？蛇x地，場氧化物可以形成為絕緣區(qū)域。
[0060]如圖2所示，為了集成底部源極溝槽功率MOSFET器件與橫向MOS器件(例如，平面NMOS器件)，如圖2所示的深P型阱用于將橫向MOS器件與底部源極溝槽功率MOSFET器件隔離開。具有如圖1所示的底部源極溝槽功率MOSFET 100的一個有利特征是底部源極溝槽功率MOSFET結構可以與橫向MOS器件集成。鑒于此，可以重新使用現(xiàn)有的橫向器件制造工藝?，F(xiàn)有的橫向器件制造工藝有助于降低制造底部源極溝槽功率MOSFET的成本。
[0061]圖3至圖22示出根據(jù)實施例制造圖1所示的底部源極溝槽功率MOSFET 100的中間步驟。圖3示出根據(jù)實施例的襯底104的截面圖。襯底104可以由硅、硅鍺、碳化硅等形成。根據(jù)實施例，襯底104可以是ρ+襯底，其摻雜有P型雜質，諸如硼、銦等。襯底104的摻雜密度介于約IO1Vcm3至約IO2Vcm3的范圍內。
[0062]圖4示出根據(jù)實施例從P型襯底104生長外延層后圖3所示的半導體器件的截面圖。從P型襯底104生長P型外延層106。可以通過采用諸如化學汽相沉積(CVD)、超高真空化學汽相沉積(UHV-CVD)等合適的半導體制造工藝實現(xiàn)ρ型外延層106的外延生長。根據(jù)實施例，P型外延層106的摻雜密度介于約IO1Vcm3至約IO1Vcm3的范圍內。
[0063]圖5示出根據(jù)實施例從P型外延層生長另一外延層后圖4所示的半導體器件的截面圖。從P型外延層106生長η型外延層108。可以通過采用諸如CVD、UHV-CVD等合適的制造工藝來實現(xiàn)η型外延層108的外延生長。根據(jù)實施例，η型外延層108的摻雜密度介于約IO1Vcm3至約IOlfVcm3的范圍內。[0064]圖6示出根據(jù)實施例在半導體器件上沉積介電層后圖5所示的半導體器件的截面圖。介電層602可以包括氧化層?？梢酝ㄟ^任何氧化工藝(諸如在包含氧化物、Η20、Ν0、或它們的組合的周圍環(huán)境中的濕法或干法熱氧化)或者通過使用原硅酸四乙酯(TEOS)和氧氣作為前體的CVD技術形成介電層602。
[0065]圖7示出根據(jù)實施例在介電層上沉積硬掩模層后圖6所示的半導體器件的截面圖。硬掩模層702充當蝕刻掩模。硬掩模層702可以由合適的材料(諸如氮化硅)形成。在整個說明書中，硬掩模層702可以可選地被稱為氮化物層702。通過諸如CVD等合適的制造技術在介電層602的頂部上沉積氮化物層702。
[0066]圖8示出根據(jù)實施例在外延層中形成第一溝槽后圖7所示的半導體器件的截面圖?？紤]到底部源極溝槽功率MOSFET 100的溝槽132的位置(在圖1中示出)對氮化物層702進行圖案化。此后，實施諸如反應離子蝕刻(RIE)或其他干蝕刻、各向異性濕蝕刻、或任何其他合適的各向異性蝕刻的蝕刻工藝或者圖案化工藝以形成溝槽802。對包括η型外延層108和ρ型外延層106的外延層進行蝕刻以形成第一溝槽802。如圖8所示，蝕刻工藝可以蝕刻穿過η型外延層108并部分蝕刻ρ型外延層106以形成第一溝槽802。
[0067]圖9示出根據(jù)實施例在溝槽中形成第一柵極介電層后圖8所示的半導體器件的截面圖。如圖9所示，在第一溝槽802的底部以及第一溝槽802的側壁上形成第一柵極介電層902。第一柵極介電層902可以由諸如氧化物、氮化物、氮氧化物、高k材料、它們的組合以及它們的多層的常用介電材料形成。根據(jù)實施例，第一柵極介電層902是氧化層?？梢酝ㄟ^合適的熱處理技術、濕處理技術或諸如PVD、CVD、ALD等沉積技術形成第一柵極介電層902。
[0068]圖10示出根據(jù)實施例在溝槽中形成柵電極層后圖9所示的半導體器件的截面圖。柵電極層1002可以包含導電材料，諸如金屬(例如，鉭、鈦、鑰、鎢、鉬、鋁、鉿、釕)、金屬硅化物(例如，硅化鈦、硅化鈷、硅化鎳、硅化鉭)、金屬氮化物(例如，氮化鈦、氮化鉭)、摻雜的多晶硅、其他導電材料、或這些的組合。在一個實例中，沉積非晶硅并進行重結晶以形成多晶娃(poly-silicon)。
[0069]根據(jù)實施例，柵電極層1002由多晶硅形成。可以通過經(jīng)由低壓化學汽相沉積(LPCVD)沉積摻雜的或非摻雜的多晶硅來形成柵電極層1002。根據(jù)另一實施例，柵電極層1002由諸如氮化鈦、氮化鉭、氮化鎢、鈦、鉭和/或這些的組合的金屬材料形成。采用諸如ALD、CVD、PVD等合適的沉積技術在第一柵極介電層902上形成金屬柵電極層。上述沉積技術均為本領域所熟知的，并因此在此不再討論。
[0070]圖11示出根據(jù)實施例對柵電極層實施蝕刻工藝后圖10所示的半導體器件的截面圖。實施蝕刻工藝以去除不想要的柵電極層部分，從而形成柵電極128，如圖11中所示。根據(jù)實施例，柵電極材料為多晶硅。蝕刻工藝可以是濕法或干法、各向異性或各向同性蝕刻工藝，但優(yōu)選各向異性干蝕刻工藝。如圖11所示，柵電極128的頂面低于η型外延層108的
。
[0071]圖12示出根據(jù)實施例在ρ型外延層中形成η+區(qū)域后圖11所示的半導體器件的截面圖。如圖12所示，通過合適的制造工藝(諸如離子注入工藝)形成η+區(qū)域124。根據(jù)實施例，η+區(qū)域124可以充當圖1所示的底部源極溝槽功率MOSFET 100的源極區(qū)。
[0072]在襯底104是ρ型襯底的實施例中，可以通過注入諸如磷、砷等適當?shù)摩切蛽诫s物來形成源極區(qū)124。可選地，在襯底104是η型襯底的實施例中，可以通過注入諸如硼、鎵、銦等適當?shù)腜型摻雜物來形成源極區(qū)124。根據(jù)實施例，源極區(qū)124的摻雜密度介于約IO19/cm3至約IO2Vcm3的范圍內。
[0073]圖13示出根據(jù)實施例在形成兩個η型漏極漂移區(qū)后圖12所示的半導體器件的截面圖。如圖13所示，可以通過合適的制造工藝(諸如傾斜角離子注入工藝)形成η型漏極漂移區(qū)122。根據(jù)實施例，可以通過注入適當?shù)摩切蛽诫s物(諸如磷)形成η型漏極漂移區(qū)122。還應當注意到，可以可選地使用其他η型摻雜物，諸如砷、氮、銻、它們的組合等。根據(jù)實施例，η型漏極漂移區(qū)122的摻雜密度介于約IO1Vcm3至約1018/cm3的范圍內。
[0074]如圖13所示，箭頭1302表示傾斜角離子注入工藝的方向。通過控制如圖13中的箭頭1302所示的離子注入的方向，柵極區(qū)128可以充當離子注入掩模。結果，柵極區(qū)128阻止離子進入柵極區(qū)128上部下方的區(qū)域。如圖13所示，在實施離子注入工藝之后，η型漏極漂移區(qū)122的底部與柵電極128的上部幾乎對準。
[0075]在η型漏極漂移區(qū)122和柵電極128之間具有這種對準的一個有利特征是可以相應地減少底部源極溝槽功率MOSFET 100的柵漏電容。這種減少的柵漏電容有助于進一步改善底部源極溝槽功率MOSFET 100的開關損耗。
[0076]圖14示出根據(jù)實施例在溝槽中和半導體器件表面上沉積第二柵極介電層后圖13所示的半導體器件的截面圖。第二柵極介電層1402可以包含氧化物?？梢酝ㄟ^任何合適的氧化工藝(諸如濕法或干法熱氧化工藝)、CVD等形成第二柵極介電層1402。根據(jù)實施例，可以控制氧化工藝從而使第二柵極介電層1402的厚度介于約0.1 μ m至約0.5 μ m的范圍內。
[0077]圖15示出根據(jù)實施例對氧化層的底部實施各向異性蝕刻工藝后圖14所示的半導體器件的截面圖。實施諸如反應離子蝕刻(RIE)或其他干蝕刻、各向異性濕蝕刻或任何其他合適的各向異性蝕刻的蝕刻工藝或者圖案化工藝以去除第二柵極介電層1402的底部。結果，η+區(qū)域124的頂面的中間部分不包含氧化物。
[0078]圖16示出根據(jù)實施例在形成第二溝槽之后圖15所示的半導體器件的截面圖。與圖8所示的形成第一溝槽類似，對η+區(qū)域124的頂面實施諸如反應離子蝕刻(RIE)或其他干蝕刻、各向異性濕蝕刻、或任何其他合適的各向異性蝕刻的蝕刻工藝或者圖案化工藝。結果，形成第二溝槽1602。如圖16所示，蝕刻工藝可以蝕刻穿過η+區(qū)域124并部分蝕刻ρ型外延層106從而形成第二溝槽1602。
[0079]圖17示出根據(jù)實施例在形成ρ+區(qū)域后圖16所示的半導體器件的截面圖。鄰近η+區(qū)域124形成ρ+區(qū)域126?？梢酝ㄟ^以介于約1019/cm3至約IO2Vcm3之間的濃度注入諸如硼的P型摻雜物來形成P+區(qū)域126。如圖17所示，第二溝槽1602的底部被ρ+區(qū)域126圍繞。
[0080]圖18示出根據(jù)實施例在溝槽中形成場板后圖17所示的半導體器件的截面圖。場板116可以由導電材料鉭、鈦、鑰、鎢、鉬、鋁、鉿、釕或它們的組合形成。根據(jù)實施例，場板116由鎢形成?？梢酝ㄟ^經(jīng)由合適的制造技術(諸如低壓化學汽相沉積(LPCVD))沉積鎢形成場板116。[0081]圖19示出根據(jù)實施例對場板實施回蝕工藝后圖18所示的半導體器件的截面圖。對場板116的頂部實施回蝕工藝。結果，去除場板116的一部分。根據(jù)實施例，圖1所示的底部源極溝槽功率MOSFET 100的擊穿電壓與場板116的高度有關。鑒于此，控制回蝕工藝從而使場板116的高度能夠滿足底部源極溝槽功率MOSFET 100的擊穿電壓要求。
[0082]圖20示出根據(jù)實施例對半導體器件的頂面實施硬掩模去除工藝后圖19所示的半導體器件的截面圖。如圖20所示，通過合適的硬掩模層去除工藝(諸如濕蝕刻工藝)去除了圖19所示的硬掩模層和氧化層。對半導體器件的頂面實施去除工藝直到暴露出η型外延層108。
[0083]圖21示出根據(jù)實施例在η型外延層中形成η+區(qū)域后圖20所示的半導體器件的截面圖。如圖21所示，通過離子注入工藝形成η+區(qū)域110。η+區(qū)域充當圖1所示的底部源極溝槽功率MOSFET的漏極區(qū)。應當注意到底部源極溝槽功率MOSFET的漏極可以包括η+區(qū)域110、η型外延層108和NDD區(qū)122。
[0084]在襯底104是ρ型襯底的實施例中，可以通過注入諸如磷、砷等適當?shù)摩切蛽诫s物形成漏極區(qū)110?？蛇x地，在襯底104是η型襯底的實施例中，可以通過注入諸如硼、鎵、銦等適當?shù)腜型摻雜物形成漏極區(qū)110。根據(jù)實施例，漏極區(qū)110的摻雜密度介于約IO1Vcm3至約IO2Vcm3的范圍內。
[0085]圖22示出根據(jù)實施例在溝槽中形成介電區(qū)域后圖21所示的半導體器件的截面圖。介電區(qū)域114可以由諸如氧化硅的氧化物形成。根據(jù)實施例，用氧化物填充溝槽直到氧化物的頂面高于η+區(qū)域110的頂面。
[0086]如圖22所示，場板116通過介電區(qū)域114與有源區(qū)域(例如，NDD區(qū)122和η型外延層108)分開。同樣地,場板116與柵電極128絕緣。根據(jù)實施例,場板116和柵電極128之間的隔離介于約0.1 μ m至約0.5 μ m的范圍內。
[0087]圖23示出根據(jù)實施例在形成漏極和源極接觸塞后圖22所示的半導體器件的截面圖。漏極接觸塞112和源極接觸塞102可以由導電材料形成?？梢酝ㄟ^合適的制造工藝(諸如鑲嵌工藝)形成漏極接觸塞112和源極接觸塞102。
[0088]如圖23所示，在ρ型襯底104的相對面上形成漏極接觸塞112和源極接觸塞102。在漏極接觸塞112和源極接觸塞102之間形成包含柵電極128和場板116的溝槽。而且，場板116通過ρ+區(qū)域126和ρ型襯底104電連接至源極接觸塞102。應該注意到在圖23中源極區(qū)是η+區(qū)域124。場板116、ρ+區(qū)域126和ρ+襯底104形成源極區(qū)(η+區(qū)域124)和源極接觸塞102之間的低電阻電流路徑。
[0089]盡管已經(jīng)詳細地描述了本發(fā)明實施例及其優(yōu)點，但應該理解，可以在不背離所附權利要求限定的本發(fā)明的精神和范圍的情況下，在其中進行各種改變、替換和更改。
[0090]而且，本申請的范圍并不僅限于本說明書中描述的工藝、機器、制造、材料組分、裝置、方法和步驟的特定實施例。作為本領域普通技術人員根據(jù)本發(fā)明將很容易理解，根據(jù)本發(fā)明可以利用現(xiàn)有的或今后開發(fā)的用于執(zhí)行與本文所述相應實施例基本上相同的功能或者獲得基本上相同的結果的工藝、機器、制造、材料組分、裝置、方法或步驟。因此，所附權利要求預期在其范圍內包括這樣的工藝、機器、制造、材料組分、裝置、方法或步驟。
【權利要求】
1.一種裝置，包括: 第一漏極/源極接觸塞，形成在襯底的第一面的上方，其中，所述第一漏極/源極接觸塞連接至第一漏極/源極區(qū)； 第二漏極/源極接觸塞，形成在所述襯底的第二面的上方，其中，所述第二漏極/源極接觸塞連接至第二漏極/源極區(qū)；以及 溝槽，形成在所述第一漏極/源極接觸塞和所述第二漏極/源極接觸塞之間，其中，所述溝槽包括: 第一柵電極； 第二柵電極，其中: 所述第一柵電極和所述第二柵電極形成在所述溝槽的下部中；以及 沿著所述溝槽的上部的側壁形成兩個漂移區(qū)；以及 場板，形成在所述第一柵電極和所述第二柵電極之間，其中，所述場板電連接至所述第二漏極/源極區(qū)。
2.根據(jù)權利要求1所述的裝置，進一步包括: 第一擴散區(qū)，包括第一 η型漏極漂移區(qū)；以及 第二擴散區(qū)，包括第二 η 型漏極漂移區(qū)，其中，所述第一 η型漏極漂移區(qū)和所述第二 η型漏極漂移區(qū)相對于所述溝槽是對稱的。
3.根據(jù)權利要求1所述的裝置，進一步包括: P型外延層，形成在所述襯底上方；以及 P+區(qū)域，形成在所述P型外延層中，其中，所述P+區(qū)域電連接至所述場板。
4.根據(jù)權利要求3所述的裝置，進一步包括: 第二 η+區(qū)域，形成在所述溝槽的底面和所述ρ+區(qū)域之間。
5.一種器件，包括: 漏極區(qū)，具有第一導電類型，所述漏極區(qū)形成在具有第二導電類型的襯底上方； 源極區(qū)，具有所述第一導電類型，所述源極區(qū)形成在所述襯底上方；以及 溝槽，形成在所述漏極區(qū)和所述源極區(qū)之間，其中，所述溝槽包括: 第一柵電極； 場板，鄰近所述第一柵電極形成，其中，所述第一柵電極和所述場板通過第一介電膜分開，并且，所述場板電連接至所述源極區(qū)；以及 第二柵電極，鄰近所述場板形成，其中，所述第一柵電極和所述第二柵電極相對于所述場板是對稱的。
6.根據(jù)權利要求5所述的器件，進一步包括: 第一漏極漂移區(qū)，連接至所述漏極區(qū)域；以及 第二漏極漂移區(qū)，連接至所述漏極區(qū)域，其中，所述第一漏極漂移區(qū)和所述第二漏極漂移區(qū)相對于所述溝槽是對稱的。
7.根據(jù)權利要求5所述的器件，進一步包括: 第一外延層，具有所述第二導電類型，所述第一外延層形成在所述襯底上方；以及 第二外延層，具有所述第一導電類型，所述第二外延層形成在所述第一外延層上方。
8.一種方法，包括:提供具有第二導電類型的襯底； 生長具有所述第二導電類型的第一外延層； 生長具有第一導電類型的第二外延層； 在所述第一外延層和所述第二外延層中形成溝槽； 在所述溝槽中形成第一柵電極； 在所述溝槽中形成第二柵電極； 分別使用所述第一柵電極和所述第二柵電極作為離子注入掩模實施離子注入工藝以形成第一漏極漂移區(qū)和第二漏極漂移區(qū)； 在所述溝槽中形成場板，其中，所述場板位于所述第一柵電極和所述第二柵電極之間； 在所述第二外延層中形成漏極區(qū)，其中，所述漏極區(qū)具有所述第一導電類型；以及在所述第一外延層中形成源極區(qū)，其中，所述源極區(qū)具有所述第一導電類型，并且其中所述源極區(qū)電連接至所述場板。
9.根據(jù)權利要求8所述的方法，進一步包括: 沿著所述溝槽的第一側壁形成所述第一漏極漂移區(qū)；以及 沿著所述溝槽的第二側壁形成所述第二漏極漂移區(qū)，其中，所述第一柵電極和所述第二柵電極的上部與所述第一漏極漂移區(qū)和所述第二漏極漂移區(qū)的底部對準。
10.根據(jù)權利要求8所述的方法，進一步包括: 用第一介電膜填充所述場板和所述第一柵電極之間的空閑空間。
【文檔編號】H01L29/78GK103545370SQ201210436625
【公開日】2014年1月29日 申請日期:2012年11月5日 優(yōu)先權日:2012年7月11日
【發(fā)明者】蘇柏智, 周學良, 伍震威, 柳瑞興 申請人:臺灣積體電路制造股份有限公司