雙擴散金屬氧化物半導體元件及其制造方法
【專利摘要】本發(fā)明提出一種雙擴散金屬氧化物半導體(double?diffused?metaloxide?semiconductor,DMOS)元件及其制造方法。DMOS元件包含：第一導電型基板、第二導電型高壓井區(qū)、柵極、第一導電型本體區(qū)、第二導電型源極與漏極、第一導電型本體極、以及第一導電型浮接區(qū)。其中，浮接區(qū)形成于本體區(qū)中，其具有浮接電性，與源極與柵極的電性隔絕，以緩和DMOS元件的靜電效應。
【專利說明】雙擴散金屬氧化物半導體元件及其制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種雙擴散金屬氧化物半導體(double diffused metaloxidesemiconductor, DMOS)元件及其制造方法,特別是指一種緩和靜電效應的DMOS元件及其制
造方法。
【背景技術(shù)】
[0002]典型的高壓元件中，雙擴散金屬氧化物半導體(double diffusedmetal oxidesemiconductor, DM0S)元件包含如圖1A-1B顯示現(xiàn)有技術(shù)的橫向雙擴散金屬氧化物半導體(lateral double diffused metal oxidesemiconductor, LDM0S)兀件 100,與如圖2A-2B顯示現(xiàn)有技術(shù)的雙擴散漏極金屬氧化物半導體(double diffused drain metaloxidesemiconductor, DDDM0S)兀件200。如圖1A與IB所不的LDMOS兀件的剖視不意圖與俯視示意圖，于P型基板11中，形成場氧化區(qū)12，場氧化區(qū)12例如為淺溝槽絕緣(shallow trench isolation, STI)結(jié)構(gòu)或如圖所不的區(qū)域氧化(local oxidation ofsilicon, LOCOS)結(jié)構(gòu)。LDMOS元件100包含柵極13、N型高壓井區(qū)14、N型源極15、N型漏極16、P型本體區(qū)17、以及P型本體極18。其中，N型高壓井區(qū)14、N型源極15、以及N型漏極16由微影技術(shù)且/或以部分或全部的柵極13、場氧化區(qū)12為屏蔽，以定義各區(qū)域，并分別以離子植入技術(shù)，將N型雜質(zhì)，以加速離子的形式，植入定義的區(qū)域內(nèi)所形成；而？型本體區(qū)17以及P型本體極18則是由微影技術(shù)且/或以部分或全部的柵極13、場氧化區(qū)12為屏蔽，定義該區(qū)域，并以離子植入技術(shù)，將P型雜質(zhì)，以加速離子的形式，植入定義的區(qū)域內(nèi)所形成。其中，源極15與漏極16分別位于柵極13兩側(cè)下方。而且LDMOS元件100中，柵極13有一部分位于場氧化區(qū)12上。由俯視圖圖1B視之，圖1A可視為在橫向的通道方向上，切線AB上的剖視圖。參閱圖1B，在縱向上，導電層19連接源極15與本體極18，使得源極15與本體區(qū)17保持在相同的電位，例如接地電位。
[0003]圖2A與2B顯示現(xiàn)有技術(shù)的雙擴散漏極金屬氧化物半導體(doublediffuseddrain metal oxide semiconductor, DDDM0S)兀件200剖視不意圖與俯視不意圖。與前述LDMOS元件100主要的不同之處在于，DDDMOS元件200的柵極23完全位于P型基板21表面上。DDDMOS元件200包含柵極23、N型高壓井區(qū)24、N型源極25、N型漏極26、P型本體區(qū)27、以及P型本體極28。其中，N型高壓井區(qū)24、N型源極25、以及N型漏極26由微影技術(shù)且/或以部分或全部的柵極23為屏蔽，以定義各區(qū)域，并分別以離子植入技術(shù)，將N型雜質(zhì)，以加速離子的形式，植入定義的區(qū)域內(nèi)所形成；而P型本體區(qū)27以及P型本體極28則是由微影技術(shù)且/或以部分或全部的柵極23為屏蔽，定義該區(qū)域，并以離子植入技術(shù)，將P型雜質(zhì)，以加速離子的形式，植入定義的區(qū)域內(nèi)所形成。其中，源極25與漏極26分別位于柵極23兩側(cè)下方。參閱圖2B，在縱向上，導電層29連接源極25與本體極28，使得源極25與本體區(qū)27保持在相同的電位，例如接地電位。
[0004]LDMOS與DDDMOS元件為DMOS元件，在實際的應用中，當漏極縱向上的末端接觸到高壓時，尤其是相對更高的靜電壓時，往往因為在元件縱向上的末端，其源極與漏極之間，在橫向通道上的導通不完全，且外加電壓在DMOS元件縱向上的末端所形成的電場非常高，使得DMOS元件在縱向上的末端在靜電壓測試或?qū)嶋H應用中，容易因承受不了高靜電壓而崩潰，進而使DMOS元件受損。因而降低了 DMOS元件承受靜電壓的能力，限制了元件的應用范圍。
[0005]有鑒于此，本發(fā)明即針對上述現(xiàn)有技術(shù)的不足，提出一種DMOS元件及其制造方法，可緩和靜電效應，增加元件的應用范圍。

【發(fā)明內(nèi)容】

[0006]本發(fā)明的目的在于克服現(xiàn)有技術(shù)的不足與缺陷，提出一種雙擴散金屬氧化物半導體元件及其制造方法，可緩和靜電效應，增加元件的應用范圍。
[0007]為達上述目的，本發(fā)明提供了一種雙擴散金屬氧化物半導體(double diffusedmetal oxide semiconductor, DMOS)元件,包含:一第一導電型基板,其具有一上表面；一第二導電型高壓井區(qū)，形成于該上表面下方的該基板中；一柵極，形成于該上表面上方，由俯視圖視之，至少部分該柵極位于該高壓井區(qū)中，且該柵極具有縱向的一第一側(cè)與一第二側(cè)；一第一導電型本體區(qū)，形成于該上表面下方的該高壓井區(qū)中，至少部分該本體區(qū)位于該第一側(cè)外；一源極與一漏極，皆具有第二導電型，分別形成于柵極兩側(cè)外的該上表面下方，其中該源極位于該第一側(cè)外的該本體區(qū)中，而該漏極位于該第二側(cè)外，且該漏極與該柵極之間，由該高壓井區(qū)隔開，于該雙擴散金屬氧化物半導體元件導通操作時，一橫向通道形成于該上表面下的該源極與該漏極之間；一第一導電型本體極，形成于該上表面下的該本體區(qū)中，以作為該本體區(qū)的電性接點；以及一第一導電型浮接區(qū)，形成于該上表面下方的該本體區(qū)中，該浮接區(qū)具有浮接電性，與該源極與該柵極的電性隔絕。
[0008]為達上述目的，本發(fā)明也提供了一種雙擴散金屬氧化物半導體(double diffusedmetal oxide semiconductor, DMOS)元件制造方法,包含:提供一第一導電型基板,其具有一上表面；形成一第二導電型高壓井區(qū)于該上表面下方的該基板中；形成一柵極于該上表面上方，由俯視圖視之，至少部分該柵極位于該高壓井區(qū)中，且該柵極具有縱向的一第一側(cè)與一第二側(cè)；形成一第一導電型本體區(qū)于該上表面下方的該高壓井區(qū)中，且至少部分該本體區(qū)位于該第一側(cè)外；分別形成一源極與一漏極于柵極兩側(cè)的上表面下方，皆具有第二導電型，其中該源極位于該第一側(cè)外的該本體區(qū)中，而該漏極位于該第二側(cè)外，且該漏極與該柵極之間，由該高壓井區(qū)隔開，于該雙擴散金屬氧化物半導體元件導通操作時，一橫向通道形成于該上表面下的該源極與該漏極之間；形成一第一導電型本體極于該上表面下的該本體區(qū)中，以作為該本體區(qū)的電性接點；以及形成一第一導電型浮接區(qū)于該上表面下方的該本體區(qū)中，該浮接區(qū)具有浮接電性，與該源極與該柵極的電性隔絕。
[0009]在其中一種較佳的實施例中，該浮接區(qū)由俯視圖視之，位于該源極在縱向上的端點外，與該源極連接或不連接。
[0010]另一種較佳實施例中，該浮接區(qū)由俯視圖視之，將該源極于縱向上隔開為一第一源極與一第二源極，且該浮接區(qū)與該源極由部分該本體區(qū)隔開。
[0011]又一種較佳實施例中，該DMOS元件為一雙擴散漏極金屬氧化物半導體(doublediffused drain metal oxide semiconductor, DDDM0S)兀件或一橫向雙擴散金屬氧化物半導體(lateral double diffused metal oxidesemiconductor, LDM0S)兀件。[0012]另一種較佳實施例中，該浮接區(qū)與該本體極由相同制程步驟所形成。
[0013]下面通過具體實施例詳加說明，當更容易了解本發(fā)明的目的、技術(shù)內(nèi)容、特點及其所達成的功效。
【專利附圖】

【附圖說明】
[0014]圖1A-1B顯示現(xiàn)有技術(shù)的LDMOS元件100剖視示意圖與俯視示意圖；
[0015]圖2A-2B顯示現(xiàn)有技術(shù)的DDDMOS元件200剖視示意圖與俯視示意圖；
[0016]圖3A-3B顯示本發(fā)明的第一個實施例；
[0017]圖4顯示應用本發(fā)明的實施例與現(xiàn)有技術(shù)的DMOS元件，于傳輸線脈沖靜電效應測試中的電流-電壓特性曲線；
[0018]圖5A-5L顯示本發(fā)明的第二個實施例；
[0019]圖6A-6C分別顯示本發(fā)明的第三、四、五個實施例。
[0020]圖中符號說明
[0021]11,21,31,61基板
[0022]12，62場氧化區(qū)
[0023]13，23，63柵極
[0024]14，24，34，64 高壓井區(qū)
[0025]15，25，35，35a, 35b, 65 源極
[0026]16，26，36，66漏極
[0027]17，27，37，67本體區(qū)
[0028]18，28，38，68本體極
[0029]19, 29, 39導電層
[0030]33a第一側(cè)
[0031]33b第二側(cè)
[0032]36a, 37a光阻
[0033]38a, 38b, 38c, 68a浮接區(qū)
[0034]100，600LDM0S元件
[0035]200，300，400，500DDDM0S 元件
[0036]311上表面
【具體實施方式】
[0037]本發(fā)明中的圖式均屬示意，主要意在表示制程步驟以及各層之間的上下次序關(guān)系，至于形狀、厚度與寬度則并未依照比例繪制。
[0038]請參閱圖3A-3B，顯示本發(fā)明的第一個實施例。圖3A-3B顯示本發(fā)明應用于DDDMOS元件300的剖視示意圖與俯視示意圖。其中，剖視示意圖圖3A為如俯視示意圖圖3中的切線⑶的剖視圖。如圖所示，DDDMOS元件300包含基板31、柵極33、N型高壓井區(qū)34、N型源極35、N型漏極36、P型本體區(qū)37、P型本體極38、以及P型浮接區(qū)38a。其中，基板31例如為P型但不限于為P型，且其具有上表面311。柵極33形成于上表面311上方。N型高壓井區(qū)34、N型源極35、以及N型漏極36形成于上表面111下方的基板31中，由微影技術(shù)且/或以部分或全部的柵極33為屏蔽，以定義各區(qū)域，并分別以離子植入技術(shù)，將N型雜質(zhì)，以加速離子的形式，植入定義的區(qū)域內(nèi)所形成；而P型本體區(qū)37、P型本體極38、以及P型浮接區(qū)38a形成于上表面111下方，由微影技術(shù)且/或以部分或全部的柵極33為屏蔽，定義該區(qū)域，并以離子植入技術(shù)，將P型雜質(zhì)，以加速離子的形式，植入定義的區(qū)域內(nèi)所形成。其中，源極35與漏極36分別位于柵極33兩側(cè)下方。由俯視圖圖3B視之，柵極33位于高壓井區(qū)34中，且柵極33具有縱向的第一側(cè)33a與第二側(cè)33b。本體區(qū)37形成于上表面311下方的高壓井區(qū)34中，部分本體區(qū)37位于第一側(cè)33a外。源極35位于第一側(cè)33a外的本體區(qū)37中，而漏極36位于第二側(cè)33b外，且漏極36與柵極33之間，由高壓井區(qū)34隔開，在DMOS元件300導通操作時，源極35與漏極36之間形成橫向通道于上表面311下(未示出)。本體極38形成于上表面311下的本體區(qū)37中，以作為本體區(qū)37的電性接點。
[0039]與現(xiàn)有技術(shù)不同的是，在本實施例中，DDDMOS元件300具有浮接區(qū)38a形成于上表面311下方的本體區(qū)37中，浮接區(qū)38a具有浮接電性，與源極35與柵極33的電性隔絕，且浮接區(qū)38a與同樣形成于基板31中的本體極38，例如但不限于利用相同制程步驟所形成，當然，浮接區(qū)38a亦可以利用基板31中其它適合的區(qū)域的相同步驟，或是利用專用的制程步驟所形成。此外，所謂電性隔絕，是指在元件300的操作中，浮接區(qū)38a的電位與源極35與柵極33的電位各自獨立，而不直接相關(guān)。
[0040]此種安排方式的優(yōu)點，在制程上可以但不限于利用形成于同一基板31中的本體極38的相同制程步驟，而不需要另外新增光罩或制程步驟，故可降低制造成本。而在DDDMOS元件300接觸到高靜電壓時，由于浮接區(qū)38a的安排，使得DDDMOS元件300可以在損壞前導通元件通道，以減輕靜電效應。
[0041]圖4顯示應用本發(fā)明的實施例與現(xiàn)有技術(shù)的DMOS元件，于傳輸線脈沖靜電效應測試(transmission-line pulse ESD Testing)中的電流-電壓特性曲線。比較現(xiàn)有技術(shù)與本發(fā)明的特性曲線，可以看出現(xiàn)有技術(shù)DMOS元件的觸發(fā)電壓(trigger voltage)較大(近40V)，而利用本發(fā)明的DMOS元件的觸發(fā)電壓較小(近30V)，顯示利用本發(fā)明的DMOS元件，可以在接觸到靜電壓的狀況下，提早將元件導通，以緩和靜電效應。此外，根據(jù)本發(fā)明的DMOS元件在明顯漏電流狀況發(fā)生時，所需要施加的靜電壓，也較現(xiàn)有技術(shù)的DMOS元件更大。也就是說，要使利用本發(fā)明的DMOS元件發(fā)生明顯的漏電流狀況，需要比現(xiàn)有技術(shù)的DMOS元件,施加較大的靜電壓,且本發(fā)明的DMOS元件能承受較大的靜電放電電流,顯示利用本發(fā)明的DMOS元件的靜電特性優(yōu)于現(xiàn)有技術(shù)。
[0042]圖5A-5L顯示本發(fā)明的第二個實施例。本實施例舉例說明本發(fā)明的第一個實施例DDDMOS元件300的制造方法。為方便說明，圖5A-5L中，由左而右對照顯示DDDMOS元件300的俯視示意圖與剖視示意圖。如圖5A與5B所示，首先提供例如但不限于P型基板31，其具有上表面311。接著于P型基板31中，上表面311下方形成N型高壓井區(qū)34。
[0043]接著于P型基板31中，如圖5C與所示，于上表面311上，形成柵極33。由俯視圖圖5C視之，柵極33位于高壓井區(qū)34中，且柵極33具有縱向的第一側(cè)33a與第二側(cè)33b。
[0044]接下來，如圖5E與5F所示，利用光罩所形成的光阻37a且與部分柵極33為屏蔽，定義DDDMOS元件300的本體區(qū)37，并以如虛線箭頭所示意的P型雜質(zhì)的加速離子植入N型高壓井區(qū)34中，以形成本體區(qū)37。在后續(xù)的熱制程步驟中，部分所植入的P型雜質(zhì)會擴散至柵極33下方，以形成通道中的P型區(qū)域，因此，部分本體區(qū)37位于柵極33下方，而部分本體區(qū)37位于第一側(cè)33a外。
[0045]再接下來，如圖5G與5H所示，可利用相同或不同制程步驟，于柵極33兩側(cè)的上表面311下方，利用光罩所形成的光阻36a且與部分柵極33為屏蔽，定義DDDMOS元件300的源極35與漏極36，并以如虛線箭頭所示意的N型雜質(zhì)的加速離子，分別植入P型本體區(qū)與N型高壓井區(qū)34中，以于形成N型源極35與N型漏極36。其中，源極35位于第一側(cè)33a外的本體區(qū)37中，而漏極36位于第二側(cè)33b外，且漏極36與柵極33之間，由高壓井區(qū)34隔開，于DDDMOS元件300導通操作時，橫向通道(未示出)形成于上表面311下的源極35與漏極36之間。
[0046]再接下來，如圖51與5J所示，可利用相同或不同制程步驟，于上表面311下的本體區(qū)37中，形成P型本體極38，以作為本體區(qū)37的電性接點；以及P型浮接區(qū)38a，浮接區(qū)38a具有浮接電性，與源極35與柵極33的電性隔絕。
[0047]需說明的是，P型本體極38與P型浮接區(qū)38a例如但不限于利用同一離子植入制程步驟完成，圖5J為俯視圖圖51中，切線EF的剖視圖，因此無法顯示出浮接區(qū)38a。在本實施例中，如圖51所示，浮接區(qū)38a例如但不限于形成于源極35在縱向上的端點外，與源極35連接。
[0048]最后請參閱圖5K與5L，分別顯示DDDMOS元件300的俯視圖與其中的切線GH的剖視圖。于DDDMOS元件300中，形成導電層39連接源極35與本體極38，以電連接源極35與本體區(qū)37。當然，此種電連接安排僅為一種實施方式，本發(fā)明并不限于此，源極35與本體極38亦可以各自連接不同導電層，使源極35與本體區(qū)37的電性不連接，此種安排方式亦在本發(fā)明范圍內(nèi)。需說明的是，導電層39并不連接浮接區(qū)38a，以使浮接區(qū)38a保持浮接電性。
[0049]圖6A-6C分別顯示本發(fā)明的第三、四、五個實施例，用以舉例示出應用本發(fā)明不同的實施形式。如圖6A所示，與第一個實施例不同的是，本實施例DDDMOS元件400的浮接區(qū)38b，由俯視圖圖6A視之，位于源極35在縱向上的端點外的本體區(qū)37中，與源極35不連接。如圖6B所示，顯示本發(fā)明的第四個實施例，本實施例與第一個實施例不同的是，在本實施例DDDMOS元件500中，浮接區(qū)38c由俯視圖圖6B視之，將源極35于縱向上隔開為第一源極35a與第二源極35b，且浮接區(qū)38c與源極35由部分本體區(qū)37隔開。需注意的是，第一源極35a與第二源極35b由分開的導電層39連接，看起來其電性似乎被隔開了，但可利用其它導電層(未示出)連接分開的導電層39，以使其電性連接，此為相同【技術(shù)領(lǐng)域】中，具有通常知識者所熟知，在此不予贅述。
[0050]圖6C顯示本發(fā)明的第五個實施例，本實施例應用本發(fā)明于LDMOS元件600。如圖所示，LDMOS元件600包含:基板61、場氧化區(qū)62、柵極63、N型高壓井區(qū)64、N型源極65、N型漏極66、P型本體區(qū)67、P型本體極68、以及P型浮接區(qū)68a?；?1例如為P型但不限于為P型。其中，N型高壓井區(qū)64、N型源極65、以及N型漏極66，由微影技術(shù)且/或以部分或全部的柵極63、場氧化區(qū)62為屏蔽，以定義各區(qū)域，并分別以離子植入技術(shù)，將N型雜質(zhì)，以加速離子的形式，植入定義的區(qū)域內(nèi)所形成；而P型本體區(qū)67、P型本體極68、以及P型浮接區(qū)68a，則是由微影技術(shù)且/或以部分或全部的柵極63、場氧化區(qū)62為屏蔽，定義該區(qū)域，并以離子植入技術(shù)，將P型雜質(zhì)，以加速離子的形式，植入定義的區(qū)域內(nèi)所形成。其中，源極65與漏極66分別位于柵極63兩側(cè)下方。而漏極66與柵極63間，由高壓井區(qū)64隔開。源極65、本體極68、與浮接區(qū)68a形成于本體區(qū)67中。[0051]以上已針對較佳實施例來說明本發(fā)明，只是以上所述，僅為使本領(lǐng)域技術(shù)人員易于了解本發(fā)明的內(nèi)容，并非用來限定本發(fā)明的權(quán)利范圍。在本發(fā)明的相同精神下，本領(lǐng)域技術(shù)人員可以思及各種等效變化。例如，在不影響元件主要的特性下，可加入其它制程步驟或結(jié)構(gòu)，如臨界電壓調(diào)整區(qū)等；又如，微影技術(shù)并不限于光罩技術(shù)，亦可包含電子束微影技術(shù)；再如，上述所有實施例中，高壓井區(qū)、源極、漏極等不限于為N型，且本體區(qū)、本體極、浮接區(qū)等不限于為P型，而可以互換，只要其它摻雜區(qū)做相應的調(diào)整即可；又如，本發(fā)明不限于應用在DDDMOS元件與LDMOS元件，亦可以應用于其它高壓元件。本發(fā)明的范圍應涵蓋上述及其它所有等效變化。
【權(quán)利要求】
1.一種雙擴散金屬氧化物半導體元件，其特征在于，包含: 一第一導電型基板，其具有一上表面； 一第二導電型高壓井區(qū)，形成于該上表面下方的該基板中； 一柵極，形成于該上表面上方，由俯視圖視之，至少部分該柵極位于該高壓井區(qū)中，且該柵極具有縱向的一第一側(cè)與一第二側(cè)； 一第一導電型本體區(qū)，形成于該上表面下方的該高壓井區(qū)中，至少部分該本體區(qū)位于該第一側(cè)外； 一源極與一漏極，皆具有第二導電型，分別形成于柵極兩側(cè)外的該上表面下方，其中該源極位于該第一側(cè)外的該本體區(qū)中，而該漏極位于該第二側(cè)外，且該漏極與該柵極之間，由該高壓井區(qū)隔開，于該雙擴散金屬氧化物半導體元件導通操作時，一橫向通道形成于該上表面下的該源極與該漏極之間； 一第一導電型本體極，形成于該上表面下的該本體區(qū)中，以作為該本體區(qū)的電性接點；以及 一第一導電型浮接區(qū)，形成于該上表面下方的該本體區(qū)中，該浮接區(qū)具有浮接電性，與該源極與該柵極的電性隔絕。
2.如權(quán)利要求1所述的雙擴散金屬氧化物半導體元件，其中，該浮接區(qū)由俯視圖視之，位于該源極在縱向上的端 點外，與該源極連接或不連接。
3.如權(quán)利要求1所述的雙擴散金屬氧化物半導體元件，其中，該浮接區(qū)由俯視圖視之，將該源極于縱向上隔開為一第一源極與一第二源極，且該浮接區(qū)與該源極由部分該本體區(qū)隔開。
4.如權(quán)利要求1所述的雙擴散金屬氧化物半導體元件，其中，該雙擴散金屬氧化物半導體元件為一雙擴散漏極金屬氧化物半導體元件或一橫向雙擴散金屬氧化物半導體元件。
5.如權(quán)利要求1所述的雙擴散金屬氧化物半導體元件，其中，該浮接區(qū)與該本體極由相同制程步驟所形成。
6.一種雙擴散金屬氧化物半導體元件制造方法，其特征在于，包含: 提供一第一導電型基板，其具有一上表面； 形成一第二導電型高壓井區(qū)于該上表面下方的該基板中； 形成一柵極于該上表面上方，由俯視圖視之，至少部分該柵極位于該高壓井區(qū)中，且該柵極具有縱向的一第一側(cè)與一第二側(cè)； 形成一第一導電型本體區(qū)于該上表面下方的該高壓井區(qū)中，且至少部分該本體區(qū)位于該第一側(cè)外； 分別形成一源極與一漏極于柵極兩側(cè)的上表面下方，皆具有第二導電型，其中該源極位于該第一側(cè)外的該本體區(qū)中，而該漏極位于該第二側(cè)外，且該漏極與該柵極之間，由該高壓井區(qū)隔開，于該雙擴散金屬氧化物半導體元件導通操作時，一橫向通道形成于該上表面下的該源極與該漏極之間； 形成一第一導電型本體極于該上表面下的該本體區(qū)中，以作為該本體區(qū)的電性接點；以及 形成一第一導電型浮接區(qū)于該上表面下方的該本體區(qū)中，該浮接區(qū)具有浮接電性，與該源極與該柵極的電性隔絕。
7.如權(quán)利要求6所述的雙擴散金屬氧化物半導體元件制造方法，其中，該浮接區(qū)由俯視圖視之，位于該源極在縱向上的端點外，與該源極連接或不連接。
8.如權(quán)利要求6所述的雙擴散金屬氧化物半導體元件制造方法，其中，該浮接區(qū)由俯視圖視之，將該源極于縱向上隔開為一第一源極與一第二源極，且該浮接區(qū)與該源極由部分該本體區(qū)隔開。
9.如權(quán)利要求6所述的雙擴散金屬氧化物半導體元件制造方法，其中，該雙擴散金屬氧化物半導體元件為一雙擴散漏極金屬氧化物半導體元件或一橫向雙擴散金屬氧化物半導體元件。
10.如權(quán)利要求7所述的雙擴散金屬氧化物半導體元件制造方法，其中，該浮接區(qū)與該本體極由相同制程步驟所形成。`
【文檔編號】H01L29/06GK103824882SQ201210464967
【公開日】2014年5月28日 申請日期:2012年11月16日 優(yōu)先權(quán)日:2012年11月16日
【發(fā)明者】高字成, 李建興, 蘇金煉, 朱煥平, 蘇宏德 申請人:立锜科技股份有限公司