專利名稱：：Esd保護電路及包括esd保護電路的半導(dǎo)體設(shè)備的制作方法
技術(shù)領(lǐng)域：
：本公開涉及用于保護內(nèi)部電路免受由于到外部連接端子的靜電放電(以下稱作“高壓脈沖”)導(dǎo)致的電壓突然升高的影響的靜電放電(ESD)保護電路，以及包括該靜電放電保護電路的半導(dǎo)體設(shè)備。
背景技術(shù)：
：通常，在諸如大規(guī)模集成電路(LSI)之類的半導(dǎo)體集成電路中，ESD保護電路被設(shè)置用于當(dāng)由于ESD而導(dǎo)致在外部連接端子中生成了高壓脈沖時保護內(nèi)部電路不被破壞的目的。例如，通過使用電阻元件R和電容元件C二者來觸發(fā)保護MOS晶體管的ESD保護電路(稱作RC觸發(fā)MOS(金屬氧化物半導(dǎo)體))在9月11日到13日的電氣過載/靜電放電研討會的研討會論文集的第81至94頁以及圖1中的由C.A.Torres等人所著的非專利文獻l“Modular,Portable,andEasilySimulatedESDProtectionNetworksforAdvancedCMOSTechnologies”中有描述。
發(fā)明內(nèi)容然而，在現(xiàn)有的RC觸發(fā)MOS型ESD(靜電放電)保護電路中，電阻元件R和電容元件C是以相對彼此分離地方式被提供的。因此，電阻元件R和電容元件C的總占用面積變大。因此，希望提供一種可以減少電阻元件和電容元件的總占用面積的ESD保護電路以及包括該ESD保護電路的半導(dǎo)體設(shè)備。為了實現(xiàn)所期望的上述目的，根據(jù)本公開的實施例，提供了一種靜電放電保護電路，包括:觸發(fā)器電路，該觸發(fā)器電路包括電容元件和電阻元件并且被連接在兩條電源線之間；以及保護晶體管，該保護晶體管與觸發(fā)器電路并聯(lián)并且具有連接至觸發(fā)器電路的輸出端子的控制電極，其中觸發(fā)器電路具有作為電容元件的MIS電容器，并且電阻元件包括MIS電容器的上電極(upperelectrode)。根據(jù)本公開的另一個實施例，提供了一種半導(dǎo)體設(shè)備，包括保護連接在兩條電源線之間的內(nèi)部電路的靜電放電保護電路。該靜電放電保護電路包括:觸發(fā)器電路，該觸發(fā)器電路包括電容元件和電阻元件并且被連接在兩條電源線之間；以及保護晶體管，該保護晶體管與觸發(fā)器電路并聯(lián)并且具有連接至觸發(fā)器電路的輸出端子的控制電極。觸發(fā)器電路具有作為電容元件的MIS電容器，并且電阻元件包括MIS電容器的上電極。在根據(jù)本公開的實施例的靜電放電保護電路中或在根據(jù)本公開的另一個實施例的半導(dǎo)體設(shè)備中，當(dāng)由于靜電放電而引起的正高電壓脈沖被施加到兩條電源線之一上時，保護晶體管被包括電容元件和電阻元件的觸發(fā)器電路接通(成為導(dǎo)通狀態(tài))。結(jié)果，在兩條電源線之一中生成的高電壓在溝道電流的幫助下釋放到了另一條電源線中。結(jié)果，內(nèi)部電路受到保護而免受高電壓的影響。在這種情況下，觸發(fā)器電路具有作為電容元件的MIS電容器，并且電阻元件包括MIS電容器的上電極。因此，與
背景技術(shù)：
中電容元件和電阻元件被彼此相對分離地設(shè)置的情況相比，減少了電容元件和電阻元件的占用面積。如以上所述，根據(jù)本公開的實施例，在ESD保護電路的觸發(fā)器電路中，MIS電容器被設(shè)置作為電容元件，并且電阻元件包括MIS電容器的上電極。因此，觸發(fā)器電路的電容元件和電阻元件被互相集成在一起，從而使得減少電容元件和電阻元件的占用面積成為可倉泛。圖1是示出根據(jù)本公開的第一實施例的包括靜電放電(ESD)保護電路的半導(dǎo)體設(shè)備的配置的電路圖；圖2是表示根據(jù)圖1中示出的本公開的第一實施例的半導(dǎo)體設(shè)備中的ESD保護電路的放電電流特性的圖表；圖3是示出圖1中示出的ESD保護電路中的電容元件-電阻元件集成元件(R-C集成元件)的構(gòu)造的透視圖；圖4是示出圖3中示出的RC集成元件的結(jié)構(gòu)的俯視平面圖；圖5是示出圖3中示出的RC集成元件的配置的等效電路圖；圖6是示出包括圖3中示出的RC集成元件的ESD保護電路的配置的電路圖；以及圖7是表示圖6中示出的ESD保護電路的瞬態(tài)響應(yīng)的圖表。具體實施例方式以下將參照附圖詳細描述本公開的實施例。1.第一實施例圖1是示出根據(jù)本公開的第一實施例的半導(dǎo)體設(shè)備的配置的電路圖。半導(dǎo)體設(shè)備I是這樣的半導(dǎo)體設(shè)備，其中內(nèi)部電路(被保護電路)20和ESD(靜電放電)保護電路30在電源接線11與接地線12之間彼此并聯(lián)。ESD保護電路30保護內(nèi)部電路20免受由于靜電放電引起的高電壓脈沖的影響。因此，ESD保護電路30包括保護MOS(金屬氧化物半導(dǎo)體)晶體管31、CM0S(互補金屬氧化物半導(dǎo)體)逆變器電路(invertercircuit)32、和具有電容元件C及電阻元件R的觸發(fā)器電路33。ESD保護電路30被稱作RC觸發(fā)器MOS，因為如隨后所述，電容元件C和電阻元件R二者觸發(fā)保護MOS晶體管31。盡管在圖中，CMOS逆變器被圖示為一階，但是CMOS逆變器可以被配置成多個奇數(shù)階，例如三階。電源接線11是電源端子IlA連接到的電源電壓線。另外，接地線12是接地端子12A連接到的參考電壓線。保護MOS晶體管31被設(shè)置用于促使由ESD引起的高電壓釋放到接地線12。因此，保護MOS晶體管31與觸發(fā)器電路33并聯(lián)在電源接線11和接地線12之間。保護MOS晶體管31是溝道導(dǎo)電類型為η型的晶體管。保護MOS晶體管31的漏極端子連接至電源接線11，并且其源極端子連接至接地線12。保護MOS晶體管31的襯底區(qū)(包括P型井區(qū)等)與其源極端子電性短路連接。然而，盡管這種配置對于穩(wěn)定的操作是優(yōu)選的，但是該配置對于本公開的半導(dǎo)體設(shè)備不是必要的。CMOS逆變器電路32包括在電源接線11與接地線12之間彼此串聯(lián)的PMOS晶體管32P和NMOS晶體管32N。PMOS晶體管32P與NMOS晶體管32N的公共柵極端子連接至電阻元件R與電容元件C之間的內(nèi)元件節(jié)點。PMOS晶體管32P與NMOS晶體管32N的公共漏極(CMOS逆變器電路32的輸出端子)連接至保護MOS晶體管31的柵極端子(控制電極)。觸發(fā)器電路33是RC串聯(lián)電路(檢測電路)，其中在該RC串聯(lián)電路中電阻元件R和電容元件C在電源接線11與接地線12之間彼此串聯(lián)。電阻元件R和電容元件C分別連接至電源接線11側(cè)和接地線12側(cè)。在觸發(fā)器電路33中，電阻元件R和電容元件C之間的連接點連接至CMOS逆變器電路32的輸入端子。ESD保護電路30的操作如下。首先，由于在沒有生成靜電放電的正常狀態(tài)下，電容元件C的電阻值大于電阻元件R的電阻值，所以在電阻元件R與電容元件C之間的連接點處產(chǎn)生的電勢Vkc變得高于CMOS逆變器電路32的閾值電壓。因此，CMOS逆變器電路32的NMOS晶體管32N接通并且COMS逆變器電路32的PMOS晶體管32P關(guān)斷，使得保護MOS晶體管31關(guān)斷(非導(dǎo)通狀態(tài))。當(dāng)由ESD引起的正高電壓脈沖被施加于電源接線11時，電阻元件R與電容元件C之間的連接點處產(chǎn)生的電勢Vk比電源接線11的電勢上升得更晚，因為電容元件C被充電。此時，在電勢Vk低于CMOS逆變器電路32的閾值電壓的給定時間段期間，CMOS逆變器電路32的NMOS晶體管32N保持在關(guān)斷狀態(tài)并且CMOS逆變器電路32的PMOS晶體管32P保持在接通狀態(tài)。結(jié)果，電源接線11的電壓被施加于保護MOS晶體管31的柵極端子，并且在給定的時間段期間，保護MOS晶體管31保持在接通狀態(tài)(導(dǎo)通狀態(tài))。因此，電源接線11中生成的高電壓與溝道電流一起被釋放到接地線12并且因此內(nèi)部電路20受到保護而免受高電壓的影響。應(yīng)該注意的是，以上描述的給定時間段是根據(jù)通過將電容元件C的電容值乘以電阻元件R的電阻值獲得的時間常數(shù)大致確定的。圖2示出了從用于施加脈沖狀浪涌(pulse-likesurge)的傳輸線脈沖(TLP)設(shè)備獲得的ESD保護電路30的放電電流特性的示例。在圖2中，橫坐標(biāo)軸代表在電源接線11中生成的脈沖電壓的峰值(從0.0V變化到7.0V的離散值)，并且縱坐標(biāo)軸代表此時被促使從圖1的電源接線11流動到接地線12的放電電流值。在圖2中，放電電流升高處的電源接線的電壓(約1.0V)代表以下時刻的電源接線11的電壓，其中在該時刻，生成脈沖時的所有電荷量被消耗用于將電荷充電到電容元件C或從電容元件C釋放電荷的狀態(tài)被改變到電荷量的一部分開始被促使流經(jīng)接地線12的狀態(tài)。在許多情況下，RC觸發(fā)MOS的觸發(fā)器電路33的時間常數(shù)(RXC)(以下也稱作“RC”)通常被設(shè)置成約IuS。時間常數(shù)(RXC)是考慮以下事實設(shè)置的，其中在電源的正常啟動階段操作觸發(fā)器電路33的時間不會變得太長等。為了可以在半導(dǎo)體襯底上實現(xiàn)Ius的時間常數(shù)RXC并且可以將元件的面積做的最小，有效的是將電阻元件R的面積和電容元件C的面積做的大致彼此相等。這樣做的原因是因為，電阻元件R的面積與電容元件C的面積的乘積大致是恒定的并且這樣最有利于減少兩個元件R和C的總面積從而使兩個元件R和C的面積彼此相等。具體地，當(dāng)電阻元件R由具有200Q/口的片層電阻(sheetresistance)的多晶娃制成,并且電容元件C包括具有4fF/iim2的電容值的MIS(金屬絕緣體半導(dǎo)體)電容器時，在IPm寬XI，OOOiim有效長度的大小中電阻元件R被設(shè)置成250kQ，并且在1，000um2的有效面積中電容元件C被設(shè)置成4pF。結(jié)果，實現(xiàn)了250kQX4pF=Iiis的RC時間常量。另夕卜，電阻元件R的占用面積與電容元件C的占用面積均變成大約1，000μπι2。應(yīng)該注意的是，為了瞬間導(dǎo)致大電流流動的目的，保護MOS晶體管31需要大溝道寬度，因此溝道寬度超過1，000μm并不稀奇。也就是說，保護MOS晶體管31的占用面積可以變得等于幾千平方微米(μπι2)，類似于電阻元件R和電容元件C中每個元件的情況。從以上可以看出，由于RC觸發(fā)MOS型ESD保護電路30的觸發(fā)器電路33占用幾千μHi2或更大的面積，所以減少此面積會直接導(dǎo)致成本的降低。本公開的第一實施例是這樣的實施例，其中觸發(fā)器電路33的電阻元件R和電容元件C彼此集成，從而減少了RC觸發(fā)MOS型ESD保護電路30的觸發(fā)器電路33的占用面積。以下，將詳細描述RC集成電路34的配置等。具體地，如圖3所示，觸發(fā)器電路33具有作為電容元件C的MIS電容器35，并且電阻元件R是由MIS電容器35的上元件35C構(gòu)成的。因此，在ESD保護電路30及包括該ESD保護電路的半導(dǎo)體設(shè)備I中，可以減少觸發(fā)器電路33的占用面積從而減少ESD保護電路30的占用面積。電容元件C是MIS電容器35，其中該MIS電容器中的上電極35C通過柵極氧化膜35B層疊在下電極35A上，下電極35A由硅(Si)襯底的P型井區(qū)或η型井區(qū)構(gòu)成。如上所述，電阻元件R由MIS電容器35的上電極35C構(gòu)成。也就是說，電容元件C和電阻元件R集成在MIS電容器35中，從而構(gòu)成了電容元件-電阻元件集成元件(以下稱作“RC集成元件”34)。上電極35C(例如)是由金屬或半導(dǎo)體制成的。特別地，上電極35C優(yōu)選地是由諸如多晶硅之類的半導(dǎo)體制成的，并且更優(yōu)選地是由P型多晶硅制成的。隨后將描述這樣做的原因。此外，為了抑制電阻值降低的目的，上電極35C優(yōu)選地是由其中不包含任何硅化物的P型多晶硅制成的。下電極35Α優(yōu)選地摻雜有η型雜質(zhì)。隨后將描述這樣做的原因。圖4是示出當(dāng)從上電極35C(電阻元件R)側(cè)觀察時圖3中示出的RC集成元件34的平面結(jié)構(gòu)的俯視平面圖。上電極35C(例如)具有兩個端子(未示出)，并且在這兩個端子之間延伸的部分成為電阻元件R。優(yōu)選地，為了增加電阻值的目的，電阻元件R由細長的線條型本體構(gòu)成，并且其平面形狀具有曲折的形狀(其中，窄的線條型本體被對折)。當(dāng)電阻元件R和電容元件C以此方式彼此集成在一起時，RC集成元件34的等效電路如圖5中所示。另外，RC集成元件34的端部(endportion)(圖5中的輸出節(jié)點)中的基本RC延時對應(yīng)于(RC+2)，其中R是上電極35C的總電阻值，C是MIS電容器部分35的總電容值。因此，例如，為了獲得與上述時間常數(shù)相同的Iμm的時間常數(shù)，寬泛的講，要求RC是如上所述的電阻元件R和電容元件C相對于彼此分離地形成的情況中約兩倍大。因此，當(dāng)使用與以上描述的假設(shè)中的數(shù)值相同的數(shù)值時，包括RC集成元件的電阻元件R的多晶硅的片層電阻被設(shè)置成250Ω/口，并且電容元件C的電容密度被設(shè)置成4fF/μm2，大小被設(shè)置成寬Iμm，并且長度被設(shè)置成1414μm(^1,000XV2)。因此，RC集成元件34的上電極35C的電阻值變成約354kΩ，并且MIS電容器35的總電容值變成5.66pF。因此，基本RC延時變成354kΩX5.66pF+2=IμS。也就是說，當(dāng)電阻元件R和電容元件C被如上所述地相對彼此分離地形成時，電阻元件R和電容元件C各占用約1，000um2的面積，并且電阻元件R和電容元件C的總占用面積變成2，000um2。另一方面，在RC集成元件34的情況中，占用面積可以被壓縮到約l，414iim2。因此，RC觸發(fā)MOS型ESD保護電路30中的均具有很大的占用面積的電阻元件R和電容元件C可以被實現(xiàn)為具有較小的面積(約I/V2倍，也就是說，約0.7倍)。圖7是表示當(dāng)通過使用RC集成元件34的輸出節(jié)點，保護MOS晶體管31通過圖6所示的逆變器32被驅(qū)動時RC集成元件34的輸出節(jié)點處的電勢以及保護MOS晶體管31的柵極端子處的電勢分別被實際計算出來的示例的圖示。為了比較，相對彼此分離地設(shè)置具有250kQ電阻值的電阻元件R和具有4pF電容值的電容元件C的現(xiàn)有配置的情況中的計算結(jié)果在圖7中也和RC集成元件34的情況一起被示出。從圖7中可以理解的是，總電阻值為354kQ且總電容值為5.66pF的RC集成元件34表現(xiàn)出了大致相當(dāng)于電阻元件R和電容元件C被彼此分離地設(shè)置的現(xiàn)有配置的透明特性的透明特性。應(yīng)該注意的是，例如，至于圖6中示出的中間電勢36示出的節(jié)點，如果該電勢是從RC集成元件34的中部取出的，則有可能取出甚至具有更小的RC延遲的信號。因此，如果使用具有更小的RC延遲的信號的反相信號(invertedsignal)來驅(qū)動另一個保護MOS晶體管，則還有可能將接通時間(也就是放電時間)調(diào)節(jié)得更短。為了利用MIS電容器35的上電極35C作為電阻元件R的目的，必需降低構(gòu)成上電極35C的多晶硅的摻雜濃度。然而，在這種情況下，在使用約250Q/□的片層電阻作為示例的情況中，有可能很容易實現(xiàn)構(gòu)成上電極35C的多晶硅的摻雜濃度的降低。另外，通過降低摻雜濃度，進一步增加電阻值并不困難。例如，當(dāng)使用厚度為160nm的多晶硅薄膜實現(xiàn)250Q/□的片層電阻時，電阻率變成0.004Qcm。當(dāng)使用單晶硅中的摻雜濃度與電阻率之間的關(guān)系作為向?qū)慝@得電阻率變?yōu)?.004Qcm的雜質(zhì)濃度時，獲得了IO19到102°/cm3的雜質(zhì)濃度(其是容易實現(xiàn)的濃度)。此外，還精確地實現(xiàn)了進一步將雜質(zhì)濃度降低約三個數(shù)量級。應(yīng)該注意的是，由于單晶硅中的摻雜濃度與電阻率之間的關(guān)系還受到晶片工藝中的受熱史和結(jié)晶度的影響，所以以上描述僅供參考。這里，將給出對于當(dāng)MIS電容器35的上電極35C中的雜質(zhì)濃度被降低時對MIS電容器35的電容特性施加的影響的說明。在圖5中示出的RC-MOS結(jié)構(gòu)中，僅僅有必要考慮正電壓被施加于MIS電容器35的上電極35C的情形，也就是說，僅考慮正浪涌被施加于Vcc管腳的情形。這樣做的原因在于負浪涌通過二極管被釋放了。因此，在這種情況下，如果構(gòu)成上電極35C的多晶硅是由p型制成的，則當(dāng)正電壓被施加于由p型多晶硅制成的上電極35C時，就獲得了孔洞在靠近柵極氧化膜35B的區(qū)域中累積的狀態(tài)。因此，即使多晶硅的中雜質(zhì)濃度很低，MIS電容器35的有效電容也并不會明顯降低。另一方面，如果構(gòu)成上電極35C的多晶硅是由n型制成的，則當(dāng)正電壓被施加于由n型多晶硅制成的上電極35C時，耗盡層(cbpletionlayer)蔓延到n型多晶硅的靠近柵極氧化膜35B的區(qū)域，因此耗盡層電容器變得與由柵極氧化膜35B構(gòu)成的電容器串聯(lián)。因此，MIS電容器的有效電容被降低，以降低有效RC。因此，為了實現(xiàn)相同的RC值的目的，需要具有較大面積的RC集成元件34。因此，MIS電容器35的上電極35C優(yōu)選地是由p型多晶硅制成的。例如，可以按照以下方式制造半導(dǎo)體設(shè)備I。本公開的目的在于，在Si(硅)襯底上制造大規(guī)模集成電路(LSI)領(lǐng)域流行的所謂的MOS工藝。因此，對技術(shù)和這一代的最小加工尺寸不存在特別限制。因此，例如，本公開旨在從0.18iim工藝上至45nm或更小尺寸的工藝的最新工藝。盡管沒有參考此工藝的細節(jié)(因為本公開的有效性并不依賴于制造工藝)，但是以下將會描述概要。MOS晶體管被形成在形成于Si襯底中的井區(qū)上。盡管一般采用淺溝槽隔離(STI)作為隔離，但是本公開絕不局限于此。柵極氧化膜是由其中含有Si02、SiON或金屬氧化物的所謂的高k(高介電常數(shù))柵極絕緣膜構(gòu)成的。通常，在同一襯底上制備分別具有多個層級(level)的柵極絕緣膜。所以，通常薄柵極絕緣膜被用在高速邏輯電路部分或靜態(tài)隨機存取存儲器(SRAM)的區(qū)域中，并且厚柵極絕緣膜被用在輸入/輸出電路部分或模擬電路部分中。當(dāng)在先進的工藝中時，通常采用高k柵極絕緣膜，厚柵極絕緣膜采用高k柵極絕緣膜層疊在SiO2薄膜上的結(jié)構(gòu)。多晶硅或金屬被用作柵電極材料。其中含有鈷、鎳等的硅化層被形成在MOS晶體管的源極區(qū)或漏極區(qū)的表面上，從而在許多情況下有助于降低電阻值。當(dāng)柵電極的上層部分是由多晶硅制成時，其中含有鈷、鎳等的硅化層形成在上層部分作為柵電極的井。在這種MOS工藝技術(shù)中，除了作為主要構(gòu)成元件的MOS晶體管之外，電阻元件和電容元件兩者在許多情況下都是需要的，并且是以標(biāo)準(zhǔn)元件或備選元件的形式被提供。例如，電阻元件可以通過在隔離絕緣膜上形成細長的多晶硅薄膜來獲得。另外，通過從MOS晶體管移除源極區(qū)和漏極區(qū)二者而簡單地實現(xiàn)電容元件。在某些情況下使用這樣的設(shè)備，其中該設(shè)備用于防止電容很大程度上依賴于柵極電壓而改變，并且作為下電極的硅襯底區(qū)比MOS晶體管的井區(qū)和溝道中的每一個被更嚴重地摻雜。在為柵極絕緣膜制備多個厚度水平的MOS工藝的情況中，通常為了抑制來自柵極絕緣膜的泄漏電流，厚的薄膜厚度被應(yīng)用于成為電容元件的MIS電容器的柵極絕緣膜?，F(xiàn)在將與所記住的以上描述的MOS工藝一起描述制造第一實施例中的RC集成元件34的工藝。例如，圖3所示的MIS電容器35被形成為電容元件C并且構(gòu)成MIS電容器35的上電極35C的多晶硅層被用作電阻元件R，從而使得形成RC集成元件34成為可能。這里，在以上描述的MOS工藝技術(shù)中，其中含有鈷、鎳等的硅化物層形成在MOS晶體管的源極區(qū)和漏極區(qū)的表面、以及MOS晶體管的柵電極的上層部分等上，從而使得硅化層有助于降低電阻值。然而，對于將構(gòu)成電阻兀件R的上電極35C的多晶娃層,形成娃層并不是優(yōu)選的。因此，在通過使用以上描述的MOS工藝技術(shù)來形成MOS晶體管的工藝中，硅化物抑制膜(未示出)等優(yōu)選地是通過使用已知的技術(shù)形成，以便防止硅化物層形成在RC集成元件34將形成在其中的區(qū)域上。對MIS電容器35的下電極35A進行摻雜的階段中的雜質(zhì)導(dǎo)電類型優(yōu)選地被做成n型以便當(dāng)正偏壓被施加于柵電極時增加電容。然而，只要MIS電容器35的下電極35A比普通的井區(qū)和溝道區(qū)中的每個區(qū)都更加嚴重地摻雜，即使當(dāng)向MIS電容器35的下電極35A進行摻雜的階段中的雜質(zhì)導(dǎo)電類型被做成P型時，電容的損失也不會變大。當(dāng)通過使用n型雜質(zhì)來進行嚴重的摻雜時，有可能獲得最大的電容。然而，在完成摻雜之后進行柵極氧化的過程中，當(dāng)下電極35A中的雜質(zhì)濃度太高時，由于在柵極氧化階段中造成了增強氧化，所以厚度增加。結(jié)果，相反，由于電容值降低，所以下電極35A中存在摻雜濃度的限制。當(dāng)多晶硅被用于上電極35C時，在向MIS電容器35的上電極35C進行摻雜的階段中的雜質(zhì)導(dǎo)電類型優(yōu)選地被做成P型以便當(dāng)正偏壓被施加于柵電極時增加電容。在本公開的第一實施例中，由于多晶硅也被用于電阻元件R，所以摻雜濃度必須被設(shè)置成低于正常的MIS元件的柵極多晶硅的摻雜濃度。因此，在η型摻雜的情況中，由于沒有忽視因柵極消耗引起的電容損失，所以雜質(zhì)導(dǎo)電類型必須是P型。當(dāng)使得金屬柵電極被用作MOSFET(金屬氧化物半導(dǎo)體場效應(yīng)管)的柵電極而作為主要構(gòu)成元件的MOS工藝被應(yīng)用時，金屬柵電極可以用作上電極35C。當(dāng)期望進一步增加電阻值時，可以增加制造工藝，可以移除充當(dāng)RC集成電極34的MIS部分的金屬柵電極，并且可以形成P型多晶硅來代替。如上所述，在本公開的第一實施例中，在觸發(fā)器電路33中，MIS電容器35被設(shè)置為電容元件C，并且電阻元件R由MIS電容器35的上電極35C構(gòu)成。因此，有可能將電容元件C和電阻元件R的總占用面積減少約I/V2倍，也就是說，比現(xiàn)有技術(shù)中電容元件C和電阻元件R被彼此分離地設(shè)置的情況小0.7倍。2.第二實施例根據(jù)本公開的第二實施例的ESD保護電路30包括如前所述的觸發(fā)器電路33和保護MOS晶體管31。在這種情況下，觸發(fā)器電路33包括電容元件C和電阻元件R并且被連接在兩條電源線(電源接線11和接地線12)之間。另外，保護MOS晶體管31與觸發(fā)器電路33并聯(lián)并且具有連接至觸發(fā)器電路33的輸出端子的控制電極。此外，觸發(fā)器電路33具有作為電容元件C的MIS電容器35，并且電阻元件R包括MIS電容器35的上電極35C。盡管目前通過給出實施例描述了本公開，但是本公開絕不局限于此并且因此可以對這些實施例做出各種改變。例如，盡管在第一實施例中，已經(jīng)描述了在觸發(fā)器電路33中，電阻元件R和電容元件C分別連接至電源線11側(cè)和接地線12側(cè)的情況，但是也可能采用電容元件C和電阻元件R分別連接至電源線11側(cè)和接地線12側(cè)的配置。例如，盡管在以上描述的第一實施例中，通過具體給出半導(dǎo)體設(shè)備I的配置等給出了描述，但是半導(dǎo)體設(shè)備I并不是必須包括所有的構(gòu)成元件并且半導(dǎo)體設(shè)備I也可以包括其他合適的構(gòu)成元件。應(yīng)注意的是，本公開也可以采用以下構(gòu)造。(I)一種ESD保護電路，包括:觸發(fā)器電路，該觸發(fā)器電路包括電容元件和電阻元件并且被連接在兩條電源線之間；以及保護晶體管，該保護晶體管與所述觸發(fā)器電路并聯(lián)并且具有連接至所述觸發(fā)器電路的輸出端子的控制電極，其中，所述觸發(fā)器電路具有作為電容元件的MIS電容器，并且所述電阻元件包括所述MIS電容器的上電極。(2)根據(jù)段落(I)所述的ESD保護電路，其中，所述上電極是由半導(dǎo)體制成的。(3)根據(jù)段落(2)所述的ESD保護電路，其中，所述上電極是由P型硅制成的。(4)根據(jù)段落(3)所述的ESD保護電路，其中，所述上電極是由P型硅制成的，并且所述上電極中不含有硅化物。(5)根據(jù)段落(I)至⑷中任意一段所述的ESD保護電路，其中，所述MIS電容器的下電極摻雜有η型雜質(zhì)。(6)根據(jù)段落⑴至(5)中任意一段所述的ESD保護電路，其中，所述上電極具有兩個端子，并且所述兩個端子之間的部分成為所述電阻元件。(7)根據(jù)段落(6)所述的ESD保護電路，其中，所述電阻元件的平面形狀是曲折形。(8)一種半導(dǎo)體設(shè)備，包括:ESD保護電路，該ESD保護電路保護連接在兩條電源線之間的內(nèi)部電路，其中，所述ESD保護電路包括:觸發(fā)器電路，該觸發(fā)器電路包括電容元件和電阻元件并且被連接在兩條電源線之間；以及保護晶體管，該保護晶體管與所述觸發(fā)器電路并聯(lián)并且具有連接至所述觸發(fā)器電路的輸出端子的控制電極，所述觸發(fā)器電路具有作為所述電容元件的MIS電容器，并且所述電阻元件包括所述MIS電容器的上電極。本公開包含于2011年12月7日提交到日本專利局的日本優(yōu)先權(quán)專利申請JP2011-267545中描述的主題，該申請的全部內(nèi)容通過引用結(jié)合于此。本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)理解的是，在所附權(quán)利要求書或其等同物的范圍內(nèi)，可以根據(jù)設(shè)計要求和其他因素進行各種修改、組合、子組合和變形。權(quán)利要求1.一種靜電放電保護電路，包括:觸發(fā)器電路，該觸發(fā)器電路包括電容元件和電阻元件，并且被連接在兩條電源線之間；以及保護晶體管，該保護晶體管與所述觸發(fā)器電路并聯(lián)，并且其控制電極與所述觸發(fā)器電路的輸出端子連接，其中，所述觸發(fā)器電路具有作為所述電容元件的Mis電容器，并且所述電阻元件由所述MIS電容器的上電極構(gòu)成。2.根據(jù)權(quán)利要求1所述的靜電放電保護電路，其中，所述上電極是由半導(dǎo)體制成的。3.根據(jù)權(quán)利要求2所述的靜電放電保護電路，其中，所述上電極是由P型硅制成的。4.根據(jù)權(quán)利要求3所述的靜電放電保護電路，其中，所述上電極是由P型硅制成的，并且所述上電極中不含有硅化物。5.根據(jù)權(quán)利要求1所述的靜電放電保護電路，其中，所述MIS電容器的下電極摻雜有η型雜質(zhì)。6.根據(jù)權(quán)利要求1所述的靜電放電保護電路，其中，所述上電極具有兩個端子，并且所述兩個端子之間的部分成為所述電阻元件。7.根據(jù)權(quán)利要求6所述的靜電放電保護電路，其中，所述電阻元件的平面形狀是曲折形。8.一種半導(dǎo)體設(shè)備，包括:靜電放電保護電路，該靜電放電保護電路保護連接在兩條電源線之間的內(nèi)部電路，其中，所述靜電放電保護電路包括:觸發(fā)器電路，該觸發(fā)器電路包括電容元件和電阻元件并且被連接在所述兩條電源線之間；以及保護晶體管，該保護晶體管與所述觸發(fā)器電路并聯(lián)并且其控制電極與所述觸發(fā)器電路的輸出端子連接，所述觸發(fā)器電路具有作為所述電容元件的MIS電容器，并且所述電阻元件由所述MIS電容器的上電極構(gòu)成。全文摘要公開了ESD保護電路及包括ESD保護電路的半導(dǎo)體設(shè)備。一種靜電放電保護電路包括觸發(fā)器電路和保護晶體管。觸發(fā)器電路包括電容元件和電阻元件并且被連接在兩條電源線之間。保護晶體管與觸發(fā)器電路并聯(lián)并且具有連接至觸發(fā)器電路的輸出端子的控制電極。觸發(fā)器電路具有作為電容元件的MIS電容器，并且電阻元件包括MIS電容器的上電極。此外，半導(dǎo)體設(shè)備具有保護連接在兩條電源線之間的內(nèi)部電路的上述靜電放電保護電路。文檔編號H01L27/02GK103151347SQ20121050585公開日2013年6月12日申請日期2012年11月30日優(yōu)先權(quán)日2011年12月7日發(fā)明者辻川真平申請人:索尼公司