專利名稱：具有低襯底泄露的絕緣柵極雙極型晶體管的制作方法
技術(shù)領(lǐng)域：
一般而言，本發(fā)明涉及半導(dǎo)體技術(shù)，更具體而言，涉及高電壓半導(dǎo)體器件及其制造方法。
背景技術(shù)：
在半導(dǎo)體集成電路(IC)的材料、設(shè)計(jì)、加工和制造方面的技術(shù)進(jìn)步使不斷縮小的IC器件成為可能，其中，每一代都具有比上一代更小且更復(fù)雜的電路。當(dāng)采用由諸如金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)的器件組成的半導(dǎo)體電路進(jìn)行高電壓應(yīng)用時(shí)，諸如高電壓橫向擴(kuò)散金屬氧化物半導(dǎo)體器件(HV LDM0S)，包括高電壓絕緣柵極雙極型晶體管(HV IGBT)，由于在先進(jìn)技術(shù)中繼續(xù)按比例縮減，在降低電壓性能方面會(huì)產(chǎn)生問題。為了阻止源極和漏極之間的穿通現(xiàn)象，或者為了降低源極和漏極的電阻，標(biāo)準(zhǔn)MOS制造工藝流程可以伴隨有多次高濃度的注入。當(dāng)器件可靠性降低時(shí)經(jīng)常會(huì)發(fā)生大量的襯底泄露和電壓擊穿。HV MOS晶體管的性能通常受到其襯底泄露和擊穿電壓(BV)閾值的限制。大量的襯底泄露降低轉(zhuǎn)換速度并增加不想要的寄生雙極結(jié)(BJT)導(dǎo)通和閂鎖的可能性。雖然已開發(fā)了包括使用全部或者部分的絕緣體上硅(SOI)襯底的各種方法來減少襯底泄露，但仍需繼續(xù)尋找具有低襯底泄露和高擊穿電壓閾值的HV LDMOS器件以及以高成本效率的方式制造該器件的方法。

發(fā)明內(nèi)容
為了解決現(xiàn)有技術(shù)中所存在的問題，根據(jù)本發(fā)明的一個(gè)方面，提供了一種高電壓半導(dǎo)體晶體管，包括:輕摻雜半導(dǎo)體襯底，具有第一導(dǎo)電類型；埋置層，位于所述半導(dǎo)體襯底的第一部分中，所述埋置層具有第二導(dǎo)電類型；第一阱區(qū)域，具有所述第二導(dǎo)電類型并且形成在所述輕摻雜半導(dǎo)體襯底上方，所述第一阱區(qū)域的摻雜物濃度低于所述埋置層的摻雜物濃度，所述埋置層部分地位于所述第一阱區(qū)域中；第二阱區(qū)域，位于所述第一阱區(qū)域中并且具有所述第一導(dǎo)電類型，所述第二阱區(qū)域在漏極和源極之間的橫截面為U形，其中，所述U形的兩個(gè)端部延伸至所述第一阱區(qū)域的頂面；第一絕緣結(jié)構(gòu)，位于所述U形的第二阱區(qū)域內(nèi)的所述第一阱區(qū)域上方并且部分地嵌在所述U形的第二阱區(qū)域內(nèi)的所述第一阱區(qū)域內(nèi)且不接觸所述第二阱區(qū)域；第二絕緣結(jié)構(gòu)，位于所述U形的第二阱區(qū)域的第一端部上方；柵極結(jié)構(gòu)，接近所述第一阱區(qū)域上方的第一絕緣結(jié)構(gòu)并且部分地位于所述U形的第二阱區(qū)域的第二端部上方；漏極結(jié)構(gòu)，位于所述第一阱區(qū)域中且與所述柵極結(jié)構(gòu)位于所述第一絕緣結(jié)構(gòu)的相對(duì)側(cè)，所述漏極區(qū)域包括位于所述第一絕緣結(jié)構(gòu)和所述第二絕緣結(jié)構(gòu)之間的第一漏極部分和第二漏極部分，所述第二漏極部分與所述第一漏極部分位于所述第二絕緣結(jié)構(gòu)的相對(duì)側(cè)；抗穿通區(qū)域，位于所述第一漏極部分的下方；以及源極區(qū)域，位于所述第二阱區(qū)域中，所述源極區(qū)域設(shè)置在所述柵極結(jié)構(gòu)的與所述漏極區(qū)域相對(duì)的一側(cè)上。在所述高電壓半導(dǎo)體晶體管中，進(jìn)一步包括:另一埋置層，所述另一埋置層位于所述半導(dǎo)體襯底的第二部分中并具有第二導(dǎo)電類型，所述另一埋置層的摻雜物濃度低于所述埋置層的摻雜物濃度。在所述高電壓半導(dǎo)體晶體管中，從上向下觀察時(shí)，所述第二阱區(qū)域、所述第一絕緣結(jié)構(gòu)、所述第二絕緣結(jié)構(gòu)、所述柵極結(jié)構(gòu)、所述漏極區(qū)域和所述源極區(qū)域均都具有圓錐曲線的形狀。在所述高電壓半導(dǎo)體晶體管中，所述圓錐曲線是橢圓形。在所述高電壓半導(dǎo)體晶體管中，所述圓錐曲線是拋物線形。在所述高電壓半導(dǎo)體晶體管中，從上向下觀察時(shí)，所述半導(dǎo)體襯底、所述埋置層、所述第一阱區(qū)域、所述第二阱區(qū)域、所述第一絕緣結(jié)構(gòu)、所述第二絕緣結(jié)構(gòu)、所述柵極結(jié)構(gòu)、所述漏極區(qū)域和所述源極區(qū)域均包括垂曲線形狀。在所述高電壓半導(dǎo)體晶體管中，所述第二阱區(qū)域包括第一部分、第二部分和第三部分，所述第一部分和所述第三部分是所述U形的端部，所述第二部分是所述U形的底部，并且所述第一部分和所述第三部分具有不同的尺寸。在所述高電壓半導(dǎo)體晶體管中，所述第二阱的第一部分、第二部分和第三部分均具有不同的峰值摻雜物濃度。在所述高電壓半導(dǎo)體晶體管中，所述抗穿通區(qū)域具有第二摻雜類型，并且所述抗穿通區(qū)域的峰值摻雜物濃度高于所述第一阱區(qū)域的峰值摻雜物濃度。在所述高電壓半導(dǎo)體晶體管中，所述源極區(qū)域包括具有所述第一導(dǎo)電類型的第一源極區(qū)域和具有所述第二導(dǎo)電類型的第二源極區(qū)域。在所述高電壓半導(dǎo)體晶體管中，所述柵極結(jié)構(gòu)包括柵電極，所述柵電極包含多晶硅。在所述高電壓半導(dǎo)體晶體管中，所述柵極結(jié)構(gòu)包括柵極電介質(zhì)，所述柵極電介質(zhì)包含氧化硅或高k介電材料。在所述高電壓半導(dǎo)體晶體管中，所述柵極結(jié)構(gòu)部分地形成在所述第一絕緣結(jié)構(gòu)上。在所述高電壓半導(dǎo)體晶體管中，所述第一導(dǎo)電類型是P型，所述第二導(dǎo)電類型是η型。根據(jù)本發(fā)明的另一方面，提供了一種制造高電壓半導(dǎo)體晶體管的方法，包括:提供具有第一導(dǎo)電類型的輕摻雜半導(dǎo)體襯底；在所述半導(dǎo)體襯底的一部分中形成具有第二導(dǎo)電類型的埋置層；在所述襯底上方外延生長經(jīng)過摻雜的第一阱區(qū)域，所述第一阱區(qū)域具有不同于所述第一導(dǎo)電類型的第二導(dǎo)電類型；對(duì)所述第一阱區(qū)域中具有第一導(dǎo)電類型的第二阱區(qū)域的第一部分和第三部分進(jìn)行摻雜，所述第一部分和所述第三部分占據(jù)從所述第一阱區(qū)域的頂面開始并向下延伸至所述第一阱區(qū)域中的區(qū)域；對(duì)第二阱區(qū)域中位于所述第一阱區(qū)域中的第二部分進(jìn)行摻雜，所述第二部分在所述第一阱區(qū)域的頂面下方從所述第一部分橫向延伸至所述第三部分，其中，所述第二阱的所述第一部分、所述第二部分和所述第三部分形成U形第二阱區(qū)域；在所述U形第二阱區(qū)域內(nèi)的第一阱部分中及其上方熱生長第一絕緣層，并且在所述第二阱區(qū)域的第三部分上方的襯底上熱生長第二絕緣層；在所述U形第二阱區(qū)域內(nèi)的所述第一阱區(qū)域中對(duì)抗穿通區(qū)域進(jìn)行摻雜；在所述襯底上形成柵極結(jié)構(gòu)，所述柵極結(jié)構(gòu)具有位于所述第一絕緣層上方的第一部分、位于所述第一阱區(qū)域上方的第二部分和位于所述第二阱區(qū)域的第一部分上方的第三部分；在所述第二阱區(qū)域的第一部分中形成源極區(qū)域，所述源級(jí)區(qū)域與所述第一絕緣層位于所述柵極結(jié)構(gòu)的相對(duì)側(cè)；以及在所述第一阱區(qū)域中形成漏極區(qū)域，其中，在所述抗穿通區(qū)域上方形成所述漏極區(qū)域的第一部分，在所述第二阱區(qū)域之外設(shè)置所述漏極結(jié)構(gòu)的第二部分。在所述方法中，進(jìn)一步包括:在所述漏極區(qū)域的第一部分和第二部分、所述柵極結(jié)構(gòu)和所述源極區(qū)域的上方均形成互連結(jié)構(gòu)。在所述方法中，通過同時(shí)對(duì)所述源極區(qū)域的一部分和所述漏極區(qū)域的一部分進(jìn)行注入來部分地實(shí)施形成所述源極區(qū)域和形成所述漏極區(qū)域。在所述方法中，形成所述埋置層包括對(duì)所述半導(dǎo)體襯底的一部分進(jìn)行摻雜以及在800攝氏度以上的高溫下對(duì)所述半導(dǎo)體襯底進(jìn)行退火。在所述方法中，在對(duì)所述第二阱區(qū)域的第一部分、第二部分和第三部分進(jìn)行摻雜之前用介電材料涂布所述第一阱區(qū)域的頂面，并且在對(duì)所述第二阱區(qū)域的第一部分、第二部分和第三部分進(jìn)行摻雜之后去除所述介電材料。在所述方法中，所述熱生長包括在500攝氏度以上的高溫下將所述半導(dǎo)體襯底的
一部分暴露于氧氣和水。在所述方法中，形成所述源極區(qū)域包括:在所述第二阱區(qū)域的第一部分中形成兩個(gè)相反摻雜的區(qū)域。


當(dāng)與附圖一起閱讀時(shí)，根據(jù)下面的詳細(xì)描述可以更好地理解本發(fā)明的各方面。應(yīng)該強(qiáng)調(diào)，根據(jù)工業(yè)中的標(biāo)準(zhǔn)實(shí)踐，對(duì)各個(gè)附圖沒有按比例繪制。實(shí)際上，為了清楚地論述，各個(gè)附圖的尺寸可以被任意增大或減小。圖1A和圖1B是兩種類型的常規(guī)高電壓橫向擴(kuò)散金屬氧化物半導(dǎo)體(HV LDM0S)晶體管器件的截面圖。圖2A是根據(jù)本發(fā)明的各個(gè)實(shí)施例的HV LDMOS晶體管的截面圖。圖2B和圖2C是根據(jù)本發(fā)明的各個(gè)實(shí)施例的HV LDMOS晶體管的俯視截面圖。圖3是使用對(duì)比HV LDMOS和本發(fā)明的HV LDMOS實(shí)施例建模的襯底中的空穴電流的曲線圖。 圖4是在對(duì)比HV LDMOS和本發(fā)明的HV LDMOS實(shí)施例的晶體管操作期間在相同的切線之間的模型電勢(shì)的曲線圖。圖5A和圖5B是根據(jù)本發(fā)明的各方面制造HV LDMOS器件的方法的流程圖。圖6A至圖61是根據(jù)本發(fā)明的一些實(shí)施例在各個(gè)制造階段的本發(fā)明HVLDM0S器件實(shí)施例的截面圖。參照附圖更詳細(xì)地說明本發(fā)明的各個(gè)實(shí)施例。
具體實(shí)施例方式本發(fā)明涉及具有低襯底泄露和高擊穿電壓閾值的半導(dǎo)體高電壓橫向擴(kuò)散金屬氧化物半導(dǎo)體(HV LDM0S)晶體管以及制造這種器件的方法?？梢岳斫猓旅娴陌l(fā)明內(nèi)容提供了為實(shí)現(xiàn)本發(fā)明的不同部件的許多不同實(shí)施例或?qū)嵗?。在下文描述部件和布置的特定?shí)例以簡化本發(fā)明。當(dāng)然，這些僅是實(shí)例并不是限制性的。此外，在各個(gè)實(shí)例中，本發(fā)明可以重復(fù)參考標(biāo)號(hào)和/或字母。這種重復(fù)是為了簡明和清楚的目的并且其自身并不指示所討論的各個(gè)實(shí)施例和/或配置之間的關(guān)系。而且，在隨后的描述中第一部件在第二部件上方或在第二部件上的形成可以包括第一部件和第二部件以直接接觸形成的實(shí)施例，并且也可以包括可以形成插入第一部件和第二部件之間的其他部件以使第一部件和第二部件可以不直接接觸的實(shí)施例?？臻g相對(duì)位置術(shù)語，諸如“之下”、“下方”、“下”、“之上”、“上”、“上方”等在本文中
用于簡便描述，以如圖所示描述一個(gè)元件或部件與另一個(gè)(些)元件或部件的關(guān)系?？梢岳斫饪臻g相對(duì)位置術(shù)語預(yù)期涵蓋使用或操作中的器件除了附圖中所述的方位外的不同方位。例如，如果將圖中的器件翻過來，描述為在其他元件“下方”或“之下”的元件可以取向?yàn)樵谄渌虿考摹吧戏健薄Ｒ虼?，示例性術(shù)語“下方”可以涵蓋上方和下方兩種方位。器件可以以其他方式取向(旋轉(zhuǎn)90度或在其他方位)，并且相應(yīng)地可以同樣解釋本文所用的空間相對(duì)位置描述符。圖1A是常規(guī)HV LDMOS晶體管的截面圖。在圖1A中，在p襯底101中制造η型HVMOS器件100。在襯底101中形成深η阱(η漂移區(qū))102。在η阱102上方形成場(chǎng)氧化物108，而柵極140部分地位于場(chǎng)氧化物108的上方。在柵極140的相反兩側(cè)上形成源極和漏極。源極包括在P阱104中包含的一對(duì)相反摻雜的區(qū)域ρ+(132)和η+(133)。源極端子130與源極區(qū)域132和133電連接。在柵極140的一側(cè)上以及在場(chǎng)氧化物108的邊緣，η+摻雜漏極區(qū)120形成在η阱102中并且與漏極端子120電連接。在場(chǎng)氧化物108和深注入η漂移區(qū)102之間形成ρ頂區(qū)105。ρ頂區(qū)105是浮置層并且不與源極區(qū)域或漏極區(qū)域相連接。圖1B是另一常規(guī)HV LDMOS器件150的截面圖。和圖1A中的器件100不同，器件150的ρ頂層被替換成埋置ρ阱155。在圖1B中，在ρ襯底151中制造η型HV LDMOS器件150。在襯底151中形成深η阱(η漂移區(qū))152。在η阱152上形成場(chǎng)氧化物158，而柵極190部分地位于場(chǎng)氧化物158的上方。在柵極190的一側(cè)上形成源極而在柵極190的另一側(cè)上形成漏極。源極包括P型區(qū)域P+(182)和η型區(qū)域η+(183)，這兩者均包含在P阱154中。源極端子180與源極區(qū)域182和183電連接。在柵極190的相反側(cè)并且在場(chǎng)氧化物158的邊緣上，η+摻雜漏極區(qū)域153形成在η阱152中并且與漏極端子170電連接。深注入?yún)^(qū)P阱155形成在深注入η漂移區(qū)152的中間并且還位于場(chǎng)氧化物158的下方，但不與場(chǎng)氧化物158連接。埋置ρ阱區(qū)域155是浮置層并且不與源極區(qū)域或漏極區(qū)域相連接。本發(fā)明公開了一種HV LDMOS晶體管，具體為絕緣柵極雙極型晶體管(IGBT)，其比圖1A和圖1B的晶體管具有改進(jìn)的襯底泄露和擊穿電壓。器件操作期間的襯底泄露可以觸發(fā)寄生雙極結(jié)型晶體管(BJT)導(dǎo)通并導(dǎo)致器件閂鎖和/或燒壞。閂鎖電路是在寄生結(jié)構(gòu)之間具有低阻抗路徑的一種短路類型。寄生結(jié)構(gòu)通常相當(dāng)于半導(dǎo)體閘流管，其為一種正極-負(fù)極-正極-負(fù)極(PNPN)結(jié)構(gòu)，充當(dāng)挨著彼此堆疊的正極-負(fù)極-正極(PNP)和負(fù)極-正極-負(fù)極(NPN)晶體管。在閂鎖期間，當(dāng)其中一個(gè)晶體管導(dǎo)電時(shí)，另一個(gè)也開始導(dǎo)電。只要結(jié)構(gòu)是正向偏置的，這兩個(gè)晶體管就彼此全都保持飽和，并且一些電流流經(jīng)晶體管。閂鎖電路可以導(dǎo)致產(chǎn)品發(fā)生故障。本發(fā)明的HV LDMOS使用U型第二阱在漏極結(jié)的一部分隔離空穴電流。U型第二阱通過形成低電勢(shì)管道在晶體管之間有效地形成空穴電流并引導(dǎo)空穴電流以及阻擋空穴電流注入到襯底中。因?yàn)楦嗟目昭鹘?jīng)低電勢(shì)管道，通過襯底泄露較少的電流。在高漏極電壓和晶體管關(guān)斷條件期間，在第二阱之外的具有較高摻雜濃度的埋置層引導(dǎo)高電勢(shì)通過襯底，并且在漏極結(jié)構(gòu)的一部分下方的抗穿通層減少通過內(nèi)U型和第二阱區(qū)域的高電勢(shì)。埋置層減少包括從漏極側(cè)垂直向下到襯底的元件的PNP結(jié)的β增益。因此，埋置層和抗穿通層增大用于具有U形第二阱的HV LDMOS的擊穿電壓，同時(shí)U形第二阱顯著降低空穴電流襯底泄露。圖2Α示出了根據(jù)本發(fā)明的各個(gè)實(shí)施例的HV LDMOS晶體管200的截面圖。圖2Α的HV LDMOS是不使用昂貴的絕緣體上硅(SOI)襯底和難以實(shí)現(xiàn)的工藝的具有低襯底泄露和高擊穿電壓(BV)閾值的晶體管。HVLDM0S 200可以是高電壓絕緣柵極雙極型晶體管(HVIGBT)。在圖2Α中，提供了具有第一導(dǎo)電類型的輕摻雜的襯底201。在本實(shí)施例中，HVLDM0S晶體管200是η型HV LDM0S，并因此，襯底201包括ρ型硅襯底(ρ襯底)。襯底可以包括半導(dǎo)體晶圓，諸如硅晶圓?？蛇x地或者另外地，在其他實(shí)施例中，襯底包括其他元素半導(dǎo)體，諸如鍺；或者化合物半導(dǎo)體，諸如碳化硅、砷化鎵、砷化銦和磷化銦。襯底可以包括合金半導(dǎo)體，諸如硅鍺、碳化硅鍺、磷化鎵砷和磷化鎵銦。使用形成第二導(dǎo)電類型層的摻雜物，采用注入工藝在襯底201的頂面205及其一部分的下方形成埋置層202和203。例如，對(duì)于ρ型襯底來說，埋置層可以是η型。埋置層202和203具有不同的峰值摻雜物濃度。摻雜物可以是相同的或者不同的。根據(jù)各個(gè)實(shí)施例，位于漏極的一部分下方的埋置層203比埋置層202具有更高的峰值摻雜物濃度。在一些實(shí)施例中，埋置層203的峰值摻雜物濃度大約是埋置層202的峰值摻雜物濃度的兩倍。在后續(xù)退火和其他工藝之后，埋置層203生長至如圖2Α所示的位于襯底頂面205上方的鄰近層中。在襯底201上方形成第一阱207，第一阱具有與襯底不同的導(dǎo)電類型。例如，襯底具有P型導(dǎo)電性，而第一阱具有η型導(dǎo)電性。在本實(shí)施例中，第一阱207是通過外延工藝使用摻雜物在P襯底201上方形成的N漂移區(qū)(η阱)。在第一阱207中形成第二阱209，第二阱209具有與襯底201相同的導(dǎo)電類型。第二阱209被稱為P體區(qū)(P-body)。第二阱209可以具有不同的部分，每一部分在第一阱207中都具有與其他部分不同的位置和深度?？梢砸苑珠_的摻雜工藝形成兩個(gè)或三個(gè)部分。例如，如圖2A所示，第二阱P體區(qū)209具有三個(gè)部分:部分209a，其圍繞源極區(qū)域224和226 ；部分209b，其以朝向漏極結(jié)構(gòu)228和230的方向從部分209a延伸出去；和部分209c，其位于漏極結(jié)構(gòu)的不同部分之間。P體區(qū)的三個(gè)部分彼此接合形成U形。U形的端部是209a和209c。U形的底部是部分209b。第二阱209將第一阱207分離成兩個(gè)部分207a和207b。第一阱的部分207b被第二阱209圍繞，而第一阱的部分207a圍繞第二阱209。N漂移區(qū)可以具有諸如磷的η型摻雜物，而P體區(qū)可以具有諸如硼的P型摻雜物。在一個(gè)實(shí)施例中，可以通過多個(gè)加工步驟(不論是現(xiàn)在已知的還是將來開發(fā)的)，諸如在襯底上生長犧牲氧化物，打開(opening)用于P體區(qū)或N漂移區(qū)的位置的圖案，以及注入雜質(zhì)來形成N漂移區(qū)和P體區(qū)。可以在三個(gè)分開實(shí)施的注入中使用兩種或三種掩模形成這三個(gè)部分。也可以在兩個(gè)分開實(shí)施的注入中使用兩種掩模形成這三個(gè)部分，其中采用一個(gè)或多個(gè)注入步驟對(duì)部分209a和209c —起進(jìn)行注入。在一個(gè)實(shí)施例中，這三個(gè)部分各自具有不同的摻雜物濃度分布曲線和不同的峰值摻雜物濃度。
兩個(gè)場(chǎng)絕緣層208和210將柵極和漏極結(jié)構(gòu)分離開。場(chǎng)絕緣層208將柵極結(jié)構(gòu)和漏極結(jié)構(gòu)分離開。場(chǎng)絕緣層210將漏極結(jié)構(gòu)的不同部分228和230分離開并且設(shè)置在第二阱209的第三部分209c上方。柵極結(jié)構(gòu)245和240具有位于第一阱N漂移區(qū)207b上方的第一部分和位于第二阱P體區(qū)209 (209a)上方的第二部分。柵極結(jié)構(gòu)包括柵極電介質(zhì)240和形成在柵極電介質(zhì)240上的柵電極245。柵極電介質(zhì)240可以包括適合于高電壓應(yīng)用的氧化硅層。可選地，柵極電介質(zhì)240可以可選地包括高k介電材料、氮氧化硅、其他合適的材料或它們的組合。高k材料可以選自金屬氧化物、金屬氮化物、金屬硅酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬硅酸鹽、金屬的氮氧化物、金屬鋁酸鹽、硅酸鋯、鋁酸鋯、氧化鉿、或它們的組合。柵極電介質(zhì)240可以具有多層結(jié)構(gòu)，諸如一個(gè)氧化硅層和另一個(gè)高k材料層?？梢圆捎没瘜W(xué)汽相沉積(CVD)、物理汽相沉積(PVD)、原子層沉積(ALD)、熱氧化物、其他合適的工藝、或它們的組合形成柵極電介質(zhì)240。柵電極245與金屬互連件216相連接并設(shè)置在柵極電介質(zhì)240的上方。柵電極245可以包括摻雜的或未摻雜的 多晶體硅(或多晶硅)?？蛇x地，柵電極層245可以包括諸
的金屬，其他合適的導(dǎo)電材料，或它們的組合。可以通過CVD、PVD、ALD、鍍法和其他工藝形成柵電極層245。柵電極層可以具有多層結(jié)構(gòu)并且可以以多步驟工藝形成。在第一阱207的頂面下方在兩個(gè)場(chǎng)絕緣層208和210之間設(shè)置抗穿通層211。抗穿通層211可以是具有與位于抗穿通層211上方的摻雜漏極結(jié)構(gòu)230相反且與第一阱207相同的導(dǎo)電類型的輕摻雜層?？勾┩▽?11具有比位于抗穿通層211周圍的第一阱207更高的摻雜物濃度。漏極結(jié)構(gòu)228和230形成在第一阱N漂移區(qū)207中并與上方的漏極互連件214連接。漏極結(jié)構(gòu)228和230位于場(chǎng)氧化物208相對(duì)于柵極結(jié)構(gòu)240和245的對(duì)面。漏極結(jié)構(gòu)228通過場(chǎng)氧化物210與漏極結(jié)構(gòu)230分離開。在漏極處施加高電壓期間，抗穿通層211阻止晶體管的擊穿電壓通過漏極結(jié)構(gòu)230，并通過具有更低阻抗的漏極結(jié)構(gòu)228分散勢(shì)能。源極結(jié)構(gòu)224和226設(shè)置在第二阱P體區(qū)209的上部209a的頂面中，位于柵極結(jié)構(gòu)240和245相對(duì)于漏極結(jié)構(gòu)228和230的對(duì)面。在一些實(shí)施例中，源極具有兩個(gè)相反摻雜的區(qū)域224和226，這兩個(gè)區(qū)域都形成在第二阱P體區(qū)209的上部209a的頂面中，并且都與上方的源極互連件218連接。源極結(jié)構(gòu)的第一區(qū)域224和漏極結(jié)構(gòu)230具有第一導(dǎo)電類型，其與襯底201的導(dǎo)電類型相同。源極結(jié)構(gòu)的第二區(qū)域和漏極結(jié)構(gòu)228可以具有第二導(dǎo)電類型，其與第一阱207的導(dǎo)電類型相同。例如，在圖2A中，第一區(qū)域224和漏極結(jié)構(gòu)228包括諸如磷或砷的η型摻雜物，而第二區(qū)域226和漏極結(jié)構(gòu)230包括諸如硼的ρ型摻雜物?？梢酝ㄟ^諸如離子注入或擴(kuò)散的方法形成源極和漏極?？梢圆捎每焖贌嵬嘶?RTA)工藝對(duì)注入的摻雜物進(jìn)行退火。圖2Β和圖2C是圖2Α的橫截面的不同實(shí)施例的俯視截面圖。圖2Β示出其中HVLDMOS具有橢圓形俯視圖的實(shí)施例，該實(shí)施例是圓形俯視圖。如圖2Β中所示，視圖B的橫截面由從橢圓形俯視圖的中心到邊緣繪制的線產(chǎn)生的。視圖B的橫截面是圖2Α的橫截面。相反地，圖2Α示出橫跨第一阱207的頂面繪制的視圖A線，其通過場(chǎng)絕緣層穿過各個(gè)晶體管元件。圖2Β和圖2C在不同的實(shí)施例中示出截面視圖Α。為便于參考，圖2Α和圖2Β用相同的元件標(biāo)號(hào)來標(biāo)記相同的元件。從橢圓形俯視圖的中心開始，漏極結(jié)構(gòu)部分228是最小的橢圓形。第二場(chǎng)氧化物210是圍繞漏極結(jié)構(gòu)部分228的實(shí)線橢圓形環(huán)狀線圈。在第二場(chǎng)氧化物210下方的是第二阱的第三部分209c，其中用虛線示出該阱的邊緣。注意到，在圖2B中僅反映來自圖2A的選定晶體管元件，因?yàn)樵S多元件位于視圖A剖切面下方。呈放射狀地繼續(xù)向外，下一個(gè)橢圓形環(huán)狀線圈是漏極結(jié)構(gòu)部分230，然后是第一場(chǎng)氧化物208，接著是柵極介電層240。在柵極介電層240中示出的虛線表不位于柵極介電層240下方的第二講的第一部分209a的邊緣。鄰近柵極電介質(zhì)240的是源極結(jié)構(gòu)224和226，接著是第二阱的暴露第一部分209a的一小部分。如圖所示，第二阱的第一部分209a幾乎從柵極電介質(zhì)240下方的虛線一直延伸到橢圓形晶體管200a的較外側(cè)的邊緣。最外面的橢圓形環(huán)狀線圈示出第一阱207的暴露區(qū)域。注意，第一阱207的一部分設(shè)置在整個(gè)橢圓形視圖的下方并且僅暴露出一小部分。晶體管200a允許朝向橢圓形結(jié)構(gòu)的中心設(shè)置漏極焊盤以最大化擊穿電壓并減少襯底泄露。然而，采用矩形部分，且在矩形部分的角部無明顯不使用娃片空間(silicon real estate)的情況下,在IC芯片上封裝這些結(jié)構(gòu)是困難的。圖2B的實(shí)施例的一種變化是形成卵形晶體管，諸如跑道的形狀。卵形具有相當(dāng)直的長邊，與不斷彎曲的橢圓形相反。卵形可以被限定為使用多個(gè)角部區(qū)域且在矩形部分的角部減少不使用。取決于需要的晶體管尺寸，可以根據(jù)需要增大或減小長邊。根據(jù)各個(gè)實(shí)施例，HV LDMOS可以具有圖2C的俯視截面圖。如圖2C所示，通過從漏極結(jié)構(gòu)部分228的中心線到晶體管200b的邊緣的部分限定視圖B。該視圖B的橫截面與圖2B的視圖B的橫截面相同，二者都通過圖2A表示。在圖2C中，漏極部分228被示出為拋物線、垂曲線、或卵形的一部分。描述這種形狀的另一種方式可以是各個(gè)元件類似于字母“C”或橫向“U”。圍繞漏極部分228的所有的邊重復(fù)圖2A的各個(gè)相繼的晶體管元件。如果橫跨整個(gè)晶體管200b延伸視圖B部分，那么大多數(shù)晶體管元件將會(huì)重復(fù)4次，除了漏極部分228 (兩次)和第一阱207的暴露部分(三次)。晶體管200b的形狀也可以描述為截取圖2B的晶體管的卵形伸長部分，然后在半路上使其彎曲?？梢哉J(rèn)為晶體管200b進(jìn)一步最大化硅片空間的使用和性能并在按大小排列方面保持靈活性。通過增大或減小伸長的部分，可以制造更大或更小的HV LDMOS 200bο朝向晶體管的中心設(shè)置漏極結(jié)構(gòu)部分228和230。以虛線示出位于漏極結(jié)構(gòu)228和230的一部分的上方的漏極焊盤214。正如同圖2B,為了方便參考，圖2A和圖2C用相同的兀件標(biāo)號(hào)標(biāo)記相同的兀件。自漏極結(jié)構(gòu)部分228的中心線開始，第二場(chǎng)氧化物210是圍繞漏極結(jié)構(gòu)部分228的空心“C”。位于第二場(chǎng)氧化物210下方的是第二阱的第三部分209c，其中以虛線示出該阱的邊緣。注意到在圖2C中僅反映來自圖2A的選定晶體管元件，因?yàn)樵S多元件位于視圖A剖切面下方。繼續(xù)向外朝向晶體管200b的頂邊，下一個(gè)空心“C”是漏極結(jié)構(gòu)部分230，然后是第一場(chǎng)氧化物208，接著是柵極介電層240。在柵極介電層240中示出的虛線表示位于柵極介電層240下方的第二阱的第一部分209a的邊緣。鄰近柵極電介質(zhì)240的是源極結(jié)構(gòu)224和226，接著是第二阱的暴露第一部分209a的一小部分。如圖所示，第二阱的第一部分209a幾乎從柵極電介質(zhì)240下方的虛線一直延伸到晶體管200b的較外側(cè)的邊緣。最外面的部分是第一阱207的暴露區(qū)域，其中一小部分位于晶體管200b的中間。注意到，第一阱207的一部分設(shè)置在整個(gè)橢圓形視圖的下方并且僅暴露出一小部分。在一些實(shí)施例中，可以通過連接(enjoining)第二講的第一部分209a的暴露部分封閉“C”或“U”的開口。在這些實(shí)施例中，第二阱的第一部分209a的暴露部分圍繞整個(gè)晶體管200b，其中一小部分延伸到晶體管200b的中間部分中。第一阱207的暴露部分圍繞整個(gè)晶體管200b，并且未延伸到晶體管200b的中間部分中。在又一個(gè)實(shí)施例中，可以通過連接源極結(jié)構(gòu)部分226封閉“C”或“U”的開口。源極結(jié)構(gòu)部分226圍繞整個(gè)晶體管200b，其中一小部分延伸到晶體管200b的中間部分中。第二阱209a的暴露部分和第一阱207的暴露部分圍繞整個(gè)晶體管200b，并且不延伸到晶體管200b的中間部分中。圖3是使用對(duì)比HV LDMOS和圖2A的橫截面的HV LDMOS 200建模的襯底中的空穴電流的曲線圖。X軸表示如通過圖2A的切線235所示的從漏極結(jié)構(gòu)部分230到襯底201的深入襯底中的距離。y軸表示以每平方厘米安培數(shù)計(jì)的空穴電流的對(duì)數(shù)。虛線301對(duì)應(yīng)于對(duì)比HV LDMOSJ^KHV LDMOS的第二阱僅包含未延伸超過第一場(chǎng)氧化物且未穿過漏極結(jié)構(gòu)下方的第一阱部分的第一和第二部分。實(shí)線303對(duì)應(yīng)于具有本文所述U形的第二阱的HV LDMOS 200。在漏極結(jié)構(gòu)230的頂面或其周圍，任何一條線都未示出明顯的空穴電流，但兩條線在漏極結(jié)構(gòu)230內(nèi)都快速增大至高容量。對(duì)于線301，在整個(gè)第一阱207內(nèi)，空穴電流都緩慢增大并且在大于Ilog每平方厘米安培數(shù)的相對(duì)高值趨于平穩(wěn)狀態(tài)。對(duì)于線303，在大約抗穿通層211處，空穴電流快速降低，在穿過被U形第二阱圍繞的第一阱部分時(shí)保持相對(duì)穩(wěn)定，并在第二阱的第二部分20%內(nèi)部增大。然而，空穴電流在經(jīng)過第二阱時(shí)在第二阱的襯底側(cè)邊緣快速降低至可忽略的電流。圖3示出HV LDMOS 200有效地引導(dǎo)空穴電流穿過晶體管而無襯底泄露。圖4是在對(duì)比HV LDMOS和圖2A的HV LDMOS的晶體管操作期間切線235之間的模型電勢(shì)的曲線圖。X軸表示如通過圖2A的切線235所示的從漏極結(jié)構(gòu)部分230到襯底201的深入襯底中的距離。y軸表示以伏特計(jì)的電勢(shì)。對(duì)于如虛線401所示的對(duì)比HV LDMOS,電勢(shì)在漏極結(jié)構(gòu)處略微增大并快速以相對(duì)不變的電勢(shì)趨于平穩(wěn)狀態(tài)。對(duì)于如實(shí)線403所示的HVLDM0S 200，電勢(shì)在抗穿通層(圖2A的層211)中較低，在被U形第二阱圍繞的第一阱207b的部分中較高，并且 在第二阱的第二部分209b (U形的底部)中再次降低。在位于第二阱下方的第一阱和襯底中，電勢(shì)403增大。電勢(shì)在第二阱的第二部分20%周圍的下降是用于空穴電流的低電勢(shì)管道。在第二阱下方，電位增大了 0.7伏特，這使空穴電流產(chǎn)生偏置以保留在管道內(nèi)。根據(jù)圖3，很少的或者無空穴電流克服這種勢(shì)壘進(jìn)而到達(dá)襯底中。圖5A和圖5B是根據(jù)本發(fā)明的各方面用于制造高電壓橫向擴(kuò)散MOS半導(dǎo)體器件的方法500的流程圖。應(yīng)當(dāng)注意到可以以互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)技術(shù)工藝流程實(shí)施方法500。因此，可以理解，可以在方法500之前、期間和之后提供其他工藝，并且一些工藝可以在本文中僅作簡述。圖5B示出根據(jù)本發(fā)明的一些實(shí)施例的方法500的一部分。方法500開始于框501，其中提供了半導(dǎo)體襯底。襯底具有第一導(dǎo)電類型。例如，如圖6A所示，襯底可以是ρ型，如襯底601。在各個(gè)實(shí)例中，襯底601是輕摻雜的硅晶圓。方法500繼續(xù)到框503，其中將η型摻雜物注入到輕摻雜半導(dǎo)體襯底中。圖6Β示出在襯底601的頂面下方具有埋置層602和603的襯底601。首先圖案化襯底601以保護(hù)預(yù)期不暴露于注入的區(qū)域。然后將η型摻雜物(例如，磷)注入到襯底中。峰值濃度可以位于進(jìn)入襯底601中約5微米處。埋置層603接收比埋置層602更高的劑量。例如，埋置層603的峰值摻雜物濃度可以為約1Ε16，而埋置層602的峰值摻雜物濃度可以為埋置層603的峰值摻雜物濃度的一半。頂面保持平坦以進(jìn)行后續(xù)外延工藝。在注入后，去除圖案化以得到圖6B的工件。在一些實(shí)施例中，在約800攝氏度的高溫下對(duì)工件進(jìn)行退火以完成埋置層的形成。在圖5A的操作505中，形成具有第二導(dǎo)電類型的第一阱區(qū)域，第二導(dǎo)電類型不同于襯底的第一導(dǎo)電類型。如圖6C所不,例如,第一講605可以是η講,諸如在ρ襯底601上方形成的η阱(N-漂移區(qū))。第一阱605可以采用本領(lǐng)域已知的外延工藝外延生長在襯底上方。例如，第一阱605可以約4微米厚，或者厚度在約2微米和約5微米之間。用于形成第一阱605的外延工藝具有將摻雜物從埋置層603擴(kuò)散至新形成的第一阱605中的退火效應(yīng)，以使埋置層603變大，如圖6C中所示。方法500繼續(xù)到框507，其中在第一阱區(qū)域中形成第二阱區(qū)域。圖5Β更詳細(xì)地示出框507的操作，圖6D示出位于第一阱區(qū)域605中的第二阱區(qū)域607。在操作551中，在第一阱605上方沉積犧牲氧化物。犧牲氧化物隨后被去除并用來保護(hù)頂面免受注入損傷。在操作553中，通過在第一阱605中注入具有第一導(dǎo)電類型的摻雜物來形成第二阱607的第一部分607a。在操作555中，通過在第一阱605中注入具有第一導(dǎo)電類型的摻雜物形成第二阱607的第三部分607c。這些操作553和555可能需要幾個(gè)注入步驟以將摻雜物分散到工件中至足夠的深度，例如，在約2微米至4微米深度處。在操作557中，通過在第一阱605中注入具有第一導(dǎo)電類型的摻雜物來形成第二阱607的第二部分607b。第二部分607b位于第一阱605頂面下方從第一部分607a橫向延伸到第三部分607c。在操作559中通過蝕刻去除犧牲氧化物?？梢允紫炔捎玫谝粓D案實(shí)施操作553、555和557中的任一個(gè)操作，然后可以采用不同的圖案實(shí)施其他操作。注入可以以不同的注入能量水平使用基本上相同的摻雜濃度以實(shí)現(xiàn)不同的深度，或者可以使用不同的濃度和不同的能量來實(shí)現(xiàn)不同的深度。在一些實(shí)施例中，在一個(gè)操作中在第一阱605中形成第二阱607的第一部分607a和第三部分607c，而在另一個(gè)操作中形成第二部分607b。換句話說，在同一操作中在同一工藝工具中實(shí)施操作553和555。第二阱607的第一部分607a從第一阱605的頂面開始向下延伸到第一阱605中。第二阱607的第三部分607c也從第一阱605的頂面開始，但位于與第一部分607a不同的位置?？梢栽谕徊僮髦型ㄟ^使用具有兩個(gè)開口的一個(gè)圖案將P型摻雜物(例如硼)注入到第一阱605中形成第一部分607a和第三部分607c。然后在第二操作中使用不同的圖案，在第一阱605中形成第二阱607的第二部分607b。第二阱具有與襯底601相同的第一導(dǎo)電類型。通過在不同的能量下使用不同的圖案注入ρ型摻雜物來形成第二阱的第一和第三部分以及第二部分。為了穿過第一阱605至頂面下方足夠的深度處，對(duì)于第二部分607b使用更高的能量。如圖6D所示，得到的第二阱具有U形，但其他變化也是可能的。例如，第二阱可以是反向的H。方法500繼續(xù)到框509，其中在工件上形成一個(gè)或多個(gè)絕緣層，其也被稱為場(chǎng)氧化物。絕緣層可以包括諸如氧化硅、氮化物的電介質(zhì)或其他合適的絕緣材料。圖6E示出在被第二阱607圍繞的第一阱605b區(qū)域上方且在該第一阱605b區(qū)域中形成的第一場(chǎng)氧化物609以及在位于第二阱的第三部分607c上方形成的第二場(chǎng)氧化物610?？梢酝ㄟ^熱氧化物工藝形成場(chǎng)氧化物609和610。圖案化工件以保護(hù)不需要場(chǎng)氧化物的區(qū)域，并在氧氣和可選的水的存在下對(duì)工件進(jìn)行高溫(例如，約500攝氏度)處理。在使用時(shí)，水的存在加速氧化物形成工藝。
在方法500的下一框511中，通過對(duì)場(chǎng)氧化物609和610之間的第一阱區(qū)域進(jìn)行摻雜或注入形成抗穿通區(qū)域，其也被稱為抗穿通層。圖6F示出位于被U形第二阱607圍繞的第一阱的部分605b頂面下方的抗穿通層611。可以通過以中等至高能量注入磷或含磷摻雜物來形成抗穿通層611。返回參照?qǐng)D5A，在操作513中，在工件上方建立柵極結(jié)構(gòu)。如圖6F所示，柵極結(jié)構(gòu)613具有下介電層613a和上電極層613b。柵極結(jié)構(gòu)613可以位于三個(gè)區(qū)域的上方:柵極結(jié)構(gòu)613的第一部分位于絕緣層609的邊緣上方，該柵極結(jié)構(gòu)的第二部分位于第一阱605的頂面上方，以及該柵極結(jié)構(gòu)的第三部分位于第二阱607的第一部分上方。通過包括光刻圖案化和蝕刻的工藝實(shí)現(xiàn)柵極結(jié)構(gòu)與這三個(gè)區(qū)域的精確覆蓋。下文描述圖案化位于這三個(gè)區(qū)域上方的柵極介電層和柵電極層的一個(gè)示例性方法。通過合適的工藝(諸如旋涂)在多晶硅電極層上形成光刻膠層，然后通過適當(dāng)?shù)墓饪虉D案化方法對(duì)其進(jìn)行圖案化以形成圖案化的光刻膠部件。然后，可以通過干蝕刻工藝將光刻膠圖案轉(zhuǎn)印到下面的多晶硅層和柵電極層，從而以多個(gè)加工步驟和各種適當(dāng)?shù)捻樞蛐纬蓶烹姌O和柵極電介質(zhì)。通過光刻對(duì)準(zhǔn)步驟來控制柵極結(jié)構(gòu)與場(chǎng)氧化物、第一阱和第二阱的精確覆蓋。之后剝離光刻膠層。在另一個(gè)實(shí)施例中，僅圖案化柵電極層。在另一個(gè)實(shí)施例中，可以在多晶硅層上形成硬掩模層。在硬掩模層上形成圖案化的光刻膠層。將光刻膠層的圖案轉(zhuǎn)印到硬掩模層，然后轉(zhuǎn)印到多晶娃層以形成柵電極。硬掩模層可以包括氮化娃、氮氧化娃、碳化娃和/或其他合適的介電材料，并且可以采用諸如CVD或PVD的方法形成。返回參照?qǐng)D5A，方法500繼續(xù)到框515，其中形成源極區(qū)域和漏極區(qū)域。如圖6G中所示，源極區(qū)域615包括兩個(gè)區(qū)域615a和615b。第一源極區(qū)域615a可以具有第一導(dǎo)電類型，緊挨著第一源極區(qū)域615a形成的第二源極區(qū)域615b可以具有第二導(dǎo)電類型。例如，第一源極區(qū)域615a是ρ型而第二源極區(qū)域615b是η型，或者第一源極區(qū)域615a是η型而第二源極區(qū)域615b是ρ型。漏極區(qū)域617包括兩個(gè)區(qū)域617a和617b。第一漏極區(qū)域617a可以具有第一導(dǎo)電類型；在第一漏極區(qū)域617a旁邊，相對(duì)于第二場(chǎng)氧化物610和第二阱的第三部分607c的對(duì)面的位置形成的第二漏極區(qū)域617b可以具有第二導(dǎo)電類型。例如，第一漏極區(qū)域617a是ρ型，而第二漏極區(qū)域617b是η型，或者第一漏極區(qū)域617a是η型，而第二漏極區(qū)域617b是ρ型。在抗穿通層611上方形成具有與抗穿通層611不同的導(dǎo)電類型的第一漏極區(qū)域617a。通過在各個(gè)區(qū)域中注入η型或ρ型或者這兩種類型的摻雜物來形成第一和第二源極和漏極區(qū)域?？梢酝瑫r(shí)對(duì)各部分進(jìn)行注入。在一個(gè)實(shí)例中，同時(shí)對(duì)區(qū)域617a和615b進(jìn)行注入；以及同時(shí)對(duì)區(qū)域617b和615a進(jìn)行注入。在另一個(gè)實(shí)例中，使用一種類型的摻雜物對(duì)所有的區(qū)域進(jìn)行注入，以及使用另一類型的摻雜物僅對(duì)兩個(gè)區(qū)域進(jìn)行注入。在又一些實(shí)例中，在不同的時(shí)間對(duì)這些區(qū)域進(jìn)行注入。返回參照?qǐng)D5A，在框517中在晶體管上方形成接觸件和互連結(jié)構(gòu)。如圖6H所示，在晶體管的各個(gè)部件上方形成接觸結(jié)構(gòu)619、620、621和623。接觸件619和620分別與一個(gè)漏極區(qū)域617a或617b連接。接觸件621與柵極613連接。接觸件623與源極區(qū)域615a和615b單獨(dú)地或者共同地連接。層間電介質(zhì)(ILD) 624填充各個(gè)接觸件之間的空間。在形成接觸件之后，在形成互連件625、627和629之后完成第一互連層。互連結(jié)構(gòu)和接觸件由諸如鋁、鋁/硅/銅合金、鈦、氮化鈦、鎢、多晶硅、金屬硅化物的導(dǎo)電材料或它們的組合形成，也被稱為鋁互連件?？梢酝ㄟ^包括物理汽相沉積(或?yàn)R射)、化學(xué)汽相沉積(CVD)或它們的組合的工藝形成鋁互連件。形成鋁互連件的其他制造技術(shù)可以包括用于圖案化導(dǎo)電材料進(jìn)行垂直連接(通孔和接觸件)和水平連接(導(dǎo)線)的光刻加工和蝕刻?？蛇x地，可以使用銅多層互連件來形成金屬圖案。銅互連結(jié)構(gòu)可以包括銅、銅合金、鈦、氮化鈦、鉭、氮化鉭、鎢、多晶硅、金屬硅化物或它們的組合?？梢酝ㄟ^包括CVD、濺射、鍍法或其他合適的工藝形成銅互連件。ILD 624包括氧化娃。可選地或者另外地，ILD 624包括具有低介電常數(shù)(諸如，小于約3.5的介電常數(shù))的材料。在一個(gè)實(shí)施例中，介電層包括二氧化硅、氮化硅、氮氧化硅、聚酰亞胺、旋涂玻璃(SOG)、氟摻雜的硅酸鹽玻璃(FSG)、碳摻雜的氧化硅、黑金剛石 ( Black Diamond ,應(yīng)用材料公司，圣克拉拉，加利福尼亞)、干凝膠、氣凝膠、非晶氟化碳、聚對(duì)二甲苯、BCB (雙苯并環(huán)丁烯)、SiLK (陶氏化學(xué)公司，米德蘭，密歇根州)、聚酰亞胺、和/或其他合適的材料。可以通過包括旋涂、CVD或其他合適的工藝的技術(shù)形成介電層。接觸件和互連件通常是在諸如雙鑲嵌工藝的集成工藝中由金屬形成的。在雙鑲嵌工藝中，使用諸如銅的金屬作為用于互連的導(dǎo)電材料。另一金屬或金屬合金可以另外地或者可選地用于不同導(dǎo)電部件。因此，氧化硅、氟化硅玻璃或低介電常數(shù)(k)材料可以用于ILD 624。在雙鑲嵌工藝期間，在介電層中形成溝槽，以及在溝槽中填充銅。之后實(shí)施化學(xué)機(jī)械拋光(CMP)技術(shù)以深蝕刻和平坦化襯底表面。在各個(gè)實(shí)施例中，本發(fā)明的結(jié)構(gòu)提供了一種增強(qiáng)執(zhí)行高電壓器件，其被配置成在具有抗穿通層和位于η型阱下方的埋置層的襯底內(nèi)的三阱結(jié)構(gòu)(在η型阱內(nèi)部延伸的ρ型阱中的小η阱)中形成的橫向擴(kuò)散MOS(HVLDMOS)，其使襯底泄露流降低至幾乎為零。將漏極區(qū)域分離成兩個(gè)區(qū)域，一個(gè)位于小η阱內(nèi)，一個(gè)接觸外側(cè)的η型阱，從而使襯底在施加高漏極電壓期間可用于電勢(shì)線。上面論述了若干實(shí)施例的部件。本領(lǐng)域普通技術(shù)人員應(yīng)該理解，他們可以很容易地使用本發(fā)明作為基礎(chǔ)來設(shè)計(jì)或更改其他用于達(dá)到與本文所介紹的實(shí)施例相同目的和/或?qū)崿F(xiàn)相同優(yōu)點(diǎn)的工藝和結(jié)構(gòu)。本領(lǐng)域普通技術(shù)人員也應(yīng)該意識(shí)到，這些等效構(gòu)造并不背離本發(fā)明的精神和范圍，并且在不背離本發(fā)明的精神和范圍的情況下，可以在其中進(jìn)行多種變化、替換以及改變。
權(quán)利要求
1.一種高電壓半導(dǎo)體晶體管，包括: 輕摻雜半導(dǎo)體襯底，具有第一導(dǎo)電類型； 埋置層，位于所述半導(dǎo)體襯底的第一部分中，所述埋置層具有第二導(dǎo)電類型； 第一阱區(qū)域，具有所述第二導(dǎo)電類型并且形成在所述輕摻雜半導(dǎo)體襯底上方，所述第一阱區(qū)域的摻雜物濃度低于所述埋置層的摻雜物濃度，所述埋置層部分地位于所述第一阱區(qū)域中； 第二阱區(qū)域，位于所述第一阱區(qū)域中并且具有所述第一導(dǎo)電類型，所述第二阱區(qū)域在漏極和源極之間的橫截面為U形，其中，所述U形的兩個(gè)端部延伸至所述第一阱區(qū)域的頂面； 第一絕緣結(jié)構(gòu)，位于所述U形的第二阱區(qū)域內(nèi)的所述第一阱區(qū)域上方并且部分地嵌在所述U形的第二阱區(qū)域內(nèi)的所述第一阱區(qū)域內(nèi)且不接觸所述第二阱區(qū)域； 第二絕緣結(jié)構(gòu)，位于所述U形的第二阱區(qū)域的第一端部上方； 柵極結(jié)構(gòu)，接近所述第一阱區(qū)域上方的第一絕緣結(jié)構(gòu)并且部分地位于所述U形的第二阱區(qū)域的第二端部上方； 漏極結(jié)構(gòu)，位于所述第一阱區(qū)域中且與所述柵極結(jié)構(gòu)位于所述第一絕緣結(jié)構(gòu)的相對(duì)偵牝所述漏極區(qū)域包括位于所述第一絕緣結(jié)構(gòu)和所述第二絕緣結(jié)構(gòu)之間的第一漏極部分和第二漏極部分，所述第二漏極部分與所述第一漏極部分位于所述第二絕緣結(jié)構(gòu)的相對(duì)側(cè)； 抗穿通區(qū)域，位于所述第一漏極部分的下方；以及 源極區(qū)域，位于所述第二阱區(qū)域中，所述源極區(qū)域設(shè)置在所述柵極結(jié)構(gòu)的與所述漏極區(qū)域相對(duì)的一側(cè)上。
2.根據(jù)權(quán)利要求1所述的高電壓半導(dǎo)體晶體管，進(jìn)一步包括:另一埋置層，所述另一埋置層位于所述半導(dǎo)體襯底的第二部分中并具有第二導(dǎo)電類型，所述另一埋置層的摻雜物濃度低于所述埋置層的摻雜物濃度。
3.根據(jù)權(quán)利要求1所述的高電壓半導(dǎo)體晶體管，其中，從上向下觀察時(shí)，所述第二阱區(qū)域、所述第一絕緣結(jié)構(gòu)、所述第二絕緣結(jié)構(gòu)、所述柵極結(jié)構(gòu)、所述漏極區(qū)域和所述源極區(qū)域均都具有圓錐曲線的形狀。
4.根據(jù)權(quán)利要求3所述的高電壓半導(dǎo)體晶體管，其中，所述圓錐曲線是橢圓形。
5.根據(jù)權(quán)利要求3所述的高電壓半導(dǎo)體晶體管，其中，所述圓錐曲線是拋物線形。
6.根據(jù)權(quán)利要求1所述的高電壓半導(dǎo)體晶體管，其中，從上向下觀察時(shí)，所述半導(dǎo)體襯底、所述埋置層、所述第一阱區(qū)域、所述第二阱區(qū)域、所述第一絕緣結(jié)構(gòu)、所述第二絕緣結(jié)構(gòu)、所述柵極結(jié)構(gòu)、所述漏極區(qū)域和所述源極區(qū)域均包括垂曲線形狀。
7.根據(jù)權(quán)利要求1所述的高電壓半導(dǎo)體晶體管，其中，所述第二阱區(qū)域包括第一部分、第二部分和第三部分，所述第一部分和所述第三部分是所述U形的端部，所述第二部分是所述U形的底部，并且所述第一部分和所述第三部分具有不同的尺寸。
8.根據(jù)權(quán)利要求7所述的高電壓半導(dǎo)體晶體管，其中，所述第二阱的第一部分、第二部分和第三部分均具有不同的峰值摻雜物濃度。
9.根據(jù)權(quán)利要求1所述的高電壓半導(dǎo)體晶體管，其中，所述抗穿通區(qū)域具有第二摻雜類型，并且所述抗穿通區(qū)域的峰值摻雜物濃度高于所述第一阱區(qū)域的峰值摻雜物濃度。
10.一種制造高電壓半導(dǎo)體晶體管的方法，包括:提供具有第一導(dǎo)電類型的輕摻雜半導(dǎo)體襯底； 在所述半導(dǎo)體襯底的一部分中形成具有第二導(dǎo)電類型的埋置層； 在所述襯底上方外延生長經(jīng)過摻雜的第一阱區(qū)域，所述第一阱區(qū)域具有不同于所述第一導(dǎo)電類型的第二導(dǎo)電類型； 對(duì)所述第一阱區(qū)域中具有第一導(dǎo)電類型的第二阱區(qū)域的第一部分和第三部分進(jìn)行摻雜，所述第一部分和所述第三部分占據(jù)從所述第一阱區(qū)域的頂面開始并向下延伸至所述第一阱區(qū)域中的區(qū)域； 對(duì)第二阱區(qū)域中位于所述第一阱區(qū)域中的第二部分進(jìn)行摻雜，所述第二部分在所述第一阱區(qū)域的頂面下方從所述第一部分橫向延伸至所述第三部分，其中，所述第二阱的所述第一部分、所述第二部分和所述第三部分形成U形第二阱區(qū)域； 在所述U形第二阱區(qū)域內(nèi)的第一阱部分中及其上方熱生長第一絕緣層，并且在所述第二阱區(qū)域的第三部分上方的襯底上熱生長第二絕緣層； 在所述U形第二阱區(qū)域內(nèi)的所述第一阱區(qū)域中對(duì)抗穿通區(qū)域進(jìn)行摻雜； 在所述襯底上形成柵極結(jié)構(gòu)，所述柵極結(jié)構(gòu)具有位于所述第一絕緣層上方的第一部分、位于所述第一阱區(qū)域上方的第二部分和位于所述第二阱區(qū)域的第一部分上方的第三部分； 在所述第二阱區(qū)域的第一部分中形成源極區(qū)域，所述源級(jí)區(qū)域與所述第一絕緣層位于所述柵極結(jié)構(gòu)的相對(duì)側(cè)；以及 在所述第一阱區(qū)域中形成漏極區(qū)域，其中，在所述抗穿通區(qū)域上方形成所述漏極區(qū)域的第一部分，在所述第二阱區(qū)域之外設(shè)置所述漏極結(jié)構(gòu)的第二部分。
全文摘要
在本發(fā)明中提供了一種高電壓橫向擴(kuò)散金屬氧化物半導(dǎo)體(HV LDMOS)器件(具體為絕緣柵極雙極結(jié)型晶體管(IGBT))及其制造方法。該器件包括具有至少一個(gè)高度摻雜的埋置部分的半導(dǎo)體襯底；在襯底上方生長的第一摻雜阱；在第一阱上形成的柵極結(jié)構(gòu)；在柵極結(jié)構(gòu)的一側(cè)上形成的源極和在柵極結(jié)構(gòu)的另一側(cè)形成的漏極；以及在第一阱中形成的具有U形截面的第二摻雜阱。漏極的一部分形成在位于所述第二阱之外的第一阱上方。本發(fā)明還提供了一種具有低襯底泄露的絕緣柵極雙極型晶體管。
文檔編號(hào)H01L21/331GK103178114SQ20121055717
公開日2013年6月26日 申請(qǐng)日期2012年12月20日 優(yōu)先權(quán)日2011年12月23日
發(fā)明者霍克孝, 鄭志昌, 蘇如意, 葉人豪, 楊富智, 蔡俊琳 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司