半導(dǎo)體結(jié)構(gòu)制造方法及制成的結(jié)構(gòu)的制作方法
【專(zhuān)利摘要】本發(fā)明公開(kāi)了一種半導(dǎo)體結(jié)構(gòu)的制造方法，包括提供一襯底，襯底上具有一導(dǎo)體層；形成一暫置層于導(dǎo)體層上，并對(duì)暫置層與下方該導(dǎo)體層的至少一部份進(jìn)行圖案化，以形成多個(gè)溝道；填入一第一介電層于溝道處，以形成多個(gè)第一介電件于溝道；移除暫置層，以裸露出第一介電件的部份；形成一第二介電層于裸露出的第一介電件，并圖案化第二介電層以于裸露出的第一介電件的兩側(cè)各形成一間隙壁；和依據(jù)間隙壁對(duì)導(dǎo)體層進(jìn)行圖案化，以于第一介電件的兩側(cè)各形成一圖案化導(dǎo)體部。
【專(zhuān)利說(shuō)明】半導(dǎo)體結(jié)構(gòu)制造方法及制成的結(jié)構(gòu)
【技術(shù)領(lǐng)域】
[0001]本發(fā)明的實(shí)施例是有關(guān)于半導(dǎo)體結(jié)構(gòu)制造方法及其制成的結(jié)構(gòu)，且特別是有關(guān)于一種利用自對(duì)準(zhǔn)雙圖案工藝(Self-Aligned Double-PatterningProcess)制造半導(dǎo)體結(jié)構(gòu)的方法。
【背景技術(shù)】
[0002]非易失性存儲(chǔ)器元件在設(shè)計(jì)上有一個(gè)很大的特性是，當(dāng)存儲(chǔ)器元件失去或移除電源后仍能保存數(shù)據(jù)狀態(tài)的完整性。目前業(yè)界已有許多不同型態(tài)的非易失性存儲(chǔ)器元件被提出。不過(guò)相關(guān)業(yè)者仍不斷研發(fā)新的設(shè)計(jì)或是結(jié)合現(xiàn)有技術(shù)，進(jìn)行存儲(chǔ)單元平面的堆棧以達(dá)到具有更高儲(chǔ)存容量的存儲(chǔ)器結(jié)構(gòu)。例如已有一些多層薄膜晶體管堆棧的與非門(mén)(NAND)型閃存結(jié)構(gòu)被提出。
[0003]在提出的一些三維存儲(chǔ)器結(jié)構(gòu)中，除了有單柵極(Single-Gate)的存儲(chǔ)單元，還包括了雙柵極(double gate)的存儲(chǔ)單元,和環(huán)繞式柵極(surroundinggate)的存儲(chǔ)單元等等，使元件的開(kāi)關(guān)速度與電流趨動(dòng)都得以提升。然而，在追求尺寸微縮的電子世代，存儲(chǔ)單元中的電荷捕捉復(fù)合層(如ONO復(fù)合層)占的空間越多，縮小存儲(chǔ)單元尺寸時(shí)的考慮和困難就越多，對(duì)存儲(chǔ)單元縮小越不利。因此，比起單柵極存儲(chǔ)單元，雙柵極和環(huán)繞式柵極存儲(chǔ)單元中其電荷捕捉復(fù)合層(如ONO復(fù)合層)占較大空間會(huì)限制存儲(chǔ)單元尺寸微縮的能力。再者，對(duì)非易失性存儲(chǔ)器元件而言，電荷捕捉復(fù)合層本身就不容易縮小，若其厚度減至太薄，電荷保存能力(Charge retention)會(huì)有問(wèn)題。因此縮小存儲(chǔ)單元尺寸時(shí)仍須使電荷捕捉復(fù)合層具有足以良好保存電荷的厚度。另外，縮小存儲(chǔ)單元尺寸不僅只是考慮電荷捕捉復(fù)合層，整體上需搭配考慮其他元件的設(shè)計(jì)規(guī)則也多，雙柵極和環(huán)繞式柵極存儲(chǔ)單元的元件設(shè)計(jì)復(fù)雜度較高也限制了三維存儲(chǔ)器尺寸微縮的發(fā)展，若要使其兼具小尺寸和良好的各種電子特性，其高度的設(shè)計(jì)困難度勢(shì)必耗費(fèi)許多時(shí)間和大幅增加制造成本。
[0004]據(jù)此，相關(guān)設(shè)計(jì)者無(wú)不期望可以建構(gòu)出一三維存儲(chǔ)器結(jié)構(gòu)，不但具有許多堆棧平面而達(dá)到更高的儲(chǔ)存容量，更具有小尺寸和優(yōu)異的電子特性(如具有良好的數(shù)據(jù)保存可靠性)，使縮小的存儲(chǔ)器結(jié)構(gòu)仍然可以被穩(wěn)定和快速的如進(jìn)行抹除和編程等操作。再者，三維存儲(chǔ)器在工藝上是否因結(jié)構(gòu)細(xì)長(zhǎng)(ex:深寬比過(guò)高)而容易在制造中產(chǎn)生崩塌也是需要注意的項(xiàng)目之一。因此設(shè)計(jì)者也希望能透過(guò)不過(guò)度復(fù)雜的步驟和低制造成本，就能制造出操作快速穩(wěn)定且結(jié)構(gòu)穩(wěn)固的三維存儲(chǔ)器結(jié)構(gòu)。
【發(fā)明內(nèi)容】
[0005]有鑒于此，本發(fā)明是有關(guān)于一種半導(dǎo)體結(jié)構(gòu)的制造方法及制成的結(jié)構(gòu)。本發(fā)明的實(shí)施例是利用自對(duì)準(zhǔn)雙圖案工藝(Self-Aligned Double-PatterningProcess),迅速且簡(jiǎn)易地進(jìn)行半導(dǎo)體結(jié)構(gòu)的制作，所制作的結(jié)構(gòu)亦十分穩(wěn)固。
[0006]根據(jù)本發(fā)明的一實(shí)施例，提出一種半導(dǎo)體結(jié)構(gòu)的制造方法，包括提供一襯底，襯底上具有一導(dǎo)體層；形成一暫置層(dummy layer)于導(dǎo)體層上，并對(duì)暫置層與下方該導(dǎo)體層的至少一部份進(jìn)行圖案化，以形成多個(gè)溝道(trenches);填入一第一介電層于溝道處，以形成多個(gè)第一介電件于溝道；移除暫置層，以裸露出第一介電件的部份；形成一第二介電層于裸露出的第一介電件，并圖案化第二介電層以于裸露出的第一介電件的兩側(cè)各形成一間隙壁(spacer);和依據(jù)間隙壁對(duì)導(dǎo)體層進(jìn)行圖案化，以于第一介電件的兩側(cè)各形成一圖案化導(dǎo)體部。
[0007]根據(jù)本發(fā)明的一實(shí)施例，提出一種半導(dǎo)體結(jié)構(gòu)，包括一襯底和多個(gè)堆棧結(jié)構(gòu)，垂直形成于一襯底上，各堆棧結(jié)構(gòu)包括多個(gè)導(dǎo)電層和多個(gè)絕緣層交錯(cuò)堆棧于襯底上方；和一頂導(dǎo)電層(top conducting layers)位于導(dǎo)電層上方,且頂導(dǎo)電層包括兩個(gè)圖案化頂導(dǎo)電部(patterned top conducting layers)且相隔一間距設(shè)置。
[0008]根據(jù)本發(fā)明的一實(shí)施例，又提出一種半導(dǎo)體結(jié)構(gòu)，包括一襯底和形成于襯底上的一導(dǎo)體層。導(dǎo)體層包括具有多個(gè)上部圖案(upper patterns)的一上部(upper portion),和具有多個(gè)下部圖案(lower patterns)且位于上部下方的一下部(lower portion),其中上部圖案的密度是下部圖案的密度的兩倍。[0009]為了對(duì)本發(fā)明的上述及其他方面有更佳的了解，下文特舉實(shí)施例，并配合所附圖式，作詳細(xì)說(shuō)明如下:
【專(zhuān)利附圖】
【附圖說(shuō)明】
[0010]圖1A~圖1F繪示依照本發(fā)明第一實(shí)施例的半導(dǎo)體結(jié)構(gòu)的制造方法的流程剖面圖。
[0011]圖2A~圖2C分別繪示三種3D立體堆棧半導(dǎo)體結(jié)構(gòu)的剖面圖。
[0012]圖3A為依照本發(fā)明一應(yīng)用例的三維存儲(chǔ)器結(jié)構(gòu)的上視圖。
[0013]圖3B為依圖3A的剖面線(xiàn)3B-3B所繪示的三維存儲(chǔ)器結(jié)構(gòu)的剖面示意圖。
[0014]圖4A~圖4K繪示依照本發(fā)明第二實(shí)施例的一種3D存儲(chǔ)器結(jié)構(gòu)的制造方法的部份流程剖面圖。其中，圖4I'為圖41的上視圖；圖4J'為圖4J的上視圖；和圖4K'為圖4K的上視圖。
[0015]圖4L~圖4N-2繪示如圖4A~圖4K所示的3D存儲(chǔ)器結(jié)構(gòu)的后續(xù)部份工藝的剖面圖。其中，圖4L'為圖4L的上視圖；圖4M'為圖4M的上視圖；圖4N'為圖4N-1和圖4N-2的上視圖；圖4N-1和圖4N-2是分別為圖4N'中沿剖面線(xiàn)N-1和N-2所繪示的剖面圖。
[0016]圖5A~圖5F繪示依照本發(fā)明第三實(shí)施例的另一種3D存儲(chǔ)器結(jié)構(gòu)的制造方法的部份流程剖面圖。
[0017]【主要元件符號(hào)說(shuō)明】
[0018]10、20、30、40:襯底
[0019]11:導(dǎo)體層
[0020]Ila:導(dǎo)體層的上表面
[0021]11’:圖案化導(dǎo)體部
[0022]12,42:暫置層
[0023]13、43:圖案化光刻膠層
[0024]14、44:溝道
[0025]15、45:第一介電層[0026]15a、15b、15c、15d、25a、25b、25c、45a、45b、45c、45d:第一介電件
[0027]16、46:第二介電層
[0028]16'、26'、46':間隙壁
[0029]21、41:導(dǎo)電層
[0030]21t、41t:頂導(dǎo)電層
[0031]31:第一堆棧結(jié)構(gòu)
[0032]32:第二堆棧結(jié)構(gòu)
[0033]33:第三堆棧結(jié)構(gòu)
[0034]34:第四堆棧結(jié)構(gòu)
[0035]35:底部柵極
[0036]31G/32G/33G/34G:柵極
[0037]312/322/332/342:柵極絕緣層
[0038]314/324/334/344,315/325/335/345:選擇線(xiàn)
[0039]36:電荷捕捉復(fù)合層
[0040]370、371、371'、372、372'、373、373'、374 超薄通道
[0041]371+371、372+372'、373+373':超薄 U 形通道
[0042]380、381、381'、382、382'、383、383'、384:字線(xiàn)選擇器
[0043]41t/:圖案化頂導(dǎo)電部
[0044]41b、41b':底導(dǎo)電層
[0045]232、412:絕緣層
[0046]412t:頂絕緣層
[0047]420:介電層
[0048]421:氧化層
[0049]51:光刻膠
[0050]h:深度
[0051]w:寬度
[0052]Fl:第一指狀堆棧件
[0053]F2:第二指狀堆棧件
[0054]SSL:串行選擇線(xiàn)
[0055]GSL:接地選擇線(xiàn) [0056]Lch:字線(xiàn)的通道長(zhǎng)度
[0057]Wch:字線(xiàn)的通道寬度
[0058]Ac:層接區(qū)域
【具體實(shí)施方式】
[0059]在本
【發(fā)明內(nèi)容】
的實(shí)施例中，是提出半導(dǎo)體結(jié)構(gòu)制造方法及其制成的結(jié)構(gòu)，利用自對(duì)準(zhǔn)雙圖案工藝(Self-Aligned Double-Patterning Process)進(jìn)行半導(dǎo)體結(jié)構(gòu)的制作。本發(fā)明可應(yīng)用在任一二維或三維半導(dǎo)體結(jié)構(gòu)。以下是提出相關(guān)實(shí)施例，以說(shuō)明本發(fā)明所提出的半導(dǎo)體結(jié)構(gòu)制造方法及其制成的結(jié)構(gòu)。然而實(shí)施例中的敘述，如細(xì)部結(jié)構(gòu)、制造步驟和材料應(yīng)用等等，僅為舉例說(shuō)明之用，并非對(duì)本發(fā)明欲保護(hù)的范圍做限縮。
[0060]圖1A~圖1F繪示依照本發(fā)明第一實(shí)施例的半導(dǎo)體結(jié)構(gòu)的制造方法的流程剖面圖。如圖1A所示，提供一襯底10，例如是為一底板上形成有一氧化層(如二氧化硅)，襯底10上是形成有一導(dǎo)體層11 (如多晶娃)，并于導(dǎo)體層11上形成一暫置層(dummy layer) 12。一實(shí)施例中，例如是沉積一暫置氧化層(dummy oxide layer)或其他材料于導(dǎo)體層11上。
[0061]對(duì)暫置層12與下方導(dǎo)體層11的至少一部份進(jìn)行圖案化。一實(shí)施例中，例如是利用圖案化光刻膠層(patterned PR) 13對(duì)暫置層12與導(dǎo)體層11進(jìn)行刻蝕，以形成多個(gè)溝道(trenches) 14，如圖1B所示。之后去除圖案化光刻膠13。在此實(shí)施例中，溝道14是暴露出襯底10表面，但本發(fā)明并不僅限于此，在其他實(shí)施例中亦可圖案化一部份的導(dǎo)體層11。對(duì)雙圖案工藝來(lái)說(shuō)，至此是形成核心圖案(core pattern)的反調(diào)圖形(reverse tone)。
[0062]如圖1C所示，形成一第一介電層15并填入該多個(gè)溝道14處，以形成多個(gè)第一介電件15a、15b、15c、15d于該多個(gè)溝道14。實(shí)際制作時(shí)，例如是沉積第一介電層15于暫置層12上并填入該多個(gè)溝道14，再平坦化如回蝕(etch back)或化學(xué)機(jī)械拋光(CMP)第一介電層15至與暫置層12的表面實(shí)質(zhì)上齊平即可。一實(shí)施例中，第一介電層15例如是一硬質(zhì)掩模層(hardmask layer),其材料例如是氮化層(nitrite layer)如SiN、或是其他材料。
[0063]移除暫置層12,以裸露出第一介電件15a、15b、15c、15d的一部份，如圖1D所不。一實(shí)施例中，暫置層12例如是暫置氧化物(du_y oxide)，可采用浸泡氫氟酸或干刻蝕等回蝕方法去除暫置層12。在此實(shí)施例中，移除暫置層12是暴露出導(dǎo)體層11的上表面11a，但本發(fā)明并不僅限于此。至此，第一介電件15a、15b、15c、15d可作為雙圖案工藝的核心圖案(corepattern)。
[0064]形成一第二介電層16于裸露出的第一介電件15a、15b、15c、15d上,并刻蝕第二介電層16以于裸露出的第一介電件15a/15b/15c/15d的兩側(cè)各形成一間隙壁(spacer) 16'。實(shí)施例中，如圖1E所示，等向性沉積第二介電層16于導(dǎo)體層11上并覆蓋第一介電件15a/15b/15c/15d。之后對(duì)第二介電層16進(jìn)行圖案化(如刻蝕)，以裸露出第一介電件15a/15b/15c/15d的頂面和導(dǎo)體層11的上表面11a，使第一介電件15a/15b/15c/15d的兩側(cè)表面處各形成一間隙壁(spacer) 16'。一實(shí)施例中,第二介電層16例如是一硬質(zhì)掩模層(hardmask layer),其材料例如是氮化層(nitrite layer)如SiN、或是其他材料。第一介電層15和第二介電層16的材料可以相同或不同。
[0065]依據(jù)該多個(gè)間隙壁16’對(duì)導(dǎo)體層11進(jìn)行圖案化，以于第一介電件15a/15b/15c/15d的兩側(cè)各形成一圖案化導(dǎo)體部11'，如圖1F所示。
[0066]再者，作為雙圖案工藝的核心圖案的第一介電件15a、15b、15c、15d可依實(shí)際應(yīng)用工藝條件所需而保留于結(jié)構(gòu)中或移除。
[0067]根據(jù)上述工藝可獲得一雙圖案(double pattern)結(jié)構(gòu)。對(duì)于高度較高、或?qū)挾容^窄或深寬比(aspect ratio,深度h/寬度w)較大的圖形而言,特別是3D立體堆棧半導(dǎo)體結(jié)構(gòu)，在圖案化工藝中容易發(fā)生倒塌。而利用本發(fā)明的雙圖案工藝，則可避免因圖形過(guò)于細(xì)長(zhǎng)而倒塌的問(wèn)題，提高產(chǎn)品良率。一實(shí)施例中，圖案化導(dǎo)體部11'的一深寬比(Aspect ratio,= h/w)是在10或10以上，但本發(fā)明的應(yīng)用并不僅限于以此深寬比。另外，若如圖1F所示的兩圖案化導(dǎo)體部11'夾置第一介電件15a/15b/15c/15d，則結(jié)構(gòu)更為堅(jiān)固，在后續(xù)元件多道工藝中亦不易崩壞。[0068]圖2A~圖2C分別繪示三種3D立體堆棧半導(dǎo)體結(jié)構(gòu)的剖面圖。圖2A~圖2C中包括一頂導(dǎo)電層(top conductive layer) 21t、多個(gè)導(dǎo)電層21和多個(gè)絕緣層232交錯(cuò)堆棧形成于襯底20上,且間隙壁26'形成于第一介電件25a/25b/25c兩側(cè)和形成于頂導(dǎo)電層21t上。圖2A~圖2C結(jié)構(gòu)的工藝是類(lèi)似于圖1A~圖1F的工藝，主要是將圖1A中的單一導(dǎo)體層置換為如圖2A~圖2C所示的堆棧層。圖2A中，第一介電件25a是貫穿堆棧層。圖2B中，第一介電件25b是貫穿頂導(dǎo)電層21t。圖2C中，第一介電件25c是貫穿頂導(dǎo)電層21t和下方的兩層導(dǎo)電層21。圖2B和圖2C中，第一介電件僅局部貫穿堆棧層，使圖案化后的頂導(dǎo)電層21t密度是下方第一介電件未貫穿的導(dǎo)電層密度的兩倍。本發(fā)明并不特別限制第一介電件的實(shí)際貫穿位置，而是視實(shí)際應(yīng)用時(shí)需形成雙圖案的位置而定，可以是如圖2A~圖2C所示的第一介電件25a/25b/25c或是其他變化的態(tài)樣。
[0069] 本發(fā)明的雙圖案工藝除了如上述應(yīng)用于單一層的導(dǎo)體層，亦可是立體交錯(cuò)堆棧的導(dǎo)電層和絕緣層。以下是提出其中一種3D存儲(chǔ)器結(jié)構(gòu)以及應(yīng)用本發(fā)明的方法制作該3D存儲(chǔ)器結(jié)構(gòu)的流程。
[0070]請(qǐng)同時(shí)參照?qǐng)D3A和圖3B。圖3A為依照本發(fā)明一應(yīng)用例的三維存儲(chǔ)器結(jié)構(gòu)的上視圖。圖3B為依圖3A的剖面線(xiàn)3B-3B所繪示的三維存儲(chǔ)器結(jié)構(gòu)的剖面示意圖。其中，圖3A和圖3B例如分別呈現(xiàn)一 xy平面和一 zy平面。此實(shí)施例中，三維存儲(chǔ)器結(jié)構(gòu)是具有多個(gè)堆棧結(jié)構(gòu)31-34，垂直(如沿著z方向)形成于襯底30。如圖3A所示，三維存儲(chǔ)器結(jié)構(gòu)例如是包括兩相對(duì)(對(duì)向)交錯(cuò)設(shè)置的一第一指狀堆棧件Fl和一第二指狀堆棧件F2。第一指狀堆棧件Fl至少包括一第一堆棧結(jié)構(gòu)31和一第二堆棧結(jié)構(gòu)32,兩者例如是在xy平面上朝-X方向延伸；第二指狀堆棧件F2至少包括一第三堆棧結(jié)構(gòu)33和一第四堆棧結(jié)構(gòu)34，兩者例如是于xy平面上朝+X方向延伸，第三堆棧結(jié)構(gòu)33是延伸于第一堆棧結(jié)構(gòu)31和第二堆棧結(jié)構(gòu)32之間，第二堆棧結(jié)構(gòu)32是延伸于第三堆棧結(jié)構(gòu)33和第四堆棧結(jié)構(gòu)34之間。如圖3B所示，第一至第四堆棧結(jié)構(gòu)31-34中，每個(gè)堆棧結(jié)構(gòu)沿著z方向自底層往頂層依序包括一底部柵極(bottom gate)35、多個(gè)柵極(gate) 31G/32G/33G/34G (作為字線(xiàn))和多個(gè)柵極絕緣層(gate insulator) 312/322/332/342交錯(cuò)堆棧于底部柵極35上方、和兩選擇線(xiàn)(selectionlines) 314/324/334/344 和 315/325/335/345 獨(dú)立地位于柵極31G/32G/33G/34G的上方。各堆棧結(jié)構(gòu)的底部柵極35是相互連接形成例如是一 U形底部柵極35 (U-shaped bottom gate, UBG),以作為一通道柵極(pass gate)。同一堆棧結(jié)構(gòu)的兩選擇線(xiàn)是分隔地和獨(dú)立控制地位于柵極31G/32G/33G/34G的上方。實(shí)施例中，柵極和選擇線(xiàn)是由導(dǎo)電材料制成，例如是重?fù)诫s的多晶硅，選擇線(xiàn)該層的厚度不限制地例如是大于各柵極層的厚度。實(shí)施例的三維存儲(chǔ)器結(jié)構(gòu)更包括電荷捕捉復(fù)合層(chargetrappingmultilayers) 36 (例如是0N0復(fù)合層或0Ν0Ν0復(fù)合層),位于堆棧結(jié)構(gòu)31-34外圍并延伸至底部柵極35上。電荷捕捉復(fù)合層36在兩相鄰堆棧結(jié)構(gòu)之間例如是呈一 U形剖面(圖3B)。實(shí)施例的三維存儲(chǔ)器結(jié)構(gòu)更包括多個(gè)超薄通道(ultra-thin channels) 370、371、371、 >372,372/ ,373,3731和374，位于電荷捕捉復(fù)合層36外側(cè)和襯里式地位于該多個(gè)堆棧結(jié)構(gòu)之間(linedbetween the stacked structures)。該多個(gè)超薄通道是于電荷捕捉復(fù)合層36外側(cè)并向下延伸，兩相鄰堆棧結(jié)構(gòu)的相對(duì)側(cè)面的兩個(gè)超薄通道(如371+371'、372+372'、373+373')構(gòu)成一超薄U形通道。圖3B中箭號(hào)表示電流在超薄U形通道中的流動(dòng)方向。[0071]實(shí)施例中，各堆棧結(jié)構(gòu)中的兩條選擇線(xiàn)為兩條串行選擇線(xiàn)(stringselectionline, SSL)或是兩條接地選擇線(xiàn)(ground selection line, GSL),且兩相鄰堆棧結(jié)構(gòu)間的電荷捕捉復(fù)合層36分別與一條SSL和一條GSL對(duì)應(yīng)連接。例如第一堆棧結(jié)構(gòu)31的選擇線(xiàn)314,315和第二堆棧結(jié)構(gòu)32的選擇線(xiàn)324、325例如是接地選擇線(xiàn)GSL，則第三堆棧結(jié)構(gòu)33的選擇線(xiàn)334、335和第四堆棧結(jié)構(gòu)34的選擇線(xiàn)344、345是串行選擇線(xiàn)SSL。而相鄰的兩堆棧結(jié)構(gòu)例如第一堆棧結(jié)構(gòu)31和第三堆棧結(jié)構(gòu)33，其電荷捕捉復(fù)合層36 (超薄通道371和371'旁)分別與一條接地選擇線(xiàn)GSL(315)和一條串行選擇線(xiàn)SSL(334)對(duì)應(yīng)連接。相鄰的一條串行選擇線(xiàn)SSL和一條接地選擇線(xiàn)GSL可作為對(duì)應(yīng)超薄U形通道的一組開(kāi)關(guān)，例如相鄰的接地選擇線(xiàn)GSL(315)和串行選擇線(xiàn)SSL(334)可用以選擇打開(kāi)第一堆棧結(jié)構(gòu)31和第三堆棧結(jié)構(gòu)33之間的超薄U形通道(371+371')。實(shí)施例中，各柵極31G/32G/33G/34G的厚度為一通道長(zhǎng)度(channel length) Lch如圖3B標(biāo)示，通道寬度(channel width) Wch如圖3A標(biāo)示。實(shí)施例的三維存儲(chǔ)器結(jié)構(gòu)更包括多個(gè)字線(xiàn)選擇器(Word line selectors,WLS) 380、381、383' ,382,382/、383、383,和384，分別設(shè)置于第一至第四堆棧結(jié)構(gòu)的各堆棧結(jié)構(gòu)的尾端的兩側(cè)，并分別連接電荷捕捉復(fù)合層36。
[0072]圖4A~圖4K繪示依照本發(fā)明第二實(shí)施例的一種3D存儲(chǔ)器結(jié)構(gòu)的制造方法的部份流程剖面圖。如圖4A所示，提供一襯底40，并于襯底40上形成有一復(fù)合式的堆棧層(類(lèi)似圖1A中的導(dǎo)體層11)，包括多個(gè)導(dǎo)電層41和多個(gè)絕緣層412交錯(cuò)堆棧形成于襯底40上，以及一頂導(dǎo)電層41t (之后形成選擇線(xiàn)圖案)和一底導(dǎo)電層41b (之后形成底部柵極圖案)。并于堆棧層上形成一暫置層(dummy layer)42。例如是沉積一暫置氧化層(dummyoxidelayer)或其他材料。
[0073]對(duì)暫置層42與下方復(fù)合式的堆棧層的至少一部份進(jìn)行圖案化。此實(shí)施例中，形成一圖案化光刻膠層(patterned PR)43于暫置層上42，如圖4B所示。利用圖案化光刻膠43對(duì)暫置層42與頂導(dǎo)電層(top conductivelayer)41t進(jìn)行刻蝕，以形成多個(gè)溝道(trenches) 44,如圖4C所示。所形成的該多個(gè)溝道44是裸露出一頂絕緣層(topinsulating layer)412t。至此溝道44圖案為自對(duì)準(zhǔn)雙圖案工藝中核心圖案的反調(diào)圖形(reverse tone)。
[0074]如圖4D所示，移除圖案化光刻膠層43。
[0075]如圖4E所示，形成一第一介電層45并填入該多個(gè)溝道44處，以形成多個(gè)第一介電件45a、45b、45c、45d于溝道44處。一實(shí)施例中，第一介電層45例如是一硬質(zhì)掩模層(hardmask layer),其材料例如是氮化層(nitrite layer)如SiN、或是其他材料。之后,平坦化第一介電層45如利用回蝕(etch back)或化學(xué)機(jī)械拋光(CMP)等方法，使第一介電層45至與暫置層42的表面實(shí)質(zhì)上齊平，如圖4F所示。其中，所形成的第一介電件45a、45b、45c、45d的底部是與頂絕緣層412t接觸
[0076]移除暫置層42，以裸露出第一介電件45a、45b、45c、45d的一部份和頂導(dǎo)電層41t的表面，如圖4G所示。若使用暫置氧化物(dummy oxide),可采用浸泡氫氟酸或干刻蝕等回蝕方法去除暫置層42。至此，突出的第一介電件45a、45b、45c、45d相當(dāng)于此雙圖案工藝的核心圖案(core pattern)。
[0077]等向性的形成一第二介電層46于裸露出的第一介電件45a、45b、45c、45d上，以形成一間隙層(spacer layer),如圖4H所示。第二介電層46的材料例如是SiN或是其他材料。
[0078]請(qǐng)同時(shí)參考圖3A和圖3B以及圖41和圖41。圖41為圖41的上視圖。此實(shí)施例中，三維存儲(chǔ)器結(jié)構(gòu)更包括多個(gè)條層接線(xiàn)(layer contact lines)分別形成于第一指狀堆棧件Fl和一第二指狀堆棧件F2的一側(cè)的層接區(qū)域Ac，層接線(xiàn)例如是垂直字線(xiàn)(alongy direction)的方向設(shè)置,層接在線(xiàn)有多個(gè)層接點(diǎn)(layer contacts),分別與底部柵極、柵極和選擇線(xiàn)的各層耦接，訊號(hào)可透過(guò)該多個(gè)層接點(diǎn)傳送至對(duì)應(yīng)的各層。在形成第二介電層46后，是沉積圖案化光刻膠以覆蓋如圖41所示的兩層接區(qū)域Ac以保護(hù)未刻蝕區(qū)域。之后，刻蝕第二介電層46以于裸露出的第一介電件45a/45b/45c/45d的兩側(cè)各形成一間隙壁(spacer)46;，如圖41所示。刻蝕后是裸露出第一介電件45a/45b/45c/45d的頂面和頂導(dǎo)電層41t的上表面。
[0079]依據(jù)該多個(gè)間隙壁46'對(duì)下方堆棧層進(jìn)行圖案化，以形成多個(gè)堆棧結(jié)構(gòu)垂直形成于襯底40上，并裸露出底導(dǎo)電層41b'的部份，其中第一介電件45a/45b/45c/45d的兩側(cè)各形成一圖案化頂導(dǎo)電部(patterned topconductive portion)41t'，如圖4J所不。圖41為圖4J的上視圖。
[0080]之后，移除層接區(qū)域Ac處的圖案化光刻膠，和移除間隙壁46'與第一介電件45a/45b/45c/45d，如圖4K所示。圖4K'為圖4K的上視圖。此時(shí)的圖案化頂導(dǎo)電部41C即為第3A和3B圖中的選擇線(xiàn)SSL/GSL。
[0081]對(duì)照?qǐng)D3A和圖3B，圖4K中各堆棧結(jié)構(gòu)包括:底導(dǎo)電層41b'作為底部柵極(bottom gate) 35,其中各堆棧結(jié)構(gòu)的底部柵極35是相互連接；導(dǎo)電層41和絕緣層412分別作為多個(gè)柵極31G/32G/33G/34G和多個(gè)柵極絕緣層312，是交錯(cuò)堆棧于底部柵極35上方；和兩圖案化頂導(dǎo)電部41 t'作為兩條選擇線(xiàn)(selection lines) SSL/GSL分隔地位于柵極上方且獨(dú)立控制。
[0082]根據(jù)實(shí)施例所提出的此雙圖案工藝，所制得的圖案化頂導(dǎo)電部41t'的密度是下方導(dǎo)電層41的密度的兩倍。
[0083]圖4L~圖4N-2繪示如圖4A~圖4K所示的3D存儲(chǔ)器結(jié)構(gòu)的后續(xù)部份工藝的剖面圖。請(qǐng)同時(shí)參照?qǐng)D4L和圖4L'。圖4L'為圖4L的上視圖。于如圖4K所示的步驟后，是可全面性覆蓋一光刻膠51并圖案化該光刻膠51以移除不需要的區(qū)域，如圖4L'所示的各堆棧結(jié)構(gòu)的末端。
[0084]請(qǐng)同時(shí)參照?qǐng)D4M和圖4M'。圖4M'為圖4M的上視圖。之后進(jìn)行刻蝕，移除各堆棧結(jié)構(gòu)的末端不需要區(qū)域的導(dǎo)電層。移除后該多個(gè)不需要區(qū)域是裸露出襯底40，如圖4M'所示。
[0085]之后，移除光刻膠51。請(qǐng)同時(shí)參照?qǐng)D4N-1、圖4N-2和圖4N'。圖4N'為圖4N-1和圖4N-2的上視圖。圖4N-1和圖4N-2是分別為圖4K中沿剖面線(xiàn)N-1和N-2所繪示的剖面圖。
[0086]上述兩實(shí)施例是以單一材料層作為暫置層12/42，但本發(fā)明并不以此為限制，實(shí)際應(yīng)用時(shí)亦可根據(jù)工藝狀況所需而采用兩層或兩層以上的材料層作為暫置層。圖5A~圖5F繪示依照本發(fā)明第三實(shí)施例的另一種3D存儲(chǔ)器結(jié)構(gòu)的制造方法的部份流程剖面圖。第三實(shí)施例中與第二實(shí)施例相同的元件是沿用相同標(biāo)號(hào)，且內(nèi)容不再贅述。
[0087]第三實(shí)施例和第二實(shí)施例工藝步驟極為類(lèi)似。和第二實(shí)施例不同的是，第三實(shí)施例中暫置層42例如是包括一介電層420形成于頂導(dǎo)電層41t上和一氧化層421形成于介電層420上。介電層420的材料例如是氮化層(如SiN)，可與前述第一第二介電層材料相同或不同。在形成第一介電件45a、45b、45c、45d后,是移除氧化層421而裸露出介電層420 (圖5C)。之后同樣進(jìn)行沉積間隙層46(圖OT)，刻蝕間隙層46(圖5E)和依間隙壁46'對(duì)下方介電層420進(jìn)行圖案化(圖5F)等步驟。之后可再對(duì)下方堆棧層進(jìn)行圖案化(如圖4J所示)和進(jìn)行其他后續(xù)等相關(guān)工藝步驟，在此不再贅述。
[0088]上述實(shí)施例所提出的半導(dǎo)體結(jié)構(gòu)的制造方法僅為舉例說(shuō)明之用，通常領(lǐng)域知識(shí)者當(dāng)可參考實(shí)施例和根據(jù)其領(lǐng)域的知識(shí)，適當(dāng)?shù)淖兓驼{(diào)整實(shí)施例，本發(fā)明并不僅限于上述舉例步驟。實(shí)施例利用間隙壁自對(duì)準(zhǔn)雙圖案工藝(Spacer Self-AlignedDouble-Patterning Process, SADP)對(duì)導(dǎo)體層的上部進(jìn)行雙圖案制作,所制得的上部圖案密度為下部圖案密度的兩倍。根據(jù)上述實(shí)施例，可迅速、簡(jiǎn)易且精確地完成雙圖案工藝，所制得的圖案亦無(wú)崩壞之虞。此實(shí)施例的方法亦十分適合應(yīng)用于尺寸日益微縮的三維存儲(chǔ)器結(jié)構(gòu)的制作上，以制得十分穩(wěn)固的小尺寸三維結(jié)構(gòu)。
[0089]綜上所述，雖然本發(fā)明已以實(shí)施例揭露如上，然其并非用以限定本發(fā)明。本發(fā)明所屬【技術(shù)領(lǐng)域】中具有通常知識(shí)者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作各種的更動(dòng)與潤(rùn)飾。因此，本發(fā)明的保護(hù)范圍當(dāng)視隨附的權(quán)利要求范圍所界定的為準(zhǔn)。
【權(quán)利要求】
1.一種半導(dǎo)體結(jié)構(gòu)的制造方法，包括: 提供一襯底，該襯底上具有一導(dǎo)體層； 形成一暫置層(dummy layer)于該導(dǎo)體層上，并對(duì)該暫置層與下方該導(dǎo)體層的至少一部份進(jìn)行圖案化，以形成多個(gè)溝道(trenches)； 填入一第一介電層于該多個(gè)溝道處，以形成多個(gè)第一介電件于該多個(gè)溝道； 移除該暫置層，以裸露出該多個(gè)第一介電件的部份； 形成一第二介電層于裸露出的該多個(gè)第一介電件，并圖案化該第二介電層以于裸露出的該多個(gè)第一介電件的兩側(cè)各形成一間隙壁(spacer);和 依據(jù)該多個(gè)間隙壁對(duì)該導(dǎo)體層進(jìn)行圖案化，以于該多個(gè)第一介電件的兩側(cè)各形成一圖案化導(dǎo)體部。
2.根據(jù)權(quán)利要求1所述的制造方法，其中在依據(jù)該多個(gè)間隙壁對(duì)該導(dǎo)體層進(jìn)行圖案化的步驟中，所形成的該多個(gè)圖案化導(dǎo)體部的一深寬比(Aspect ratio, = h/w)是在10或10以上。
3.根據(jù)權(quán)利要求1所述的制造方法，其中該導(dǎo)體層是一堆棧層，包括多個(gè)導(dǎo)電層和多個(gè)絕緣層交錯(cuò)堆棧形成于該襯底上。
4.根據(jù)權(quán)利要求1所 述的制造方法，是依據(jù)該多個(gè)間隙壁對(duì)該堆棧層進(jìn)行圖案化，以形成多個(gè)堆棧結(jié)構(gòu)垂直形成于該襯底上，并裸露出一底導(dǎo)電層的部份，其中該多個(gè)第一介電件的兩側(cè)各形成一圖案化頂導(dǎo)電部(patterned top conductive portion),其中各該堆棧結(jié)構(gòu)包括: 該底導(dǎo)電層作為一底部柵極(bottom gate),其中該多個(gè)堆棧結(jié)構(gòu)的該多個(gè)底部柵極是相互連接； 該多個(gè)導(dǎo)電層和該多個(gè)絕緣層分別作為多個(gè)柵極(gate)和多個(gè)柵極絕緣層(gateinsulator),是交錯(cuò)堆棧于該底部柵極上方；和 兩該圖案化頂導(dǎo)電部作為兩條選擇線(xiàn)(selection lines)分隔地位于該多個(gè)柵極上方且獨(dú)立控制。
5.一種半導(dǎo)體結(jié)構(gòu)，包括: 一襯底； 多個(gè)堆棧結(jié)構(gòu)，垂直形成于一襯底上，各該堆棧結(jié)構(gòu)包括: 多個(gè)導(dǎo)電層和多個(gè)絕緣層交錯(cuò)堆棧于該襯底上方；和 一頂導(dǎo)電層(top conducting layers)位于該多個(gè)導(dǎo)電層上方,且該頂導(dǎo)電層包括兩個(gè)圖案化頂導(dǎo)電部(patterned top conducting portions)且相隔一間距設(shè)置。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體結(jié)構(gòu)，其中各該堆棧結(jié)構(gòu)中該兩個(gè)圖案化頂導(dǎo)電部的該間距處更包括一介電材料。
7.根據(jù)權(quán)利要求5所述的半導(dǎo)體結(jié)構(gòu)，其中各該圖案化導(dǎo)體部的一深寬比(Aspectratio)是在10或10以上。
8.—種半導(dǎo)體結(jié)構(gòu),包括: 一襯底； 一導(dǎo)體層，形成于該襯底上，該導(dǎo)體層包括: 一上部(upper portion),具有多個(gè)上部圖案(upper patterns);和一下部(lower portion),位于該上部下方,具有多個(gè)下部圖案(lwerpatterns), 其中該多個(gè)上部圖案的密度是該多個(gè)下部圖案的密度的兩倍。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體結(jié)構(gòu)，其中該上部的厚度大于該下部的厚度。
10.根據(jù)權(quán)利要求8所述的半導(dǎo)體結(jié)構(gòu)，其中各該上部圖案的一深寬比(Aspectratio)是在10或10以上。
【文檔編號(hào)】H01L27/115GK103904031SQ201210575853
【公開(kāi)日】2014年7月2日 申請(qǐng)日期:2012年12月26日 優(yōu)先權(quán)日:2012年12月26日
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