混合互連設(shè)計及其形成方法
【專利摘要】本發(fā)明公開了混合互連設(shè)計及其形成方法，其中一種器件包括第一低k介電層以及位于第一低k介電層中的含銅通孔。該器件還包括位于第一低k介電層上方的第二低k介電層以及位于含銅通孔上方并與其電連接的含鋁金屬線。含鋁金屬線位于第二低k介電層中。
【專利說明】混合互連設(shè)計及其形成方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明總的來說涉及半導(dǎo)體領(lǐng)域，更具體地，涉及混合互連設(shè)計及其形成方法。
【背景技術(shù)】
[0002]現(xiàn)代集成電路由形成在半導(dǎo)體襯底上的晶體管、電容器以及其他器件組成。在襯底上，這些器件最初是彼此分離的，但稍后互接到一起來形成功能電路。典型的互連結(jié)構(gòu)包括諸如金屬線(配線)的橫向互連以及諸如通孔和接觸件的垂直互連?；ミB結(jié)構(gòu)的質(zhì)量影響所制造電路的性能和可靠性?；ミB件越來越多地決定現(xiàn)代集成電路的性能和密度的限制。
[0003]互連結(jié)構(gòu)可包括鎢插塞和鋁線。在新一代的集成電路中，包括使用雙鑲嵌工藝形成的銅線和通孔的雙鑲嵌結(jié)構(gòu)也被用于形成互連結(jié)構(gòu)。

【發(fā)明內(nèi)容】

[0004]根據(jù)本發(fā)明的第一方面，提供了一種器件，包括:第一低k介電層；位于第一低k介電層中的含銅通孔；位于第一低k介電層上方的第二低k介電層；以及所述含銅通孔上方并與含銅通孔電連接的含鋁金屬線，其中含鋁金屬線位于第二低k介電層中。
[0005]優(yōu)選地，該器件還包括導(dǎo)電勢壘層，其中導(dǎo)電勢壘層包括:位于含銅通孔下方的底部；以及位于含銅通孔的側(cè)壁上的側(cè)壁部分。
[0006]優(yōu)選地，導(dǎo)電勢壘層是非含銅層。
[0007]優(yōu)選地，該器件還包括位于含鋁金屬線和含銅通孔之間的非含鋁導(dǎo)電勢壘層，其中，非含鋁導(dǎo)電勢壘層和含鋁金屬線共界。
[0008]優(yōu)選地，該器件還包括介電勢壘層，介電勢壘層包括:位于含鋁金屬線的側(cè)壁上的第一部分；以及與含鋁金屬線重疊的第二部分。
[0009]優(yōu)選地，介電勢壘層的第二部分包括與含鋁金屬線的頂面接觸的底面。
[0010]優(yōu)選地，該器件還包括位于含鋁金屬線上方并與含鋁金屬線接觸的附加非含鋁導(dǎo)電勢壘層，其中，介電勢壘層的第二部分包括與附加非含鋁導(dǎo)電勢壘層的頂面接觸的底面。
[0011]優(yōu)選地，該器件還包括:位于第二低k介電層上方的第三低k介電層；以及位于第三低k介電層中的金屬線和通孔，其中，金屬線和通孔形成雙鑲嵌結(jié)構(gòu)。
[0012]根據(jù)本發(fā)明的第二方面，提供了一種器件，包括:第一低k介電層；位于第一低k介電層中的第一含銅通孔；位于第一低k介電層上方的第二低k介電層；以及位于第二低k介電層中并且電連接至第一含銅通孔的第一導(dǎo)線。第一導(dǎo)線包括:第一導(dǎo)電勢壘層；和位于第一導(dǎo)電勢壘層上方的第一含鋁金屬線；并且介電勢壘層包括:位于第一含鋁金屬線的側(cè)壁上的第一部分；與第一含鋁金屬線重疊的第二部分；以及位于第二低k介電層下方的第三部分。
[0013]優(yōu)選地，該器件還包括位于第二低k介電層上方的多個金屬層，其中位于第二低k介電層上方和低k介電層中的所有金屬層均與對應(yīng)下方的通孔形成雙鑲嵌結(jié)構(gòu)。[0014]優(yōu)選地，該器件還包括:位于第一低k介電層下方的第三低k介電層；位于第三低k介電層中的第二含銅通孔，其中，第二含銅通孔具有單鑲嵌結(jié)構(gòu)；位于第一低k介電層和下方的第三低k介電層下方的第四低k介電層；以及位于第四低k介電層中的第二導(dǎo)線，其中，第二導(dǎo)線包括第二導(dǎo)電勢壘層和位于第二導(dǎo)電勢壘層上方的第二含鋁金屬線。
[0015]優(yōu)選地，介電勢壘層包括與第一低k介電層的頂面接觸的底面。
[0016]優(yōu)選地，該器件還包括位于第一低k介電層和第二低k介電層之間的蝕刻終止層，其中，介電勢壘層包括:與蝕刻終止層的頂面接觸的底面；以及與第二低k介電層的底面接觸的頂面。
[0017]優(yōu)選地，第一導(dǎo)電勢壘層的邊緣與第一含鋁金屬線的對應(yīng)邊緣對齊。
[0018]根據(jù)本發(fā)明的又一方面，提供了一種方法，包括:利用單鑲嵌工藝在第一低k介電層中形成第一通孔；在第一通孔上方沉積含鋁層；圖案化含鋁層以形成含鋁線，其中含鋁線電連接至第一通孔；以及在第一低k介電層上方形成第二低k介電層，其中，含鋁線位于第二低k介電層中。
[0019]優(yōu)選地，該方法還包括:在沉積含鋁層之前，在第一低k介電層上方形成導(dǎo)電勢壘層，其中，導(dǎo)電勢壘層和含鋁層被圖案化為共界。
[0020]優(yōu)選地，該方法還包括:在沉積含鋁層之后，在含鋁層上方形成導(dǎo)電勢壘層，其中，導(dǎo)電勢壘層和含鋁層被圖案化為共界。
[0021]優(yōu)選地，該方法還包括:在圖案化含鋁層的步驟之后以及在形成第二低k介電層的步驟之前，形成介電勢壘層，其中介電勢壘層包括:位于含鋁層的側(cè)壁上的第一部分；以及與含鋁層重疊的第二部分。
[0022]優(yōu)選地，該方法還包括:在第二低k介電層上方形成第三低k介電層；以及執(zhí)行雙鑲嵌工藝，包括在第三低k介電層中形成通孔開口和溝槽開口、在通孔開口和溝槽開口中填充含金屬材料；和對含金屬材料執(zhí)行化學(xué)機械拋光(CMP),其中，含金屬材料的剩余部分在通孔開口中形成第二通孔以及在溝槽中形成金屬線。
[0023]優(yōu)選地，該方法還包括:在第一低k介電層和第二低k介電層之間形成蝕刻終止層；以及在沉積含鋁層的步驟之前，圖案化蝕刻終止層以去除蝕刻終止層與第一通孔重疊的部分。
【專利附圖】

【附圖說明】
[0024]為了更完整地理解本實施例及其優(yōu)點，現(xiàn)在結(jié)合附圖作為參考進行下面的描述，其中:
[0025]圖1至11是根據(jù)一些示例性實施例的制造互連結(jié)構(gòu)的中間階段的截面圖?！揪唧w實施方式】
[0026]下面詳細討論本發(fā)明實施例的制造和使用。然而，應(yīng)該理解，實施例提供了許多可以在各種具體環(huán)境中具體化的可應(yīng)用發(fā)明概念。所討論的具體實施例是說明性的但不限制本發(fā)明的范圍。
[0027]根據(jù)各種示例性實施例提供了互連結(jié)構(gòu)及其形成方法。示出了形成互連結(jié)構(gòu)的中間階段。討論了實施例的變化。在各個視圖和說明性實施例中，類似的參考標號用于表示類似的元件。
[0028]圖1示出了晶圓100，其包括半導(dǎo)體襯底10。半導(dǎo)體襯底10可由硅、鍺、鍺硅、II1-V化合物半導(dǎo)體等形成。諸如晶體管、電容器、電阻器等的有源和無源器件12可形成為與半導(dǎo)體襯底10的頂面相鄰。
[0029]圖1還示出了層間介電層(ILD) 14和接觸插塞16的形成?？衫昧坠杷猁}玻璃(PSG)、硼硅酸鹽玻璃(BSG)、硼磷硅酸鹽玻璃(BPSG)、正硅酸乙酯(TEOS)氧化物等形成ILD
14?？砂ㄦu的接觸插塞16可形成在ILD 14中并連接至器件12。介電層20形成在ILD14上方。介電層20可選地被稱為金屬間介電(MD)層。在一些實施例中，MD層20包括低k介電材料，其具有低于3.9的介電常數(shù)(k值)。MD層20的k值可還低于約3.0，或低于約2.5。
[0030]金屬線22形成在MD層20中。在說明書中，頂D層中的金屬線被統(tǒng)稱為金屬層。因此，金屬線22位于底部金屬層Ml中。可利用單鑲嵌工藝形成金屬線22，其與圖1和圖2所示的工藝類似。在一些實施例中，通過沉積和蝕刻含鋁層(例如AlCu)并圖案化含鋁層來形成金屬線22。在可選實施例中，利用單鑲嵌工藝形成金屬線22，因此其可包括勢壘層22A以及位于勢壘層22A上方的含銅層22B。勢壘層22A可包括鈦、氮化鈦、鉭、氮化鉭或其他可選物質(zhì)。例如，金屬線22可具有約IOnm和約50nm之間的厚度Tl以及約8nm和約30nm之間的寬度W1。
[0031 ] 再次參照圖1，MD層24形成在MD 20上方。在一些實施例中，頂D層24具有低于約3.5的介電常數(shù)(k值)，因此其在說明中被稱為低k MD層24。低k MD層24的k值還可低于約2.8。在一些實施例中，低k IMD層24包括氧、硅、氮等。示例性材料包括含碳材料、有機硅酸鹽玻璃、含致孔劑材料等?？稍诘蚹 MD層24中形成孔隙以降低其k值。可利用諸如等離子體增強CVD (PECVD)的CVD方法來沉積低k MD層24，盡管也可以使用諸如低壓CVD(LPCVD)、原子層CVD(ALCVD)以及旋涂的其他沉積方法。
[0032]圖1和圖2示出了單鑲嵌工藝。在圖1中，通過蝕刻MD層24來在低k IMD層24中形成通孔開口 26。在一些實施例中，在MD層24下方和MD層20上方形成蝕刻終止層(未示出)，其中，蝕刻終止層可包括氮、基于硅和碳的電介質(zhì)、摻雜碳的氧化物等。
[0033]圖2示出了填充通孔開口 26以形成通孔32。在一些實施例中，首先形成擴散勢壘層28，其是部分位于通孔開口 26中以及部分位于MD層24上方的覆蓋層。然后，在擴散勢壘層28上方形成種子層(未示出，與含銅材料30結(jié)合)，之后通過電鍍步驟來形成含銅材料30，直到含銅材料的頂面高于低k MD層24的頂面。擴散勢壘層28可包括鈦、氮化鈦、鉭、氮化鉭，或其他可選物質(zhì)。在一些示例性實施例中，含銅材料30可包括超過90原子百分比、超過95原子百分比、或超過99原子百分比的銅。接下來，執(zhí)行化學(xué)機械拋光(CMP)以去除位于低k IMD層24上方的含銅材料30和擴散勢壘層28的過量部分，留下MD層24中的通孔32。
[0034]接下來，如圖3所示，可由氮化硅、碳化硅等形成的ESL 34形成在MD層24和通孔32上方。在可選實施例中，不形成ESL 34。例如，ESL 34可具有約2nm和約20nm之間的厚度T8。接下來，參照圖4，在沉積和圖案化工藝中形成導(dǎo)電層疊層，其包括導(dǎo)電勢壘36和含鋁層38。在一些實施例中，導(dǎo)電勢壘層40還形成在含鋁層38上。在可選實施例中，不形成導(dǎo)電勢壘層40。導(dǎo)電勢壘層36和40 (如果有的話)可包括鈦、氮化鈦、鉭、氮化鉭，或其他可選物質(zhì)。在一些示例性實施例中，含鋁層38可包括超過90原子百分比、超過95原子百分比、或超過99原子百分比的銅。然后，圖案化疊層以形成金屬線42，其電連接至對應(yīng)下方的通孔32(并且可以與其接觸)。由于使用相同的光刻掩模圖案化層36、38和40，所以層36、38和40是共界的，層36、38和40的相應(yīng)邊緣彼此對準。在說明書中，金屬線42被統(tǒng)稱為金屬層M2。在圖案化步驟中，ESL 34和/或?qū)щ妱輭?6可用作蝕刻終止層。在說明書中，由包括單鑲嵌工藝以及沉積和圖案化工藝的混合工藝形成的通孔32和上覆金屬線42的組合被稱為復(fù)合結(jié)構(gòu)。導(dǎo)電勢壘36可具有約Inm和約20nm之間的厚度T2。含鋁層38可具有約IOnm和50nm之間的厚度T3。導(dǎo)電勢壘層40可具有約Inm和約20nm之間的厚度T4。例如，金屬線42可具有約8nm和約30nm之間的寬度W2。
[0035]圖5示出了介電勢壘44的形成，其包括位于金屬線42側(cè)壁上的側(cè)壁部分、與金屬線42重疊的頂部以及位于ESL 34上的下部。介電勢壘44可具有約Inm和約20nm之間的厚度T5。在沒有形成導(dǎo)電勢壘層40的實施例中，介電勢壘44的頂部接觸金屬線42中的含鋁層38的頂面。另外，如果形成導(dǎo)電勢壘層40，則導(dǎo)電勢壘44的頂部接觸金屬線42中的導(dǎo)電勢壘層40的頂面。介電勢壘44可由A10x、AlNx、SiCN、SiN等形成，其中x的值在O和I之間。例如，利用原子層沉積(ALD)形成介電勢壘44。
[0036]圖6示出了 MD層46的形成。MD層46的材料可從形成MD層24和/或MD層20的可用材料的相同組中選擇。在一些實施例中，利用具有低k值的旋涂介電層(SOD)形成MD層46。在可選實施例中，可利用化學(xué)氣相沉積(CVD)方法形成MD層46，諸如PECVD、LPCVD,ALCVD等。作為CVD方法的結(jié)果，可在MD層46中形成孔隙48，而且鄰近的孔隙48之間可以減小MD層46的有效k值，并且減小金屬線42之間的寄生電容。在利用CVD方法形成MD層46的實施例中，可執(zhí)行CMP或研磨以使MD層46的頂面變平。在利用SOD形成MD層46的實施例中。可以執(zhí)行或者可以省略CMP或研磨步驟。MD層46的頂面高于金屬線42的頂面和介電勢壘層44的頂部。
[0037]在圖7中，利用單鑲嵌工藝形成通孔50，其形成基本上可與圖1和圖5所示相同。通孔50形成在MD層46中，并且電連接至下面的金屬線42。通孔50穿透介電層44以電連接至金屬線42。在隨后的步驟中，如圖8所示，形成金屬線52，其中形成工藝可與金屬線42的形成基本相同。然后可以形成介電勢壘層47，例如利用與介電勢壘層44類似的材料和類似的厚度。金屬線52統(tǒng)稱為金屬層M3。每條金屬線52都包括導(dǎo)電勢壘層54和位于導(dǎo)電勢壘層54上方的含鋁層56。例如，含鋁層56可具有約IOnm和約50nm之間的厚度T6以及約8nm和約30nm之間的寬度W3。利用與導(dǎo)電勢壘層36和含鋁層38基本相同的方法和相同的材料可分別形成導(dǎo)電勢魚層54和含招層56。在所不實施例中，在IMD層46上方和介電層47下方不形成ESL，盡管可形成ESL (未示出)，其中可利用與ESL 34類似的材料和類似的厚度形成ESL。此外，在所示實施例中不形成導(dǎo)電勢壘層，盡管類似于導(dǎo)電勢壘層40的導(dǎo)電勢壘層還可形成在含鋁層56上方并與其鄰接。
[0038]圖9和圖10示出了直到頂部金屬層Mtop (請參照圖10)(其是形成在低k介電層中的最頂部的金屬層)的剩余低k介電層的形成。例如，術(shù)語“Mtop”中的符號“top”代表整數(shù)，其可以是約3和約10之間的任意整數(shù)。因此，金屬層Mtop下方的金屬層稱為金屬層Mtop-10在一些實施例中，金屬層M2至Mtop的每一層和對應(yīng)下方的通孔都具有混合結(jié)構(gòu)?；旌辖Y(jié)構(gòu)包括利用單鑲嵌工藝形成的通孔和位于通孔上方并與其接觸的含鋁金屬線，其中利用沉積和圖案化而不是單鑲嵌或雙鑲嵌工藝形成含鋁金屬線。在可選實施例中，下部的金屬層M2至Mn (未示出)的每一層和對應(yīng)下方的通孔形成混合結(jié)構(gòu)，而利用雙鑲嵌工藝形成上部金屬層M(n+1)(未示出)至Mtop的每一層,其中整數(shù)η可以是2和(top-1)之間并包括2和(top-Ι)的任意整數(shù)。例如，圖9和圖10示意性示出了用于形成上部金屬層的雙鑲嵌工藝。
[0039]參照圖9，形成作為低k介電層的MD層58。接下來，利用蝕刻工藝在MD層58中形成通孔開口 60和溝槽62。接下來，如圖10所示，填充通孔開口 60和溝槽62，然后為CMP工藝。填充材料可包括導(dǎo)電勢魚層64和位于導(dǎo)電勢魚層64上方的導(dǎo)電材料66。導(dǎo)電材料64可由鈦、氮化鈦、鉭、氮化鉭等形成。例如，導(dǎo)電勢壘層64的厚度T7可在約5nm和約50nm之間。導(dǎo)電材料66可包括銅或銅合金。作為填充步驟和CMP步驟的結(jié)果，通孔68和金屬線70分別形成在通孔開口 60和溝槽62中。例如，金屬線70可具有約IOOnm和約5000nm之間的厚度T9以及約50nm和約5000nm之間的寬度W4。
[0040]圖11示出了非低k介電層72的形成，其可以由氧化硅、氮化硅、未摻雜的硅酸鹽玻璃等形成。金屬布線(未示出)可在非低k介電層72中形成，并通過Mtop電連接至下面的金屬層Ml。
[0041]在實施例中，互連結(jié)構(gòu)中的金屬線可包括含鋁金屬線。主要由鋁形成的含鋁線(當其具有約40nm和50nm之間或更小的線寬時)可具有比具有相同寬度的銅線更小的線阻。此外，通過進一步減小鋁線的線寬，鋁線的線阻和銅線的線阻(具有相同的寬度)之間的差異隨著線寬的逐漸減小而變大。因此，當線寬較小時，采用鋁線可減小線阻并減小RC延遲。另一方面，當通過沉積和圖案化形成鋁線時，利用單鑲嵌工藝而不是雙鑲嵌工藝形成下面的通孔。因此，空隙填充到通孔開口中比雙鑲嵌工藝中的空隙填充到溝槽和通孔開口更加容易。
[0042]此外，諸如金屬層Mtop的上部金屬層可具有比下面的金屬層更寬的線寬。因此，上部金屬層可采用雙鑲嵌工藝，上部金屬層中的金屬線包括銅線，而下部金屬線可采用混合結(jié)構(gòu)。因此，優(yōu)化了上部金屬層和下部金屬層的線阻值。
[0043]根據(jù)實施例，一種器件包括第一低k介電層以及位于第一低k介電層中的含銅通孔。該器件還包括位于第一低k介電層上方的第二低k介電層以及位于含銅通孔上方并與其電連接的含鋁金屬線。含鋁金屬線位于第二低k介電層中。
[0044]根據(jù)其他實施例，一種器件包括第一低k介電層、位于第一低k介電層中的第一含銅通孔、位于第一低k介電層上方的第二低k介電層以及位于第二低k介電層中并電連接至第一含銅通孔的導(dǎo)線。導(dǎo)線包括導(dǎo)電勢壘層以及位于導(dǎo)電勢壘層上方的含鋁金屬線。介電勢壘層包括位于含鋁金屬線側(cè)壁上的第一部分、與含鋁金屬線重疊的第二部分以及位于第二低k介電層下方的第三部分。
[0045]根據(jù)其他實施例，一種方法包括:利用單鑲嵌工藝在第一低k介電層中形成第一通孔；在第一通孔上方沉積含鋁層；以及圖案化含鋁層以形成含鋁線。含鋁線電連接至第一通孔。在第一低k介電層上方形成第二低k介電層,其中含招線在第二低k介電層中。
[0046]盡管已經(jīng)詳細描述了實施例及其優(yōu)點，但應(yīng)該理解，可以進行各種改變、替換和更改而不背離所附權(quán)利要求限定的實施例的精神和范圍。此外，本申請的范圍不旨在限于說明中描述的工藝、機械裝置、制造、以及物質(zhì)組成、工具、方法和步驟的特定實施例。本領(lǐng)域技術(shù)人員容易理解，根據(jù)本公開可以利用與本文描述的對應(yīng)的實施例執(zhí)行基本相同的功能或?qū)崿F(xiàn)基本相同的結(jié)果的目前現(xiàn)有或即將開發(fā)的工藝、機械裝置、制造、以及物質(zhì)組成、工具、方法或步驟。因此，所附權(quán)利要求旨在包括在這種工藝、機械裝置、制造、以及物質(zhì)組成、工具、方法或步驟的范圍。此外，每個權(quán)利要求構(gòu)成獨立的實施例，并且各種權(quán)利要求和實施例的組合均在本公開的范圍內(nèi)。
【權(quán)利要求】
1.一種器件，包括: 第一低k介電層； 位于所述第一低k介電層中的含銅通孔； 位于所述第一低k介電層上方的第二低k介電層；以及 位于所述含銅通孔上方并與所述含銅通孔電連接的含鋁金屬線，其中所述含鋁金屬線位于所述第二低k介電層中。
2.根據(jù)權(quán)利要求1所述的器件，還包括導(dǎo)電勢壘層，其中，所述導(dǎo)電勢壘層包括: 位于所述含銅通孔下方的底部；以及 位于所述含銅通孔的側(cè)壁上的側(cè)壁部分。
3.根據(jù)權(quán)利要求2所述的器件，其中，所述導(dǎo)電勢壘層是非含銅層。
4.根據(jù)權(quán)利要求1所述的器件，還包括位于所述含鋁金屬線和所述含銅通孔之間的非含鋁導(dǎo)電勢壘層，其中，所述非含鋁導(dǎo)電勢壘層和所述含鋁金屬線共界。
5.根據(jù)權(quán)利要求1 所述的器件，還包括介電勢壘層，所述介電勢壘層包括: 位于所述含鋁金屬線的側(cè)壁上的第一部分；以及 與所述含鋁金屬線重疊的第二部分。
6.根據(jù)權(quán)利要求5所述的器件，其中，所述介電勢壘層的第二部分包括與所述含鋁金屬線的頂面接觸的底面。
7.根據(jù)權(quán)利要求5所述的器件，還包括位于所述含鋁金屬線上方并與所述含鋁金屬線接觸的附加非含鋁導(dǎo)電勢壘層，其中，所述介電勢壘層的第二部分包括與所述附加非含鋁導(dǎo)電勢壘層的頂面接觸的底面。
8.根據(jù)權(quán)利要求1所述的器件，還包括: 位于所述第二低k介電層上方的第三低k介電層；以及 位于所述第三低k介電層中的金屬線和通孔，其中，所述金屬線和所述通孔形成雙鑲嵌結(jié)構(gòu)。
9.一種器件，包括: 第一低k介電層； 位于所述第一低k介電層中的第一含銅通孔； 位于所述第一低k介電層上方的第二低k介電層；以及 位于所述第二低k介電層中并且電連接至所述第一含銅通孔的第一導(dǎo)線，所述第一導(dǎo)線包括: 第一導(dǎo)電勢壘層；和 位于所述第一導(dǎo)電勢壘層上方的第一含鋁金屬線；并且 介電勢魚層包括: 位于所述第一含鋁金屬線的側(cè)壁上的第一部分； 與所述第一含鋁金屬線重疊的第二部分；以及 位于所述第二低k介電層下方的第三部分。
10.一種方法，包括: 利用單鑲嵌工藝在第一低k介電層中形成第一通孔； 在所述第一通孔上方沉積含鋁層；圖案化所述含鋁層以形成含鋁線，其中所述含鋁線電連接至所述第一通孔；以及在所述第一低k介電層上方形成第二低k介電層，其中，所述含鋁線位于所述第二低k介電層中。
【文檔編號】H01L23/528GK103579181SQ201210575923
【公開日】2014年2月12日 申請日期:2012年12月26日 優(yōu)先權(quán)日:2012年7月20日
【發(fā)明者】余振華, 包天一 申請人:臺灣積體電路制造股份有限公司