專利名稱：一種可控硅靜電放電保護(hù)結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種半導(dǎo)體器件結(jié)構(gòu)，尤其涉及一種可控硅(SCR)靜電放電保護(hù)結(jié)構(gòu)。
背景技術(shù)：
靜電放電(ESD)對(duì)CM0S(Complementary Metal Oxide Semiconductor,互補(bǔ)金屬氧化物半導(dǎo)體)集成電路的可靠性構(gòu)成了很大威脅。在目前廣泛使用的ESD保護(hù)電路中，可控硅(SCR)結(jié)構(gòu)具有很好的大電流特性。如圖I所示，是常用的SCR結(jié)構(gòu)示意圖，在P型襯底上有相鄰的N阱及P阱，P阱中的P型注入?yún)^(qū)、P阱中的N型注入?yún)^(qū)、N阱中的P型注入?yún)^(qū)和N阱中的N型注入?yún)^(qū)組成了 PNPN半導(dǎo)體結(jié)構(gòu)，I/O PAD為器件的第一輸入端，GND為器件 的第二輸入端。如圖2所示，為圖I所示SCR保護(hù)結(jié)構(gòu)的等效電路圖，其結(jié)構(gòu)包含一個(gè)寄生PNP三極管Q1，一個(gè)寄生NPN三極管Q2，以及寄生電阻R1、R2。圖I所示的SCR保護(hù)結(jié)構(gòu)的觸發(fā)電壓為P阱和N阱所形成PN結(jié)的雪崩擊穿電壓。一般情況下P阱和N阱的摻雜濃度較低，觸發(fā)電壓通常大于幾十伏。在這種情況下，有可能SCR保護(hù)結(jié)構(gòu)還未開啟，CMOS集成電路的內(nèi)部電路就被ESD放電損壞。為了降低SCR保護(hù)結(jié)構(gòu)的觸發(fā)電壓，圖3所示的是一種改進(jìn)的SCR保護(hù)結(jié)構(gòu)一低壓觸發(fā)的 SCR(Low-Voltage Triggered SCR，簡(jiǎn)稱 LVTSCR).在正向的 ESD 脈沖下(即 1/0PAD為正電位，GND為零電位)，P阱中由兩個(gè)N型注入?yún)^(qū)、柵氧化層、和多晶硅柵極組成的NMOS (N型金屬氧化物半導(dǎo)體)管會(huì)首先發(fā)生雪崩擊穿，并導(dǎo)致寄生的PNP三極管和寄生的NPN三極管開啟和泄放ESD電流.而在反向的ESD脈沖下卿1/0 PAD為負(fù)電位，GND為零電位)，整個(gè)LVTSCR器件表現(xiàn)為一個(gè)正偏的二極管特性。由于LVTSCR的觸發(fā)電壓為器件內(nèi)的NMOS管的雪崩擊穿電壓，LVTSCR保護(hù)結(jié)構(gòu)的觸發(fā)電壓遠(yuǎn)遠(yuǎn)小于圖I中所示的SCR保護(hù)結(jié)構(gòu).但是，實(shí)際應(yīng)用表明，LVTSCR器件的失效部位絕大多數(shù)是在發(fā)生雪崩擊穿的NMOS管上。NMOS管雖然降低了整個(gè)LVTSCR保護(hù)結(jié)構(gòu)的觸發(fā)電壓，但是它的ESD水平限制了LVTSCR保護(hù)結(jié)構(gòu)的ESD防護(hù)水平。圖3中NMOS管的漏極通過N阱與第一輸入端1/0 PAD相連，由于在正向的ESD放電時(shí)(SP 1/0 PAD為正電位，GND為零電位)，除了前述的PNPN電流泄放通路外，NMOS管下方的N型注入?yún)^(qū)、P阱和N型注入?yún)^(qū)所形成的寄生NPN三極管也是ESD電流的泄放通路，由于通常整個(gè)器件的寬度較大(約100微米)，N阱的電阻的阻值不足以限制流過NMOS管下方的寄生NPN三極管的電流，即NPN管的電流泄放能力不如PNPN結(jié)構(gòu)，因此最先損壞的是上述的NMOS管。
發(fā)明內(nèi)容本實(shí)用新型的目的在于克服現(xiàn)有技術(shù)的缺陷而提供一種低觸發(fā)電壓的可控硅靜電放電保護(hù)結(jié)構(gòu)，能充分發(fā)揮SCR結(jié)構(gòu)具有的大電流特性和保護(hù)能力，提供一個(gè)較高的ESD防護(hù)水平。[0006]實(shí)現(xiàn)上述目的的技術(shù)方案是一種可控硅靜電放電保護(hù)結(jié)構(gòu)，包括P型襯底，在該P(yáng)型襯底上包括有相鄰的N阱和P阱，在所述的N阱內(nèi)包括有第一 N型注入?yún)^(qū)和第一 P型注入?yún)^(qū)，在所述的P阱內(nèi)包括有第二 N型注入?yún)^(qū)、第三N型注入?yún)^(qū)和第二 P型注入?yún)^(qū)，在所述第二 N型注入?yún)^(qū)和第三N型注入?yún)^(qū)之間的表面包括有柵氧化層，在該柵氧化層的表面包括有多晶硅柵極，其中，所述第一N型注入?yún)^(qū)和第一 P型注入?yún)^(qū)均與第一輸入端相連；所述第三N型注入?yún)^(qū)、第二 P型注入?yún)^(qū)和多晶硅柵極均與第二輸入端相連；所述可控硅靜電放電保護(hù)結(jié)構(gòu)還包括一電阻，所述第二 N型注入?yún)^(qū)通過該電阻與第一輸入端相連。本實(shí)用新型的有益效果是本實(shí)用新型提出的靜電放電保護(hù)結(jié)構(gòu)與現(xiàn)有的LVTSCR不同之處在于其中的NMOS管的漏極(P阱中的第二 N型注入?yún)^(qū))與第一輸入端是通過一個(gè)電阻相連，通過適當(dāng)選擇此電阻的阻值，可以限制流過NMOS管下方的寄生NPN三極管的電流，以防止此三極管在ESD放電時(shí)的損壞。在此條件下，本實(shí)用新型提出的SCR靜電·放電保護(hù)結(jié)構(gòu)的電流泄放能力完全由PNPN結(jié)構(gòu)決定，因此能充分發(fā)揮SCR結(jié)構(gòu)具有的大電流特性和保護(hù)能力，提供一個(gè)較高的ESD防護(hù)水平。

圖I是現(xiàn)有的SCR靜電放電保護(hù)結(jié)構(gòu)的結(jié)構(gòu)示意圖；圖2為圖I的SCR靜電放電保護(hù)結(jié)構(gòu)的等效電路圖；圖3為現(xiàn)有的LVTSCR靜電放電保護(hù)結(jié)構(gòu)的結(jié)構(gòu)示意圖；圖4為本實(shí)用新型的可控硅靜電放電保護(hù)結(jié)構(gòu)的結(jié)構(gòu)示意圖。
具體實(shí)施方式
下面將結(jié)合附圖對(duì)本實(shí)用新型作進(jìn)一步說明。請(qǐng)參閱圖4，本實(shí)用新型的可控硅靜電放電保護(hù)結(jié)構(gòu)，包括P型襯底I，在該P(yáng)型襯底I上包括有相鄰的N阱2和P阱3，在N阱2內(nèi)包括有第一 N型注入?yún)^(qū)4和第一 P型注入?yún)^(qū)5，在P阱3內(nèi)包括有第二 N型注入?yún)^(qū)6、第三N型注入?yún)^(qū)7和第二 P型注入?yún)^(qū)8，在第二N型注入?yún)^(qū)6和第三N型注入?yún)^(qū)7之間的表面包括有柵氧化層9，在該柵氧化層9的表面包括有多晶娃柵極10,其中,第一 N型注入?yún)^(qū)4和第一 P型注入?yún)^(qū)5均與第一輸入端I/O PAD相連；第三N型注入?yún)^(qū)7、第二 P型注入?yún)^(qū)8和多晶硅柵極10均與第二輸入端GND相連；所述可控硅靜電放電保護(hù)結(jié)構(gòu)還包括一電阻11，第二 N型注入?yún)^(qū)6通過該電阻11與第一輸入端I/O PAD相連。第二 N型注入?yún)^(qū)6、P阱3、第三N型注入?yún)^(qū)7、柵氧化層9和多晶硅柵極10組成NMOS管；與圖3中現(xiàn)有的LVTSCR結(jié)構(gòu)比較，本實(shí)用新型提出的靜電放電保護(hù)結(jié)構(gòu)與現(xiàn)有的LVTSCR不同之處在于NMOS管的漏極與第一輸入端I/O PAD是通過電阻11相連，通過適當(dāng)選擇電阻11的阻值，可以限制流過NMOS管下方寄生NPN三極管的電流，以防止此三極管在ESD放電時(shí)的損壞。電阻11的阻值也不能選擇得過大，否則PNPN結(jié)構(gòu)不足以被觸發(fā)導(dǎo)通。在此條件下，本實(shí)用新型提出的靜電放電保護(hù)結(jié)構(gòu)的電流泄放能力完全由PNPN結(jié)構(gòu)決定，因此能充分發(fā)揮SCR結(jié)構(gòu)具有的大電流特性和保護(hù)能力，提供一個(gè)較高的ESD防護(hù)水平。[0017]以上實(shí)施例僅供說明本實(shí)用新型之用，而非對(duì)本實(shí)用新型的限制，有關(guān)技術(shù)領(lǐng)域的技術(shù)人員，在不脫離本實(shí)用新型的范圍的情況下，還可以作出各種變換 或變型，因此所有等同的技術(shù)方案也應(yīng)該屬于本實(shí)用新型的范疇，應(yīng)由各權(quán)利要求所限定。
權(quán)利要求1.一種可控娃靜電放電保護(hù)結(jié)構(gòu)，包括P型襯底，在該P(yáng)型襯底上包括有相鄰的N講和P阱，在所述的N阱內(nèi)包括有第一 N型注入?yún)^(qū)和第一 P型注入?yún)^(qū)，在所述的P阱內(nèi)包括有第二 N型注入?yún)^(qū)、第三N型注入?yún)^(qū)和第二 P型注入?yún)^(qū)，在所述第二 N型注入?yún)^(qū)和第三N型注入?yún)^(qū)之間的表面包括有柵氧化層，在該柵氧化層的表面包括有多晶硅柵極，其中，所述第一N型注入?yún)^(qū)和第一 P型注入?yún)^(qū)均與第一輸入端相連；所述第三N型注入?yún)^(qū)、第二 P型注入?yún)^(qū)和多晶硅柵極均與第二輸入端相連； 其特征在于，所述可控硅靜電放電保護(hù)結(jié)構(gòu)還包括一電阻，所述第二 N型注入?yún)^(qū)通過該電阻與第一輸入端相連。
專利摘要本實(shí)用新型公開了一種低觸發(fā)電壓的可控硅(SCR)靜電放電保護(hù)結(jié)構(gòu)，包括P型襯底，在該P(yáng)型襯底上包括有相鄰的N阱和P阱，在所述的N阱內(nèi)包括有第一N型注入?yún)^(qū)和第一P型注入?yún)^(qū)，在所述的P阱內(nèi)包括有第二N型注入?yún)^(qū)、第三N型注入?yún)^(qū)和第二P型注入?yún)^(qū)，在所述第二N型注入?yún)^(qū)和第三N型注入?yún)^(qū)之間的表面包括有柵氧化層，在該柵氧化層的表面包括有多晶硅柵極，其中，所述第一N型注入?yún)^(qū)和第一P型注入?yún)^(qū)均與第一輸入端相連；所述第三N型注入?yún)^(qū)、第二P型注入?yún)^(qū)和多晶硅柵極均與第二輸入端相連；所述第二N型注入?yún)^(qū)通過一電阻與第一輸入端相連。本實(shí)用新型能充分發(fā)揮SCR結(jié)構(gòu)具有的大電流特性和保護(hù)能力，提供一個(gè)較高的ESD防護(hù)水平。
文檔編號(hào)H01L27/02GK202695443SQ201220281460
公開日2013年1月23日 申請(qǐng)日期2012年6月14日 優(yōu)先權(quán)日2012年6月14日
發(fā)明者李飛鳴 申請(qǐng)人:上海貝嶺股份有限公司