專利名稱：一種具有p+浮柵電極的非揮發(fā)性記憶體的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及一種非揮發(fā)性記憶體，尤其是一種具有P+浮柵電極的非揮發(fā)性記憶體，具體地說是一種能提高數(shù)據(jù)保留時間的非揮發(fā)性記憶體，屬于集成電路的技術(shù)領(lǐng)域。
背景技術(shù)：
對于片上系統(tǒng)(SoC)應用，它是把許多功能塊集成到一個集成電路中。最常用的片上系統(tǒng)包括一個微處理器或微控制器、靜態(tài)隨機存取存儲器(SRAM)模塊、非揮發(fā)性記憶體以及各種特殊功能的邏輯塊。然而，傳統(tǒng)的非揮發(fā)性記憶體中的進程，這通常使用疊柵或分裂柵存儲單元，與傳統(tǒng)的邏輯工藝不兼容。非揮發(fā)性記憶體(NVM)工藝和傳統(tǒng)的邏輯工藝是不一樣的。非揮發(fā)性記憶體(NVM)工藝和傳統(tǒng)的邏輯工藝合在一起的話，將使工藝變成一個更為復雜和昂貴的組合；由于SoC應用的非揮發(fā)記憶體典型的用法是在關(guān)系到整體的芯片尺寸小，因此這種做法是不可取的。同時，由于現(xiàn)有非揮發(fā)性記憶體的工作原理使得寫入數(shù)據(jù)容易丟失，影響使用的可靠性。
發(fā)明內(nèi)容本實用新型的目的是克服現(xiàn)有技術(shù)中存在的不足，提供一種具有P+浮柵電極的非揮發(fā)性記憶體，其結(jié)構(gòu)緊湊，能與CMOS邏輯工藝兼容，提高數(shù)據(jù)保留時間，降低使用成本，提高非揮發(fā)性記憶體的使用可靠性。按照本實用新型提供的技術(shù)方案，所述具有P+浮柵電極的非揮發(fā)性記憶體，包括半導體基板，所述半導體基板內(nèi)的上部設有若干用于存儲的記憶體細胞；所述記憶體細胞包括PMOS訪問晶體管、控制電容及編程電容；所述半導體基板內(nèi)的上部設有若干隔離溝槽，所述隔離溝槽內(nèi)設置有隔離介質(zhì)以形成領(lǐng)域介質(zhì)區(qū)域；記憶體細胞內(nèi)的PMOS訪問晶體管、控制電容及編程電容通過領(lǐng)域介質(zhì)區(qū)域相互隔離；半導體基板的第一主面上淀積有柵介質(zhì)層，所述柵介質(zhì)層覆蓋隔離溝槽的槽口并覆蓋半導體基板的第一主面；PM0S訪問晶體管、控制電容兩側(cè)隔離溝槽的頂角正上方均設置P+浮柵電極，所述P+浮柵電極位于柵介質(zhì)層上，并與相應隔離溝槽的頂角相對應。所述P+浮柵電極為P導電類型的導電多晶硅。所述編程電容兩側(cè)隔離溝槽的頂角正上方設置P+浮柵電極，所述P+浮柵電極與編程電容兩側(cè)隔離溝槽的頂角相對應。所述半導體基板的材料包括硅，半導體基板為P導電類型基板或N導電類型基板；所述半導體基板為P導電類型基板時，所述PMOS訪問晶體管、控制電容及編程電容通過P型導電類型基板內(nèi)的第二 N型區(qū)域及第二 N型區(qū)域上方的第三N型區(qū)域與P型導電類型基板相隔尚。所述柵介質(zhì)層上設有浮柵電極，所述浮柵電極覆蓋并貫穿PMOS訪問晶體管、控制電容及編程電容上方對應的柵介質(zhì)層，浮柵電極的兩側(cè)淀積有側(cè)面保護層，側(cè)面保護層覆蓋浮柵電極的側(cè)壁；PMOS訪問晶體管包括第一 N型區(qū)域及位于所述第一 N型區(qū)域內(nèi)上部的P型源極區(qū)與P型漏極區(qū)，控制電容包括第二 P型區(qū)域及位于所述第二 P型區(qū)域內(nèi)上部的第一 P型摻雜區(qū)域與第二 P型摻雜區(qū)域；編程電容包括第三P型區(qū)域及位于所述第三P型區(qū)域內(nèi)上部的第五P型摻雜區(qū)域與第六P型摻雜區(qū)域；第一 P型摻雜區(qū)域、第二 P型摻雜區(qū)域、第五P型摻雜區(qū)域、第六P型摻雜區(qū)域、P型源極區(qū)及P型漏極區(qū)與上方的浮柵電極相對應，并分別與相應的柵介質(zhì)層及領(lǐng)域介質(zhì)區(qū)域相接觸。所述柵介質(zhì)層的材料包括二氧化硅；所述側(cè)面保護層為氮化硅或二氧化硅。 所述浮柵電極的材料包括N導電類型的導電多晶硅。本實用新型的優(yōu)點半導體基板內(nèi)的上部設有若干隔離溝槽，所述隔離溝槽內(nèi)設置有隔離介質(zhì)以形成領(lǐng)域介質(zhì)區(qū)域，記憶體細胞內(nèi)的PMOS訪問晶體管、控制電容及編程電容通過領(lǐng)域介質(zhì)區(qū)域相互隔離；隔離溝槽的頂角正上方設有P+浮柵電極，所述P+浮柵電極 位于柵介質(zhì)層上，并與隔離溝槽的頂角相對應分布，P+浮柵電極的寬度能完全遮擋頂角處較薄的氧化層，P+浮柵電極為P導電類型的導電多晶娃，P+浮柵電極上的電子為少子，這樣當非揮發(fā)性記憶體存儲電子時，由于P+浮柵電極的存在，電子很難再通過頂角處的氧化層漏電，從而提高了非揮發(fā)性記憶體的數(shù)據(jù)存儲時間，結(jié)構(gòu)緊湊，能與CMOS邏輯工藝兼容，降低使用成本，提高非揮發(fā)性記憶體的使用可靠性。

圖I為本實用新型實施例I的結(jié)構(gòu)示意圖。圖2為本實用新型實施例2的結(jié)構(gòu)示意圖。圖:T圖14為本實用新型實施例I的具體實施工藝剖視圖，其中圖3為本實用新型采用P導電類型基板的剖視圖。圖4為本實用新型得到第二 N型區(qū)域后的剖視圖。圖5為本實用新型得到第一 N型區(qū)域及第三N型區(qū)域后的剖視圖。圖6為本實用新型得到第二 P型區(qū)域與第三P型區(qū)域后的剖視圖。圖7為本實用新型得到領(lǐng)域介質(zhì)區(qū)域后的剖視圖。圖8為本實用新型得到柵介質(zhì)層后的剖視圖。圖9為本實用新型得到浮柵電極后的剖視圖。圖10為本實用新型自對準注入P雜質(zhì)離子得到輕摻雜區(qū)域后的剖視圖。圖11為本實用新型得到側(cè)面保護層后的剖視圖。圖12為本實用新型自對準注入P雜質(zhì)離子得到重摻雜區(qū)域后的剖視圖。圖13為本實用新型去除第五阻擋層后的剖視圖。圖14為本實用新型得到P+浮柵電極后的剖視圖。圖15 圖25為本實用新型實施例2的具體實施工藝剖視圖，其中圖15為本實用新型采用的N導電類型基板的剖視圖。圖16為本實用新型得到第一 N型區(qū)域與第二 N型區(qū)域后的剖視圖。圖17為本實用新型得到第二 P型區(qū)域與第三P型區(qū)域后的剖視圖。圖18為本實用新型得到領(lǐng)域介質(zhì)區(qū)域后的剖視圖。[0033]圖19為本實用新型得到柵介質(zhì)層后的剖視圖。圖20為本實用新型得到浮柵電極后的剖視圖。圖21為本實用新型自對準注入P雜質(zhì)離子得到輕摻雜區(qū)域后的剖視圖。圖22為本實用新型得到側(cè)面保護層后的剖視圖。圖23為本實用新型自對 準注入P雜質(zhì)離子得到重摻雜區(qū)域后的剖視圖。圖24為本實用新型去除第五阻擋層后的剖視圖。圖25為本實用新型得到P+浮柵電極后的剖視圖。附圖標記說明1-P導電類型基板、2-第一 N型區(qū)域、3-第二 N型區(qū)域、4-第三N型區(qū)域、5-第二 P型區(qū)域、6-第一 P型摻雜區(qū)、7-第一 P型重摻雜區(qū)域、8-第一 P型輕摻雜區(qū)域、9-第二 P型摻雜區(qū)、10-隔離溝槽、11-第二 P型輕摻雜區(qū)域、12-第二 P型重摻雜區(qū)域、13-P型源極區(qū)、14-領(lǐng)域介質(zhì)區(qū)域、15-柵介質(zhì)層、16-浮柵電極、17-側(cè)面保護層、18-第三P型輕摻雜區(qū)域、19-第三P型重摻雜區(qū)域、20-P+浮柵電極、21-P型漏極區(qū)、22-第四P型輕摻雜區(qū)域、23-第四P型重摻雜區(qū)域、24-第五P型摻雜區(qū)、25-第五P型重摻雜區(qū)域、26-第五P型輕摻雜區(qū)域、27-第六P型摻雜區(qū)、28-第六P型輕摻雜區(qū)域、29-第六P型重摻雜區(qū)域、30-頂角、31-第三P型區(qū)域、32-第一主面、33-第二主面、34-第一阻擋層、35-第二阻擋層、36-第三阻擋層、37-第四阻擋層、38-第五阻擋層、39-N導電類型基板、100-記憶體細胞、110-PM0S訪問晶體管、120-控制電容及130-編程電容。
具體實施方式
下面結(jié)合具體附圖和實施例對本實用新型作進一步說明。一般地，非揮發(fā)性記憶體包括半導體基板，所述半導體基板內(nèi)的上部設有若干用于存儲的記憶體細胞100，所述記憶體細胞100包括PMOS訪問晶體管110、控制電容120及編程電容130，所述PMOS訪問晶體管110、控制電容120及編程電容130通過半導體基板上部的領(lǐng)域介質(zhì)區(qū)域隔離14。在CMOS邏輯工藝中，為了能夠縮小非揮發(fā)性記憶體的尺寸，在形成領(lǐng)域介質(zhì)區(qū)域14時，一般先通過溝槽刻蝕，然后在溝槽內(nèi)生長氧化層。在刻蝕形成溝槽時，溝槽具有頂角30，從非揮發(fā)性記憶體的截面上看，頂角30位于溝槽槽口的邊緣，頂角30 一般具有一定的坡度。當在溝槽內(nèi)生長氧化層時，由于頂角30的存在，溝槽的頂角30處的氧化層厚度要比溝槽其他位置的氧化層都要薄；當通過非揮發(fā)性記憶體進行數(shù)據(jù)存儲時，由于頂角30處較薄的氧化層，使得非揮發(fā)性記憶體內(nèi)的電子能穿過較薄的氧化層進行漏電，即使得非揮發(fā)性記憶體的數(shù)據(jù)保留時間不能達到所需的要求，降低非揮發(fā)性記憶體存儲數(shù)據(jù)的可靠性。為了能夠提高非揮發(fā)性記憶體存儲數(shù)據(jù)的保留時間，下面通過實施例I和實施例2對本實用新型進行說明。實施例I如圖I和圖13所示為了能夠使得非揮發(fā)性記憶體與CMOS邏輯工藝相兼容，同時能夠使得非揮發(fā)性記憶體能夠存儲更長的時間，非揮發(fā)性記憶體包括P導電類型基板1，P導電類型基板I的材料為硅。P導電類型基板I內(nèi)的上部設有至少一個記憶體細胞100，所述記憶體細胞100包括PMOS訪問晶體管110、控制電容120及編程電容130，P導電類型基板I的表面上淀積覆蓋有柵介質(zhì)層15，所述柵介質(zhì)層15覆蓋對應形成記憶體細胞100的表面，PMOS訪問晶體管110、控制電容120及編程電容130間通過P導電類型基板I內(nèi)的領(lǐng)域介質(zhì)區(qū)域14相互隔離。領(lǐng)域介質(zhì)區(qū)域14位于P導電類型基板I的隔離溝槽10內(nèi)，所述隔離溝槽10位于P導電類型基板I的上部，從P導電類型基板I的第一主面32向下延伸，通過在隔離溝槽10內(nèi)生長柵氧化層得到領(lǐng)域介質(zhì)區(qū)域14，所述領(lǐng)域介質(zhì)區(qū)域14的材料一般為二氧化硅。由上述分析可知，隔離溝槽10的頂角30處的氧化層厚度要比隔離溝槽10其他位置處的氧化層厚度薄。為了提高本實用新型中非揮發(fā)性記憶體的數(shù)據(jù)保留時間，在PMOS訪問晶體管110、控制電容120兩側(cè)隔離溝槽10的頂角30的正上方均設置P+浮柵電極20，所述P+浮柵電極20位于柵介質(zhì)層15上，且P+浮柵電極20的寬度與頂角30相對應分布，具體地說即P+浮柵電極20的寬度能完全遮擋頂角30處較薄的氧化層。P+浮柵電極20為P導電類型的導電多晶硅，P+浮柵電極20上的電子為少子，這樣當非揮發(fā)性記憶體存儲電子時，由于P+浮柵電極20的存在，電子很難再通過頂角30處的氧化層漏電，從而提高了非揮發(fā)性記憶體的數(shù)據(jù)存儲時間。在本實用新型實施例中，為了能夠進一步提高非揮發(fā)性記憶體的數(shù)據(jù)存儲時間，在編程電容130兩側(cè)隔離溝槽10的頂角30正上方均設置P+浮柵電極20，所述P+浮柵電 極20與編程電容130兩側(cè)隔離溝槽10的頂角30相對應，以覆蓋相應頂角30。本實用新型實施例中，在本實用新型非揮發(fā)性記憶體的截面上看，所述PMOS訪問晶體管110、控制電容120及編程電容130兩側(cè)隔離溝槽10的頂角30是指浮柵電極16兩側(cè)的頂角30區(qū)域。同時，在本實用新型非揮發(fā)性記憶體的截面上，在記憶體細胞100外側(cè)隔離溝槽10的頂角30正上方也可以設置P+浮柵電極20，在本實用新型實施例附圖中，記憶體細胞100的外側(cè)的P+浮柵電極20是指左右兩端的P+浮柵電極20 ;經(jīng)過上述設置后，以形成在每個隔離溝槽20的頂角30正上方均設置P+浮柵電極20，能進一步提高非揮發(fā)性記憶體的數(shù)據(jù)保留時間。柵介質(zhì)層15上淀積有浮柵電極16，所述浮柵電極16覆蓋于柵介質(zhì)層15上，并貫穿覆蓋PMOS訪問晶體管110、控制電容120及編程電容130對應的柵介質(zhì)層15，從而將PMOS訪問晶體管110、控制電容120及編程電容130相互連接配合。浮柵電極16的兩側(cè)覆蓋有側(cè)面保護層17，所述側(cè)面保護層17覆蓋浮柵電極16對應的外壁表面。在本實用新型實施例的非揮發(fā)性記憶體的俯視平面上看，P+浮柵電極20與浮柵電極16相接觸。所述PMOS訪問晶體管110、控制電容120及編程電容130通過外側(cè)的第三N型區(qū)域4及下方的第二 N型區(qū)域3與P導電類型基板I內(nèi)的P導電類型區(qū)域隔離，P導電類型基板I內(nèi)的P導電區(qū)域形成第一 P型區(qū)域。浮柵電極16的材料包括導電多晶硅，柵介質(zhì)層15為二氧化硅，側(cè)面保護層17為二氧化硅或氮化硅；領(lǐng)域介質(zhì)區(qū)域14為二氧化硅。所述PMOS訪問晶體管110包括第一 N型區(qū)域2，所述第一 N型區(qū)域2內(nèi)的上部設有對稱分布的P型源極區(qū)13及P型漏極區(qū)21，所述P型源極區(qū)13、P型漏極區(qū)21與對應的領(lǐng)域介質(zhì)區(qū)域14及上方的柵介質(zhì)層15相接觸。P型源極區(qū)13包括第三P型輕摻雜區(qū)域18及第三P型重摻雜區(qū)域19，所述第三P型重摻雜區(qū)域19的摻雜濃度大于第三P型輕摻雜區(qū)域18的摻雜濃度。P型漏極區(qū)21包括第四P型輕摻雜區(qū)域22及第四P型重摻雜區(qū)域23，所述第四P型重摻雜區(qū)域23的摻雜濃度大于第四P型輕摻雜區(qū)域22的摻雜濃度。第三P型輕摻雜區(qū)域18與第四P型輕摻雜區(qū)域22為同一制造層，第三P型重摻雜區(qū)域19與第四P型重摻雜區(qū)域23為同一制造層。第三P型輕摻雜區(qū)域18與第三P型重摻雜區(qū)域19相接觸，并通過第三P型重摻雜區(qū)域19與領(lǐng)域介質(zhì)區(qū)域14相接觸，第三P型輕摻雜區(qū)域18在第一 N型區(qū)域2內(nèi)延伸的寬度與側(cè)面保護層17的厚度相一致；同時，第四P型輕摻雜區(qū)域22的設置與第三P型輕摻雜區(qū)域18的分布設置相同。控制電容120包括第二 P型區(qū)域5，所述第二 P型區(qū)域5內(nèi)的上部設有第一 P型摻雜區(qū)6及第二 P型摻雜區(qū)9 ;所述第一 P型摻雜區(qū)6與第二 P型摻雜區(qū)9對稱分布于第二 P型區(qū)域5內(nèi)。第一 P型摻雜區(qū)6、第二 P型摻雜區(qū)9與對應領(lǐng)域介質(zhì)區(qū)域14及柵介質(zhì)層15相接觸。第一 P型摻雜區(qū)6包括第一 P型輕摻雜區(qū)域8及第一 P型重摻雜區(qū)域7，第
一P型輕摻雜區(qū)域8通過第一 P型重摻雜區(qū)域7與領(lǐng)域介質(zhì)區(qū)域14相接觸，第一 P型輕摻雜區(qū)域8在第二 P型區(qū)域5內(nèi)的延伸距離與側(cè)面保護層17的厚度相一致。第二 P型摻雜區(qū)9包括第二 P型輕摻雜區(qū)域11及第二 P型重摻雜區(qū)域12，所述第二 P型輕摻雜區(qū)域11通過第二 P型重摻雜區(qū)域12與領(lǐng)域介質(zhì)區(qū)域14相接觸，第二 P型輕摻雜區(qū)域11與第一 P型輕摻雜區(qū)域8的分布設置相一致。浮柵電極16與柵介質(zhì)層15及柵介質(zhì)層15下方的第
二P型區(qū)域5間形成電容結(jié)構(gòu)，即控制電容120。同理，浮柵電極16與柵介質(zhì)層15及柵介 質(zhì)層15下方的第三P型區(qū)域31間也形成電容結(jié)構(gòu)，即編程電容130。 編程電容130包括第三P型區(qū)域31，所述第三P型區(qū)域31內(nèi)的上部設有第五P型摻雜區(qū)24及第六P型摻雜區(qū)27，所述第五P型摻雜區(qū)24與第六P型摻雜區(qū)27對稱分布于第三P型區(qū)域31內(nèi)。第五P型摻雜區(qū)24包括第五P型輕摻雜區(qū)域26及第五P型重摻雜區(qū)域25，第五P型重摻雜區(qū)域25的摻雜濃度大于第五P型輕摻雜區(qū)域26的摻雜濃度，第五P型輕摻雜區(qū)域26通過第五P型重摻雜區(qū)域25與領(lǐng)域介質(zhì)區(qū)域14相接觸，第五P型輕摻雜區(qū)域26在第三P型區(qū)域31內(nèi)的延伸距離與側(cè)面保護層17的厚度相一致。第六P型摻雜區(qū)27包括第六P型輕摻雜區(qū)域28及第六P型重摻雜區(qū)域29,第六P型輕摻雜區(qū)域28通過第四N型輕摻雜區(qū)域29與領(lǐng)域介質(zhì)區(qū)域14相接觸，第六P型輕摻雜區(qū)域28與第五P型輕摻雜區(qū)域26的分布設置相一致。第五P型輕摻雜區(qū)域26與第六P型輕摻雜區(qū)域28為同一制造層，第五P型重摻雜區(qū)域25與第六P型重摻雜區(qū)域29為同一制造層。通過編程電容130能夠?qū)τ洃涹w細胞100進行寫入數(shù)據(jù)，或者將記憶體細胞100內(nèi)的數(shù)據(jù)擦除；通過PMOS訪問晶體管110能夠讀取記憶體細胞100內(nèi)的存儲數(shù)據(jù)狀態(tài)，通過控制電容120能夠?qū)㈦妷褐祩鞯礁烹姌O16上，實現(xiàn)浮柵電極16與編程電容130間電壓值，根據(jù)相應的電壓值能夠?qū)崿F(xiàn)數(shù)據(jù)寫入、擦除及讀取操作。如圖:T圖13所示上述結(jié)構(gòu)的非揮發(fā)性記憶體可以通過下述工藝步驟實現(xiàn)，具體地a、提供P導電類型基板I，所述P導電類型基板I包括第一主面32及第二主面33 ；如圖3所示所述P導電類型基板I與常規(guī)CMOS工藝制備要求相兼容一致，P導電類型基板I的材料可以選用常用的硅，第一主面32與第二主面33相對應；b、在P導電類型基板I的第一主面32上進行所需的阻擋層淀積、阻擋層刻蝕及自對準離子注入，以在P導電類型基板I內(nèi)形成所需的第一 N型區(qū)域2、第三N型區(qū)域4、第二P型區(qū)域5及第三P型區(qū)域31，第一 N型區(qū)域2位于第二 P型區(qū)域5及第三P型區(qū)域31間，第三N型區(qū)域4位于第二 P型區(qū)域5及第三P型區(qū)域31的外側(cè)；如圖4 圖6所示，具體地形成過程為bl、在P導電類型基板I的第一主面32上淀積第一阻擋層34，并選擇性地掩蔽和刻蝕所述第一阻擋層34，在第一阻擋層34上方自對準注入N型雜質(zhì)離子，以在P導電類型基板I內(nèi)得到第二 N型區(qū)域3 ;如圖4所示，所述第一阻擋層34為二氧化硅或氮化硅；當?shù)谝恢髅?2上淀積第一阻擋層34后，通過刻蝕中心區(qū)域的第一阻擋層34，當自對準注入N型雜質(zhì)離子后，能在P導電類型基板I內(nèi)得到第二 N型區(qū)域3 ;所述N型雜質(zhì)離子為半導體工藝中常用的雜質(zhì)離子，通過控制N型雜質(zhì)離子注入的劑量及能量，能夠形成所需的第二 N型區(qū)域3;b2、去除上述P導電類型基板I對應第一主面32上的第一阻擋層34，并在第一主面32上淀積第二阻擋層35 ；b3、選擇性地掩蔽和刻蝕第二阻擋層35，并在第二阻擋 層35上方自對準注入N型雜質(zhì)離子，以在半導體基板I內(nèi)形成第一 N型區(qū)域2及第三N型區(qū)域4，第一 N型區(qū)域2及第三N型區(qū)域4均位于第二 N型區(qū)域3的上方；如圖5所示選擇性地掩蔽和刻蝕第二阻擋層35后，將需要形成第一 N型區(qū)域2及第三N型區(qū)域4上方對應的第二阻擋層35刻蝕掉，當注入N型雜質(zhì)離子后，能形成第一 N型區(qū)域2及第三N型區(qū)域4，第三N型區(qū)域4與第一N型區(qū)域2的外側(cè)；b4、去除上述P導電類型基板I對應第一主面32上的第二阻擋層35，并在第一主面32上淀積第三阻擋層36 ；b5、選擇性地掩蔽和刻蝕第三阻擋層36，并在第三阻擋層36上方自對準注入P型雜質(zhì)離子，以在第二 N型區(qū)域3上方形成第二 P型區(qū)域5及第三P型區(qū)域31，第二 P型區(qū)域5與第三P型區(qū)域31間通過第一 N型區(qū)域2隔離；如圖6所示刻蝕第三阻擋層36時，將第二 P型區(qū)域5及第三P型區(qū)域31上方對應的第三阻擋層36去除，當自對準注入P型雜質(zhì)離子后，能形成第二 P型區(qū)域5及第三P型區(qū)域31 ；C、在上述半導體基板內(nèi)進行溝槽刻蝕，以在半導體基板內(nèi)形成所需的隔離溝槽10，并在隔離溝槽10內(nèi)設置隔離介質(zhì)，以在半導體基板內(nèi)形成領(lǐng)域介質(zhì)區(qū)域14，所述領(lǐng)域介質(zhì)區(qū)域14從第一主面32向下延伸，并使得第三N型區(qū)域4、第二 P型區(qū)域5、第一 N型區(qū)域2及第三P型區(qū)域31的上部相互隔離；如圖7所示領(lǐng)域介質(zhì)區(qū)域14為二氧化硅，可以通過常規(guī)在隔離溝槽10內(nèi)熱氧化生長得到；d、在上述P導電類型基板I對應的第一主面32上淀積柵介質(zhì)層15，所述柵介質(zhì)層15覆蓋半導體基板I的第一主面32 ;如圖8所示所述柵介質(zhì)層15為二氧化硅，柵介質(zhì)層15覆蓋于領(lǐng)域介質(zhì)區(qū)域14及半導體基板I對應的表面；e、在上述P導電類型基板I的第一主面32上淀積浮柵電極16，所述浮柵電極16覆蓋于柵介質(zhì)層15上并貫穿第二 P型區(qū)域5、第一 N型區(qū)域2及第三P型區(qū)域31上方對應的柵介質(zhì)層15上；如圖9所示圖中第二 P型區(qū)域5、第一 N型區(qū)域2及第三P型區(qū)域31上方對應的浮柵電極16為同一制造層，且相互連接成一體；此處為了能夠顯示本實用新型的結(jié)構(gòu)，采用間隔剖視方法得到本實用新型的剖視圖；浮柵電極16在柵介質(zhì)層15上呈T字形；f、在上述柵介質(zhì)層15上淀積第四阻擋層37，并選擇性地掩蔽和刻蝕第四阻擋層37，去除第一 N型區(qū)域2、第二 P型區(qū)域5及第三P型區(qū)域31上方對應覆蓋浮柵電極16的第四阻擋層37;g、在上述第四阻擋層37上方自對準注入P型雜質(zhì)離子，在第二 P型區(qū)域5內(nèi)的上部得到第一 P型輕摻雜區(qū)域8及第二 P型輕摻雜區(qū)域11，在第一 N型區(qū)域2內(nèi)的上部得到第三P型輕摻雜區(qū)域18及第四P型輕摻雜區(qū)域22，并在第三P型區(qū)域31內(nèi)的上部得到第五P型輕摻雜區(qū)域26與第六P型輕摻雜區(qū)域28 ;如圖10所示第四阻擋層37為二氧化硅或氮化硅；當選擇性地掩蔽和刻蝕第四阻擋層37后，使得除第二 P型區(qū)域5、第一 N型區(qū)域2及第三P型區(qū)域31外相應的區(qū)域均能阻擋P型雜質(zhì)離子注入P型導電類型基板I內(nèi)；采用常規(guī)的自對準注入P型雜質(zhì)離子，能夠同時得到所需的P型輕摻雜區(qū)域；h、去除上述第四阻擋層37，并在第一主面32上淀積側(cè)面保護材料，以在浮柵電極16的兩側(cè)形成側(cè)面保護層17 ;如圖11所示所述側(cè)面保護層17的材料為氧化硅或二氧化硅，通過側(cè)面保護層17能夠在形成所需的重摻雜區(qū)域，同時能使得相應的輕摻雜區(qū)域與側(cè)面保護層17相對應一致；i、在上述第一主面32上淀積第五阻擋層38，并選擇性地掩蔽和刻蝕第五阻擋層 38，以去除第二 P型區(qū)域5、第一 N型區(qū)域2及第三P型區(qū)域31上方對應淀積覆蓋的第五阻擋層38 ;淀積并選擇性地掩蔽和刻蝕第五阻擋層38，主要是避免在形成重摻雜區(qū)域時，避免離子注入P型導電類型基板I內(nèi)其他區(qū)域內(nèi)；第五阻擋層38為二氧化硅或氮化硅；j、在上述第五阻擋層38上方再次自對準注入P型雜質(zhì)離子，在第二 P型區(qū)域5內(nèi)的上部得到第一 P型重摻雜區(qū)域7及第二 P型重摻雜區(qū)域12，在第一 N型區(qū)域2內(nèi)的上部得到第三P型重摻雜區(qū)域19及第四P型重摻雜區(qū)域23，并在第三P型重摻雜區(qū)域31內(nèi)的上部得到第五P型重摻雜區(qū)域25與第六P型重摻雜區(qū)域29 ;如圖12所示所述自對準注入P型雜質(zhì)離子的濃度大于步驟g的離子濃度，由于有第五阻擋層38及側(cè)面保護層17的阻擋，能夠使得在相應形成輕摻雜區(qū)域的位置形成重摻雜區(qū)域，且保留的輕摻雜區(qū)域能與側(cè)面保護層17相一致，從而得到所需的單一多晶架構(gòu)；k、去除第一主面32上的第五阻擋層38。如圖13所示去除第五阻擋層38，得到所需的非揮發(fā)性記憶體。I、在上述柵介質(zhì)層15上淀積P+浮柵電極材料，并選擇性地掩蔽和刻蝕P+浮柵電極材料，以在PMOS訪問晶體管110、控制電容120兩側(cè)隔離溝槽10的頂角30正上方均形成P+浮柵電極20如圖14所示。實施例2如圖2和圖25所示本實施例中半導體基板為N導電類型基板39，當采用N導電類型基板39后，在N導電類型基板39內(nèi)不用形成第二 N型區(qū)域3，即第二 P型區(qū)域5及第三P型區(qū)域31直接與N型導電類型基板39相接觸，同時，第一 N型區(qū)域2與第三N型區(qū)域4也直接與N導電類型基板39相接觸。采用N導電類型基板39后的其余結(jié)構(gòu)與實施例I的設置均相同。如圖15 圖25所示上述結(jié)構(gòu)的非揮發(fā)性記憶體可以通過下述工藝步驟實現(xiàn)，具體地a、提供N導電類型基板39，所述N導電類型基板39包括第一主面32及第二主面33 ;如圖15所不，N導電類型基板39的材料可以為娃；b、在半導體基板的第一主面32上進行所需的阻擋層淀積、阻擋層刻蝕及自對準離子注入，以在半導體基板內(nèi)形成所需的第一 N型區(qū)域2、第三N型區(qū)域4、第二 P型區(qū)域5及第三P型區(qū)域31，第一 N型區(qū)域2位于第二 P型區(qū)域5及第三P型區(qū)域31間，第三N型區(qū)域4位于第二 P型區(qū)域5及第三P型區(qū)域31的外側(cè)；步驟b的形成過程可以分為 Si、在第一主面32上淀積第二阻擋層35，并選擇性地掩蔽和刻蝕第二阻擋層35 ；s2、在上述第二阻擋層35的上方自對準注入N型雜質(zhì)離子，以在N導電類型基板39內(nèi)的上部得到所需的第一 N型區(qū)域2與第二 N型區(qū)域4，如圖16所示；S3、去除第一主面32上的第二阻擋層35，并在第一主面32上淀積第三阻擋層36 ；s4、選擇性地掩蔽和刻蝕第三阻擋層36，并在第三阻擋層36上方自對準注入P型雜質(zhì)離子，以在N導電類型基板39內(nèi)得到第二 P型區(qū)域5與第三P型區(qū)域31，如圖17所示；C、在上述半導體基板內(nèi)進行溝槽刻蝕，以在半導體基板內(nèi)形成所需的隔離溝槽10，并在隔離溝槽10內(nèi)設置隔離介質(zhì)，以在半導體基板內(nèi)形成領(lǐng)域介質(zhì)區(qū)域14，所述領(lǐng)域介質(zhì)區(qū)域14從第一主面32向下延伸，并使得第三N型區(qū)域4、第二 P型區(qū)域5、第一 N型區(qū)域2及第三P型區(qū)域31的上部相互隔離；如圖18所示；d、在上述半導體基板對應的第一主面32上淀積柵介質(zhì)層15，所述柵介質(zhì)層15覆蓋半導體基板I的第一主面32，如圖19所示；e、在上述半導體基板的第一主面32上淀積浮柵電極16，所述浮柵電極16覆蓋于柵介質(zhì)層15上并貫穿第二 P型區(qū)域5、第一 N型區(qū)域2及第三P型區(qū)域31上方對應的柵介質(zhì)層15上,如圖20所示；f、在上述柵介質(zhì)層15上淀積第四阻擋層37，并選擇性地掩蔽和刻蝕第四阻擋層37，去除第一 N型區(qū)域2，第二 P型區(qū)域5及第三P型區(qū)域31上方對應覆蓋浮柵電極16的第四阻擋層37;g、在上述第四阻擋層37上方自對準注入P型雜質(zhì)離子，在第二 P型區(qū)域5內(nèi)的上部得到第一 P型輕摻雜區(qū)域8及第二 P型輕摻雜區(qū)域11，在第一 N型區(qū)域2內(nèi)的上部得到第三P型輕摻雜區(qū)域18及第四P型輕摻雜區(qū)域22，并在第三P型區(qū)域31內(nèi)的上部得到第五P型輕摻雜區(qū)域26與第六P型輕摻雜區(qū)域28，如圖21所示；h、去除上述第四阻擋層37，并在第一主面32上淀積側(cè)面保護材料，以在浮柵電極16的兩側(cè)形成側(cè)面保護層17，如圖22所示；i、在上述第一主面32上淀積第五阻擋層38，并選擇性地掩蔽和刻蝕第五阻擋層38，以去除第二 P型區(qū)域5、第一 N型區(qū)域2及第三P型區(qū)域31上方對應淀積覆蓋的第五阻擋層38 ；j、在上述第五阻擋層38上方再次自對準注入P型雜質(zhì)離子，在第二 P型區(qū)域5內(nèi)的上部得到第一 P型重摻雜區(qū)域7及第二 P型重摻雜區(qū)域12，在第一 N型區(qū)域2內(nèi)的上部得到第三P型重摻雜區(qū)域19及第四P型重摻雜區(qū)域23，并在第三P型重摻雜區(qū)域31內(nèi)的上部得到第五P型重摻雜區(qū)域25與第六P型重摻雜區(qū)域29，如圖23所示；k、去除第一主面32上的第五阻擋層38，如圖24所示。I、在上述柵介質(zhì)層15上淀積P+浮柵電極材料，并選擇性地掩蔽和刻蝕P+浮柵電極材料，以在PMOS訪問晶體管110、控制電容120兩側(cè)隔離溝槽10的頂角30正上方均形成P+浮柵電極20，如圖25所示。上述描述中，本實用新型實施例均以記憶體細胞100包括PMOS訪問晶體管110、控制電容120及編程電容130的結(jié)構(gòu)，PMOS訪問晶體管110、控制電容110及編程電容120均通過領(lǐng)域介質(zhì)區(qū)域14相互隔離，本技術(shù)領(lǐng)域人員可知，當在制備記憶體細胞100的過程中，在隔離溝槽10內(nèi)形成領(lǐng)域介質(zhì)區(qū)域14時，均可以在隔離溝槽10的頂角30設置P+浮柵電極20，即除本實用新型描述的記憶體細胞100的結(jié)構(gòu)外，其余結(jié)構(gòu)的記憶體細胞100也可以利用本實用新型設置P+浮柵電極20的方法提高數(shù)據(jù)保留時間。其余結(jié)構(gòu)的記憶體細胞100結(jié)構(gòu)為本技術(shù)領(lǐng)域人員所熟知，其余結(jié)構(gòu)的記憶體細胞100結(jié)構(gòu)利用本實用新型設置P+浮柵電極20形成的結(jié)構(gòu)此處不再一一列舉描述。同時，上述描述非揮發(fā)性記憶體時，均以記憶體細胞100包括PMOS訪問晶體管110、控制電容120及編程電容130的結(jié)構(gòu)來描述完整的制備過程。當非揮發(fā)性記憶體的記憶體細胞100采用其他結(jié)構(gòu)時，采用與CMOS邏輯工藝兼容的實施步驟均可，只要在半導體基板上制備記憶體細胞過程中形成隔離溝槽10，并在隔離溝槽10內(nèi)生長隔離介質(zhì)形成領(lǐng)域介質(zhì)區(qū)域14，通過領(lǐng)域介質(zhì)區(qū)域14隔離記憶體細胞100內(nèi)的晶體管與電容即可，其余結(jié) 構(gòu)的記憶體細胞100制備過程此處不再詳述。如圖I和圖14所示對于單個記憶體細胞100來說，其可以實現(xiàn)單個二進制數(shù)據(jù)的寫入、讀取及擦除。下面通過對單個記憶體細胞100寫入、讀取及擦除過程來說明本實用新型非揮發(fā)記憶體的工作機理。當需要寫入輸入據(jù)時，將P導電類型基板I內(nèi)的P型區(qū)域電壓始終置O電位，第一 N型區(qū)域2、第二 N型區(qū)域3及第三N型區(qū)域4均置位5電位，第二P型區(qū)域5也置位O電位，第三P型區(qū)域31的電壓為-5V，編程電容130的第五P型摻雜區(qū)24及第六P型摻雜區(qū)27的電壓均置位-5V，控制電容120的第一 P型摻雜區(qū)6及第二 P型摻雜區(qū)9均置位5V ;由于控制電容120的傳遞作用，能夠?qū)?V的電壓值傳遞到浮柵電極16上，浮柵電極16上產(chǎn)生4 5V的電壓值，此時浮柵電極16與第三P型區(qū)域31間的電壓值為9 10V，就會達到場發(fā)射特性也稱為FN (Fowler-Nordheim)隧道效應所需的電場，電子就會通過柵介質(zhì)層15到達浮柵電極16內(nèi)，實現(xiàn)數(shù)據(jù)的寫入。由于浮柵電極16下方通過柵介質(zhì)層15隔絕，側(cè)面通過側(cè)面保護層17進行隔絕，因此電子能在浮柵電極16內(nèi)能長時間保留。當需要擦除記憶體細胞100內(nèi)的數(shù)據(jù)時，將P導電類型基板I內(nèi)的P型區(qū)域電壓始終置O電位，第一 N型區(qū)域2、第二 N型區(qū)域3及第三N型區(qū)域4的電壓均置位5V電壓，第二 P型區(qū)域5的電壓置位-5V，第一 P型摻雜區(qū)6、第二 P型摻雜區(qū)9的電壓均置位-5V，第三P型區(qū)域31的電壓置位5V，第五P型摻雜區(qū)24及第六P型摻雜區(qū)27均置位5V電壓，在控制電容120作用下，能使得浮柵電極16內(nèi)產(chǎn)生-4V'5V的電壓，此時浮柵電極16與第
三P型區(qū)域31間的電壓值為-9 -10V，就會達到場發(fā)射特性也稱為FN (Fowler-Nordheim)隧道效應所需的電場，電子會通過柵介質(zhì)層15進入第三P型區(qū)域31內(nèi)，從而實現(xiàn)將浮柵電極16內(nèi)數(shù)據(jù)擦除。當需要讀取記憶體細胞100內(nèi)的數(shù)據(jù)時，將P導電類型基板I內(nèi)的P型區(qū)域電壓始終置O電位，第一 N型區(qū)域2、第二 N型區(qū)域3及第三N型區(qū)域4的電壓均置位5V電壓，第二 P型區(qū)域5置位-IV，第一 P型摻雜區(qū)6及第二 P型摻雜區(qū)9均置位-IV，PMOS訪問晶體管源極區(qū)13及PMOS訪問晶體管漏極區(qū)21均置位O. 5V，第三P型區(qū)域31置位5V電壓，第五P型摻雜區(qū)24及第六P型摻雜區(qū)27均置位5V電壓。當加載上述電壓值后，當記憶體細胞100內(nèi)寫入數(shù)據(jù)時，浮柵電極16內(nèi)有大量電子，當記憶體細胞100內(nèi)數(shù)據(jù)被擦除時，電子從浮柵電極16內(nèi)流出；當浮柵電極16內(nèi)有電子時，通過PMOS訪問晶體管源極區(qū)13的電流較大，當電子從浮柵電極16內(nèi)流出時，通過PMOS訪問晶體管源極區(qū)13的電流較小，從而根據(jù)相應電流的大小，能夠知道記憶體細胞100是寫入數(shù)據(jù)狀態(tài)還是處于數(shù)據(jù)擦除狀態(tài)。由于第一 P型摻雜區(qū)6、第二 P型摻雜區(qū)9、P型源極區(qū)13、P型漏極區(qū)21、第五P型摻雜區(qū)24及第六P型摻雜區(qū)27中對應P+區(qū)域中可以移動的負離子(電子)是少子，這樣當把吸入的數(shù)據(jù)操持的更久，存儲使用時更加安全可靠。同時，在隔離溝槽10的頂角30的正上方設置P+浮柵電極20，P+浮柵電極20為P導電類型的導電多晶硅，P+浮柵電極20上的電子為少子，這樣當非揮發(fā)性記憶體存儲電子時，由于P+浮柵電極20的存在，電子很難再通過頂角30處的氧化層漏電，從而進一步提高了非揮發(fā)性記憶體的數(shù)據(jù)存儲時間。如圖2和圖23所示采用N導電類型基板39對應形成的單一多晶架構(gòu)的非揮發(fā)性記憶體，需要進行的寫入、擦除及讀取時，需要相應的加載電壓，以實現(xiàn)相應的寫入、擦除 及讀取操作。具體地，相應的寫入、擦除及讀取的電壓加載與采用P導電類型基板I對應形成的單一多晶架構(gòu)的非揮發(fā)性記憶體操作時電壓相一致，此處不再詳細敘述。本實用新型半導體基板內(nèi)的上部設有若干隔離溝槽10，所述隔離溝槽10內(nèi)設置有隔離介質(zhì)以形成領(lǐng)域介質(zhì)區(qū)域14，記憶體細胞100內(nèi)的PMOS訪問晶體管110、控制電容120及編程電容130通過領(lǐng)域介質(zhì)區(qū)域14相互隔離；隔離溝槽10的頂角30正上方設有P+浮柵電極20，所述P+浮柵電極20位于柵介質(zhì)層15上，并與隔離溝槽10的頂角30相對應分布，P+浮柵電極20的寬度能完全遮擋頂角30處較薄的氧化層，P+浮柵電極20為P導電類型的導電多晶硅，P+浮柵電極20上的電子為少子，這樣當非揮發(fā)性記憶體存儲電子時，由于P+浮柵電極20的存在，電子很難再通過頂角30處的氧化層漏電，從而提高了非揮發(fā)性記憶體的數(shù)據(jù)存儲時間。
權(quán)利要求1.一種具有P+浮柵電極的非揮發(fā)性記憶體，包括半導體基板，所述半導體基板內(nèi)的上部設有若干用于存儲的記憶體細胞(100);所述記憶體細胞(100)包括PMOS訪問晶體管(110)、控制電容(120)及編程電容(130);其特征是所述半導體基板內(nèi)的上部設有若干隔離溝槽(10)，所述隔離溝槽(10)內(nèi)設置有隔離介質(zhì)以形成領(lǐng)域介質(zhì)區(qū)域(14);記憶體細胞(100 )內(nèi)的PMOS訪問晶體管(110 )、控制電容(120 )及編程電容(130 )通過領(lǐng)域介質(zhì)區(qū)域(14)相互隔離；半導體基板的第一主面(32)上淀積有柵介質(zhì)層(15)，所述柵介質(zhì)層(15)覆蓋隔離溝槽(10)的槽口并覆蓋半導體基板的第一主面(32) ;PM0S訪問晶體管(110)、控制電容(120)兩側(cè)隔離溝槽(10)的頂角(30)正上方均設置P+浮柵電極(20)，所述P+浮柵電極(20)位于柵介質(zhì)層(15)上，并與相應隔離溝槽(10)的頂角(30)相對應。
2.根據(jù)權(quán)利要求I所述一種具有P+浮柵電極的非揮發(fā)性記憶體，其特征是所述P+浮柵電極(20)為P導電類型的導電多晶硅。
3.根據(jù)權(quán)利要求I所述一種具有P+浮柵電極的非揮發(fā)性記憶體，其特征是所述編程電容(130)兩側(cè)隔離溝槽(10)的頂角(30)正上方設置P+浮柵電極(20)，所述P+浮柵電極(20)與編程電容(130)兩側(cè)隔離溝槽(10)的頂角(30)相對應。
4.根據(jù)權(quán)利要求I所述一種具有P+浮柵電極的非揮發(fā)性記憶體，其特征是所述半導體基板的材料包括硅，半導體基板為P導電類型基板(I)或N導電類型基板(39);所述半導體基板為P導電類型基板(I)時，所述PMOS訪問晶體管(110 )、控制電容(120 )及編程電容(130)通過P型導電類型基板(I)內(nèi)的第二 N型區(qū)域(3)及第二 N型區(qū)域(3)上方的第三N型區(qū)域(4)與P型導電類型基板(I)相隔離。
5.根據(jù)權(quán)利要求4所述一種具有P+浮柵電極的非揮發(fā)性記憶體，其特征是所述柵介質(zhì)層(15)上設有浮柵電極(16)，所述浮柵電極(16)覆蓋并貫穿PMOS訪問晶體管(110)、控制電容(120)及編程電容(130)上方對應的柵介質(zhì)層(15)，浮柵電極(16)的兩側(cè)淀積有側(cè)面保護層(17)，側(cè)面保護層(17)覆蓋浮柵電極(16)的側(cè)壁；PM0S訪問晶體管(110)包括第一 N型區(qū)域(2)及位于所述第一 N型區(qū)域(2)內(nèi)上部的P型源極區(qū)(13)與P型漏極區(qū)(21)，控制電容(120)包括第二P型區(qū)域(5)及位于所述第二 P型區(qū)域(5)內(nèi)上部的第一 P型摻雜區(qū)域(6)與第二 P型摻雜區(qū)域(9);編程電容(130)包括第三P型區(qū)域(31)及位于所述第三P型區(qū)域(31)內(nèi)上部的第五P型摻雜區(qū)域(24)與第六P型摻雜區(qū)域(27);第一 P型摻雜區(qū)域(6)、第二 P型摻雜區(qū)域(9)、第五P型摻雜區(qū)域(24)、第六P型摻雜區(qū)域(27)、P型源極區(qū)(13)及P型漏極區(qū)(21)與上方的浮柵電極(16)相對應，并分別與相應的柵介質(zhì)層(15)及領(lǐng)域介質(zhì)區(qū)域(14)相接觸。
6.根據(jù)權(quán)利要求5所述一種具有P+浮柵電極的非揮發(fā)性記憶體，其特征是所述柵介質(zhì)層(15)的材料包括二氧化硅；所述側(cè)面保護層(17)為氮化硅或二氧化硅。
7.根據(jù)權(quán)利要求5所述一種具有P+浮柵電極的非揮發(fā)性記憶體，其特征是所述浮柵電極(16)的材料包括N導電類型的導電多晶硅。
專利摘要本實用新型涉及一種具有P+浮柵電極的非揮發(fā)性記憶體，其半導體基板內(nèi)的上部設有記憶體細胞；記憶體細胞包括PMOS訪問晶體管、控制電容及編程電容；半導體基板內(nèi)的上部設有若干隔離溝槽，隔離溝槽內(nèi)設置有隔離介質(zhì)以形成領(lǐng)域介質(zhì)區(qū)域；記憶體細胞內(nèi)的PMOS訪問晶體管、控制電容及編程電容通過領(lǐng)域介質(zhì)區(qū)域相互隔離；半導體基板的第一主面上淀積有柵介質(zhì)層，所述柵介質(zhì)層覆蓋隔離溝槽的槽口并覆蓋半導體基板的第一主面；PMOS訪問晶體管、控制電容兩側(cè)隔離溝槽的頂角正上方均設置P+浮柵電極，所述P+浮柵電極位于柵介質(zhì)層上，并與相應隔離溝槽的頂角相對應。本實用新型能與CMOS邏輯工藝兼容，提高數(shù)據(jù)保留時間，提高非揮發(fā)性記憶體的使用可靠性。
文檔編號H01L27/115GK202712188SQ20122033401
公開日2013年1月30日 申請日期2012年7月11日 優(yōu)先權(quán)日2012年7月11日
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