專利名稱：半導(dǎo)體封裝的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于集成電路封裝技術(shù)，特別是有關(guān)于一種具有電源條(power bar)或電源環(huán)(power ring)的引線框架的半導(dǎo)體封裝,該封裝能夠改善電源供應(yīng)變化以及抑制電源噪聲。
背景技術(shù)：
半導(dǎo)體芯片(Semiconductor die)通常封裝入塑料封裝以在惡劣環(huán)境下提供保護，并且塑料封裝能夠使得半導(dǎo)體芯片與基底(substrate)或電路板之間電性連接。這種集成電路(integrated circuit)封裝典型地包括金屬基底或引線框架(leadframe)、安裝在引線框架的芯片接合墊(die pad)上的半導(dǎo)體芯片以及將半導(dǎo)體芯片上的接合墊電性耦接至引線框架的內(nèi)部引線的接合線。引線框架、接合線以及半導(dǎo)體芯片典型地封裝于塑封料中。后端封裝產(chǎn)業(yè)的技術(shù)發(fā)展趨勢可以概括為“更小空間擁有更多功能的發(fā)展趨勢”。集成電路芯片(integrated circuit chip)復(fù)雜度越來越高,使得引線框架封裝的外部連接引腳的數(shù)目增加。由于引腳數(shù)增加，封裝的成本也相應(yīng)地增加。進一步來說，由于半導(dǎo)體芯片集成度和性能的增加，輸入/輸出信號的電源噪聲的影響是顯著的。因此，在芯片操作期間需要提供穩(wěn)定的供應(yīng)電壓。此外，在某些情況下，從芯片上的接合墊延伸的一些接合線接合至封裝中引線框架的單一內(nèi)部引線。改善接合至單一信號引線的擁擠引線導(dǎo)致可靠性和合格率問題。由上述可知，在封裝產(chǎn)業(yè)中強烈需要提供合算的改進的半導(dǎo)體封裝結(jié)構(gòu)和引線框架封裝，使其特別適合高速半導(dǎo)體芯片，并能夠改善電源供應(yīng)變化和抑制電源噪聲。

發(fā)明內(nèi)容
依據(jù)本發(fā)明一實施方式，提供一種半導(dǎo)體封裝，包括:芯片接合墊，至少一個半導(dǎo)體芯片安置于芯片接合墊上；多個引線，沿芯片接合墊的外圍邊緣設(shè)置；至少一個連接桿，用于支撐芯片接合墊；第一電源條，設(shè)置于該連接桿的一側(cè)；第二電源條，設(shè)置于該連接桿的另一側(cè)；以及跨過連接桿的連接件，將第一電源條與第二電源條電性連接。依據(jù)本發(fā)明另一實施方式，提供一種半導(dǎo)體封裝，包括:芯片接合墊，至少一個半導(dǎo)體芯片安置于該芯片接合墊上；多個內(nèi)部引線，在第一水平面上并且沿該芯片接合墊的外圍邊緣設(shè)置；多個連接桿，用于支撐芯片接合墊；以及圍繞芯片接合墊的電源環(huán)。電源環(huán)包括在該多個連接桿之間延伸的多個電源條。且該多個電源條通過跨過該多個連接桿的多個連接件電性連接在一起。在參閱隨后具體實施方式
的不同圖示與詳盡描述后，本領(lǐng)域的技術(shù)人員便可了解本發(fā)明的上述內(nèi)容與其他發(fā)明目的。


附上附圖以進一步理解本發(fā)明，并將其納入構(gòu)成本發(fā)明的一部分。附圖和相關(guān)描述用于舉例說明本發(fā)明的實施方式，并對本發(fā)明的原理進行解釋。在附圖中:圖1為根據(jù)本發(fā)明實施方式的引線框架封裝的俯視示意圖；圖2為圖1中引線框架封裝的相關(guān)部分的放大俯視圖；圖3為沿圖1中1-1’線的剖面示意圖；圖4為根據(jù)本發(fā)明另一實施方式的引線框架封裝的相關(guān)部分的放大俯視圖；以及圖5為根據(jù)本發(fā)明另一實施方式的引線框架的剖面圖。需要注意的是，所有的圖形都是示意性的。為了能更清楚和方便說明起見，附圖的部分的相關(guān)尺寸或比例均被放大或縮小。相同的參考符號通常用于修改和不同的實施方式中相同或相似特征之間的引用。
具體實施例方式如上所述，本發(fā)明提供了一種改進的半導(dǎo)體封裝，其適用于(但不限于)薄型方型扁平式(Low-Profile Quad Flat Pack, LQFP)封裝、薄四方扁平(Thin Quad Flat Pack,TQFP)封裝、方形扁平無引腳封裝(Quad Flat Non-leaded, QFN)封裝、雙邊扁平無引腳(Dual Flat No-lead, DFN)封裝、多區(qū)域(mult1-zone)方形扁平無引腳封裝、多芯片覆晶(mult1-die flip-chip)封裝以及其他應(yīng)用的封裝技術(shù)。請參考圖f圖3。圖1為根據(jù)本發(fā)明實施方式的引線框架封裝10的俯視示意圖。圖2為引線框架封裝10的相關(guān)部分的放大俯視圖。圖3為沿圖1中1-1’線的剖面示意圖。如圖廣圖3所示，一般說來，引線框架封裝10包括至少一個半導(dǎo)體芯片12a，安裝于芯片接合墊14上，并且通過使用粘著劑24 (例如，銀膏或環(huán)氧樹脂)粘附于芯片接合墊14的頂面14a。根據(jù)本發(fā)明一個實施例，芯片接合墊14的底面14b置于封裝體內(nèi)且表面是暴露的。芯片接合墊14的暴露的底面14b有助于消散半導(dǎo)體芯片12a產(chǎn)生的熱量，這就是暴露型芯片接合墊或片盤(E-pad)結(jié)構(gòu)。典型地，芯片接合墊14的暴露的底面14b可以電性連接至印刷電路板(printed circuit board,PCB)的接地層(ground layer)。根據(jù)本發(fā)明一個實施例，四條細長的連接桿(connecting bar) 142a 142d分別從引線框架封裝10的四角向內(nèi)延伸以支撐芯片接合墊14。引線16包括內(nèi)部引線116和外部引線126，且沿芯片接合墊14的外圍邊緣設(shè)置，并用于提供半導(dǎo)體芯片12a與其他裝置(例如，電路板)之間的電性連接。半導(dǎo)體芯片12a以及包括芯片接合墊14和內(nèi)部引線116的引線框架均封裝于塑封料30中。根據(jù)本發(fā)明一個實施例，半導(dǎo)體芯片12a可以為(但不限于)電視芯片或用于數(shù)字電視應(yīng)用的系統(tǒng)芯片(system-on-a-chip)。根據(jù)本發(fā)明一個實施例，引線框架封裝10可以進一步包括半導(dǎo)體芯片12b。半導(dǎo)體芯片12a和半導(dǎo)體芯片12b并行放置于芯片接合墊14的同一平面(例如，頂面14a)。舉例來說，半導(dǎo)體芯片12b可以是(但不限于)內(nèi)存技術(shù)標準為DDR2或DDR3的動態(tài)隨機存取存儲器(DRAM)芯片。根據(jù)本發(fā)明一個實施例，半導(dǎo)體芯片12b可以位于與半導(dǎo)體芯片12a相比距離雙層印刷電路板的核心電源軌Vra (圖未示)更遠的位置。根據(jù)本發(fā)明一個實施例，多行(row)接合墊123可以沿半導(dǎo)體芯片12a有效的頂面121的四個側(cè)邊布置。根據(jù)本發(fā)明一個實施例，內(nèi)部引線116沿芯片接合墊14的外圍邊緣設(shè)置于第一水平面。引線框架封裝10可以進一步包括接地條(ground bar) 130，布置在從第一水平面下沉至較低的第二水平面上，并且該第二水平面的位置在內(nèi)部引線116和芯片接合墊14之間，以及多個下沉分流條144 (tie bar)將接地條130與芯片接合墊14連接在一起。根據(jù)一個實施例，接地條130沿芯片接合墊14至少一個外圍邊緣延伸并且整體連接于連接桿142中的一個連接桿。因此，接地條130、連接桿142和芯片接合墊14具有相同的電壓等級(SP接地電平)。在圖1中，舉例來說，引線框架封裝10包括第一接地條130a，沿芯片接合墊14的一個外圍邊緣部分延伸，第二接地條130b沿芯片接合墊14的兩個外圍邊緣部分延伸，第三接地條130c沿芯片接合墊14的兩個外圍邊緣部分延伸，以使第一接地條、第二接地條和第三接地條部分包圍芯片接合墊14。第一接地條130a具有連接第一連接桿142a的末端，且第一接地條130a由下沉分流條144a整體連接至芯片接合墊14。間斷(discontinuity)或缺口 132在第一接地條130a和第二接地條130b之間形成。第二接地條130b由下沉分流條144b整體連接至芯片接合墊14并且整體連接至第二連接桿142b。同樣的，在第二接地條130b和第三接地條130c之間提供間斷或缺口 132。第三接地條130c由下沉分流條144c整體連接至芯片接合墊14并且整體連接至第三連接桿142c。在這種情況下，在半導(dǎo)體芯片12b周圍不提供接地條。根據(jù)一個實施例，引線框架封裝10進一步包括電源條(power bar) 160,置于一個連接桿142的任何一側(cè)，而且不與連接桿142接觸。S卩，電源條160與連接桿142電性隔離且提供具有與連接桿142的接地電平的不同電壓電平的電源信號。根據(jù)一個實施例，舉例來說，電源條160與在第一水平面的內(nèi)部引線116齊平且沿芯片接合墊14的外圍邊緣延伸。每一個電源條160分別整體連接至至少一個電源引線(power lead) 16a,該電源引線16a指定用于供應(yīng)電源電壓(例如，核心電源)。在圖1中，舉例來說，第一電源條160a在第一連接桿142a與第二連接桿142b之間延伸，而且大體上平行于第一接地條130a。第一電源條160a整體連接至電源引線16a。第二電源條160b在第二連接桿142b和第三連接桿142c之間延伸，而且大體上平行于第二接地條130b。第二電源條160b整體連接至兩條電源引線16a。第一電源條160a通過使用跨過第二連接桿142b的連接件(connection member) 28電性連接至第二電源條160b。舉例來說，連接件28可以包括接合線、傳導(dǎo)帶、或O值電阻(S卩，0Ω電阻)，或其他類似物。連接件28不與第二連接桿142b接觸。第三電源條160c在第三連接桿142c與第四連接桿142d之間延伸，而且大體上平行于第三接地條130c。第三電源條160c整體連接至單一電源引線16a。同樣的，第二電源條160b通過跨過第三連接桿142c的連接件28電性連接至第三電源條160c。第四電源條160d在第一連接桿142a與第四連接桿142d之間，而且大體上沿芯片接合墊14的三個外圍邊緣延伸。第四電源條160d部分包圍芯片接合墊14且設(shè)置于臨近半導(dǎo)體芯片12b。如圖1所示，第四電源條160d電性連接至三條電源引線16a。第四電源條160d通過使用跨過第四連接桿142d的連接件28電性連接至第三電源條160c。選擇性地，可將解耦電容50安置在第四電源條160d和第四連接桿142d之間用于抑制電源噪聲。同樣的，第四電源條160d可以通過使用跨過第一連接桿142a的連接件28電性連接至第一電源條160a?？梢赃x擇解耦電容50安置在第四電源條160d和第一連接桿142a之間用于抑制電源噪聲。根據(jù)本實施例，第一電源條、第二電源條、第三電源條和第四電源條可以電性連接在一起，以形成可以完全包圍芯片接合墊14的連續(xù)的電源環(huán)，該電源環(huán)可以降低電源阻抗和電源噪聲。然而，應(yīng)該理解在某些時候第一電源條、第二電源條、第三電源條以及第四電源條可以不必全部電性耦接在一起。根據(jù)一個實施方式,在半導(dǎo)體芯片12a上的接合墊(bond pad) 123,其被認為是輸入/輸出接合墊(I/O pad),通常包括接地接合墊(ground pad) 123a、電源接合墊(powerpad) 123b以及信號接合墊(signal pad) 123c等。接合墊123通過接合線(bond wire) 18電性耦接至相對應(yīng)的接地條130、內(nèi)部引線116或電源條160。舉例來說，接地接合墊123a通過接合線18a電性耦接至接地條130，電源接合墊123b通過接合線18b電性耦接電源條160，并且信號接合墊123c通過接合線18c電性耦接至內(nèi)部引線116。由于電源條的較大區(qū)域可以接合更多接合線，因此可以改善接合至單一信號引線的擁擠引線導(dǎo)致的可靠性和合格率問題。圖4為根據(jù)本發(fā)明另一實施方式的引線框架封裝的相關(guān)部分的放大俯視圖。圖5為根據(jù)本發(fā)明另一實施方式的引線框架的剖面圖。其中相同或相似的區(qū)域、層以及元件指定相同或相似的編號。如圖4和圖5所示，連接桿142具有下沉結(jié)構(gòu)(downsetstructure) 242。在電源引線16a和電源條160之間提供下沉結(jié)構(gòu)260。使得電源條160能夠與接地條130共面。解耦電容50a安置在電源條160和下沉連接桿142之間且解耦電容50b安置在電源條160和接地條130之間。總之，本發(fā)明至少包括如下優(yōu)點:1)由于更多的電源引線可以接合在電源條的較大區(qū)域上，可以獲得低電源阻抗。2)由于將解耦電容納入封裝使得解耦路徑較短。3)由于減輕了電源條上的電源引線密度而獲得更高的封裝合格率。4)由于增加額外的電源環(huán)來減少電源阻抗，可實現(xiàn)使用較少的電源引線。雖然本發(fā)明已以較佳實施例揭露如上，然其并非用以限定本發(fā)明，任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可做些許更動與潤飾，因此本發(fā)明的保護范圍應(yīng)當(dāng)以權(quán)利要求書所界定的保護范圍為準。
權(quán)利要求
1.一種半導(dǎo)體封裝，其特征在于，包括: 芯片接合墊； 第一半導(dǎo)體芯片，安置于該芯片接合墊上； 多個引線，該多個引線包含第一電源引線和第二電源引線并且沿該芯片接合墊外圍邊緣設(shè)置； 至少一個連接桿，用于支撐該芯片接合墊； 第一電源條，設(shè)置于該連接桿的一側(cè)； 第二電源條，設(shè)置于該連接桿的另一側(cè)；以及 連接件，跨過該連接桿 并將該第一電源條與該第二電源條電性連接。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體封裝，其特征在于， 該第一電源條整體連接于該第一電源引線。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體封裝，其特征在于， 該第二電源條整體連接于該第二電源引線。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體封裝，其特征在于， 該第一電源條和該第二電源條均與該連接桿電性隔離。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體封裝，其特征在于， 該連接件包括至少一個接合線、傳導(dǎo)帶、或O值電阻(O Ω電阻)。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體封裝，其特征在于，包括， 第二半導(dǎo)體芯片，安置于該芯片接合墊上。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體封裝，其特征在于，包括， 至少一個接地條，沿該芯片接合墊的外圍邊緣部分延伸。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體封裝，其特征在于， 該接地條整體連接于該連接桿。
9.根據(jù)權(quán)利要求7所述的半導(dǎo)體封裝，其特征在于， 該接地條由下沉分流條整體連接至該芯片接合墊。
10.根據(jù)權(quán)利要求7所述的半導(dǎo)體封裝，其特征在于， 該第一電源條和該第二電源條的至少其中之一與該接地條齊平。
11.根據(jù)權(quán)利要求10所述的半導(dǎo)體封裝，其特征在于， 至少一個解耦電容安置于該第一電源條和該第二電源條的至少其中之一與該接地條之間。
12.根據(jù)權(quán)利要求1所述的半導(dǎo)體封裝，其特征在于， 該第一電源條和該第二電源條均與該引線的內(nèi)部引線齊平。
13.根據(jù)權(quán)利要求1所述的半導(dǎo)體封裝，其特征在于，包括， 至少一個解耦電容，安置于該連接桿與該第一電源條和該第二電源條的至少其中之一之間。
14.一種半導(dǎo)體封裝，其特征在于， 芯片接合墊； 至少一個半導(dǎo)體芯片，安置于該芯片接合墊上； 多個內(nèi)部引線，該多個內(nèi)部引線在第一水平面上并且沿該芯片接合墊外圍邊緣設(shè)置；多個連接桿，用于支撐該芯片接合墊；以及 圍繞該芯片接合墊的電源環(huán)，其中該電源環(huán)包括在該多個連接桿之間延伸的多個電源條，且該多個電源條通過跨過該多個連接桿的多個連接件而電性連接在一起。
15.根據(jù)權(quán)利要求14所述的半導(dǎo)體封裝，其特征在于， 該電源環(huán)與該多個內(nèi)部引線齊平。
16.根據(jù)權(quán)利要求14所述的半導(dǎo)體封裝，其特征在于， 該電源環(huán)從該第一水平面下沉至第二水平面。
17.根據(jù)權(quán)利要求14所述的半導(dǎo)體封裝，其特征在于， 該多個電源條與該多個連接桿電性隔尚。
18.根據(jù)權(quán)利要求14所述的半導(dǎo)體封裝，其特征在于， 至少一個解耦電容安置在該多個電源條中的一個電源條與該多個連接桿中的一個連接桿之間。
全文摘要
半導(dǎo)體封裝結(jié)構(gòu)(10)包括芯片接合墊(14)；至少一個半導(dǎo)體芯片(12a)，安置于該芯片接合墊(14)上；多個引線(16)，該多個引線(16)沿該芯片接合墊(14)外圍邊緣設(shè)置；至少一個連接桿(142)，用于支撐該芯片接合墊(14)；第一電源條(160a)，設(shè)置于該連接桿(142)的一側(cè)；第二電源條(160b)，設(shè)置于該連接桿(142)的另一側(cè)；以及連接件(28)，跨過該連接桿(142)并將該第一電源條(160a)與該第二電源條(160b)電性連接。
文檔編號H01L23/48GK103140923SQ201280002335
公開日2013年6月5日 申請日期2012年9月28日 優(yōu)先權(quán)日2011年9月30日
發(fā)明者陳南璋 申請人:聯(lián)發(fā)科技股份有限公司