用于射頻應(yīng)用的絕緣型襯底上的半導(dǎo)體的制造方法
【專利摘要】本發(fā)明涉及一種用于射頻應(yīng)用的絕緣型襯底上的半導(dǎo)體的制造方法，依次包括下面的步驟：（a）準(zhǔn)備電阻率大于500Ohm.cm的硅襯底（1），（b）在所述襯底（1）上形成多晶硅層（4），所述方法在步驟a）和步驟b）之間包括在襯底（1）上形成介電材料層（5）的步驟，介電材料層（5）不同于自然氧化層，厚度在0.5nm和10nm之間。
【專利說明】用于射頻應(yīng)用的絕緣型襯底上的半導(dǎo)體的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種用于射頻應(yīng)用的絕緣型襯底上的半導(dǎo)體的制造方法以及使用所述方法獲得的襯底。
【背景技術(shù)】
[0002]目前存在用于制造射頻(RF)器件的不同類型的襯底。
[0003]第一類型的襯底包括具有在絕緣襯底上的硅層的襯底，例如石英上硅(SOQ)襯底、藍(lán)寶石上硅(SOS)襯底或玻璃上硅(SOG)襯底。
[0004]這些襯底具有優(yōu)秀的射頻性能，但是由于硅的質(zhì)量差使這些襯底具有涉及邏輯器件的非常差的特性。它們也是非常昂貴的。
[0005]第二類型的襯底是高電阻率(HR)體硅襯底。
[0006]“高電阻率”具體地指高于5000hm.cm的電阻率。
[0007]盡管這些襯底確實具有不昂貴的優(yōu)勢，但是，這些襯底的性能比第一襯底的性能低，并且邏輯器件不受益于SOI型結(jié)構(gòu)的優(yōu)勢。
[0008]第三類型的襯底是高電阻率絕緣體上硅(HR-SOI)襯底，換句話說，由在高電阻率硅襯底上的硅層組成，厚氧化層隱埋在分界面處。這是該氧化層通常稱作BOX (“隱埋的氧化物”)的原因。
[0009]這些襯底尤其有利于邏輯器件的運行，但是它們的射頻性能不如SOQ襯底和SOS襯底的射頻性能好。
[0010]這些襯底具有這樣的缺點，它們有時包括在氧化層下面的低電阻率層。
[0011]出于本文的目的，“低電阻率”指的是低于5000hm.cm的電阻率。
[0012]該低電阻率層的存在可能是由于鍵合之前襯底的表面污染(例如由于硼和/或磷的凝聚)。然后，這些污染物在鍵合分界面處封裝，并且可以擴散到高電阻率襯底。
[0013]當(dāng)初始襯底是具有高密度填隙氧原子的硅襯底時，形成低電阻率層的另一個原因是:熱處理是必須的，以形成氧沉淀并且獲取所需的高電阻率。然而，在該處理之前或在該處理期間氧原子會在襯底中擴散，這導(dǎo)致在襯底中，尤其是接近于襯底的表面，形成具有低沉淀率的區(qū)域，因此電阻率低。
[0014]目前難以控制這兩個原因。
[0015]第四類型的襯底由HR-SOI型襯底組成，其中HR襯底通過添加阱來改善。
[0016]為此，已經(jīng)研發(fā)了不同的技術(shù)，但是這些技術(shù)具有的缺點是，對用于制造SOI及SOI上的器件的熱處理非常敏感。
[0017]因此，可以在氧化層(BOX)和HR襯底之間沉積多晶硅層。
[0018]關(guān)于該主題的進一步的信息可以在以下文獻中找到:D.Lederer、R.Lobet和J.-P.Raskin 所著的 “Enhanced high resistivity SOI wafers for RF applications，，，IEEE Intl.SOI Conf., pp.46-47,2004 ；D.Lederer 和 J.-P.Raskin, “New substratepassivation method dedicated to high resistivity SOI wafer fabrication withincreased substrate resistivity，，，IEEE Electron Device Letters, vol.26, n0.11,pp.805-807, 2005 ；D.Lederer 和 J.-P.Raskin, “RF performance of a commercialSOI technology transferred onto a passivated HR silicon substrate，，，IEEETransactions on Electron Devices, vol.55, n0.7, pp.1664-1671, 2008 ;以及 D.C.Kerr等Identification of RF harmonic distortion on Si substrates and its reductionusing a trap-rich layer”，978-1-4244-1856-5/08, IEEE2008IEEE。
[0019]圖1示出了如下襯底:包括HR硅襯底I，接著依次是多晶硅層4、氧化層2和形成襯底的有源層的單晶硅層3。
[0020]然而，多晶硅在高溫下再結(jié)晶，并且存在于多晶硅層和HR硅襯底之間的分界面處的摻雜劑擴散在HR硅襯底中，這具有降低其電阻率的效果。
[0021]圖2中的圖表中的曲線(a)(虛線所示)示出了在模擬用于生產(chǎn)HR-SOI襯底的熱預(yù)算的1100°C下進行6個小時的熱處理之后，被多晶硅層4覆蓋的圖1中的襯底I的電阻率P的變化，其作為深度d的函數(shù)。
[0022]因此，在該圖表上，橫坐標(biāo)d=0對應(yīng)于多晶硅層的上表面，換句話說，對應(yīng)于B0X2和多晶硅層4之間的分界面。
[0023]電阻率是使用擴展電阻分析(SRP)方法來進行測量的。
[0024]從曲線(a)可以看出，電阻率在層4中降低得非?？煲赃_到延伸到在多晶硅和HR硅之間的分界面之外的襯底I的最低水平。
[0025]在BOX下面大約2 μ m的深度之外，襯底I的電阻率快速增加以達到高電阻率值。
[0026]在該曲線上觀察到的電阻率的下降可以通過在上述熱處理期間多晶硅的再結(jié)晶和/或通過摻雜劑在多晶硅層4和襯底I之間的分界面處的擴散或甚至層4的上表面的污染來解釋。
[0027]在圖5中可以看出，大約三分之一的多晶硅從與襯底I的分界面開始再結(jié)晶，在圖5中的照片(a)是通過透射電子顯微鏡(TEM)獲得的層4和襯底I之間的分界面的圖像。
[0028]另一個技術(shù)由通過整個HR硅襯底擴散金組成。
[0029]例如，關(guān)于該主題的信息可以在以下文章中找到:D.M.Jordan、Kanad Mallik、R.J.Falster、P.R.Wilshaw所著的“Sem1-1nsulating silicon for microwave devices”，Solid-state phenomena Volsl56_158 (2010) ppl01-106,其中，作者提出通過在襯底上沉積金然后在高溫?zé)崽幚淼淖饔孟聰U散來將金雜質(zhì)引入硅襯底。這些金雜質(zhì)的作用是引入禁帶中的深能級并阻擋禁帶的中間處的費米能級，這使材料產(chǎn)生非常高的電阻率。
[0030]然而，防止金從襯底逸出是必要的；金是縮短硅的壽命非常強的元素并且無塵室和/或薄硅層的污染將使在其中制造的器件的性能嚴(yán)重變差。
[0031]為了防止金逸出，必須提供有效的擴散勢壘(例如，氮化物勢壘)，但是這會損害器件的性能。例如，氮化物電荷影響晶體管閾值電壓。
[0032]另一個相關(guān)專利是US6，548，382，相反地，其提出通過將雜質(zhì)捕獲在通過注入氣態(tài)種類或注入形成對稍后的熱處理不敏感的沉淀物的顆粒而形成的層中，來避免雜質(zhì)在HR襯底中存在。所述顆粒可以包括氧和/或其他材料，除金屬和半導(dǎo)體之外。然后，這些沉淀物形成雜質(zhì)捕獲點。
[0033]文獻W02010/002515公開了一種替代形式，其使用上述的HR-SOI襯底中的HR硅基襯底，通過用在具有標(biāo)準(zhǔn)電阻率的支撐物上包括具有高電阻率的厚半導(dǎo)體層的結(jié)構(gòu)來代替該體基礎(chǔ)襯底。
[0034]為了防止摻雜劑或污染物在擴散到該高電阻率半導(dǎo)體層中的支撐物中存在并因此降低其電阻率的風(fēng)險，推薦應(yīng)該在支撐物和所述半導(dǎo)體層之間放置擴散勢壘。這種擴散勢壘可以包括一個或幾個二氧化硅層和/或氮化硅層并且厚度至少為20nm。
[0035]而且，該電阻層由于其厚度大(大約50 μ m到100 μ m)而被看作是襯底。
[0036]用于射頻器件的襯底受電場的影響，該電場由于高頻率而滲透到襯底中并且影響任何電荷載流子，使得實現(xiàn)下列結(jié)果:首先具有無用的能量消耗(稱作“傳輸損耗”)，其次其可以影響其他器件，其他器件的行為將貫穿襯底而改變(稱作“串?dāng)_”現(xiàn)象)。
[0037]而且，增加并減少信號導(dǎo)致引起以主頻的諧振頻率的波的產(chǎn)生的襯底電容的變化。這些諧波及其組合可以形成寄生信號，這對于射頻應(yīng)用尤其有害。使用多晶硅層阻礙BOX下面的電位，從而限制電容變化并因此降低產(chǎn)生的諧波的功率。
[0038]最后，在BOX中存在任何電荷并且使用通過一些器件的DC電壓可以導(dǎo)致在BOX下面產(chǎn)生累積層或逆變層(因此高導(dǎo)電)。多晶硅層通過阻礙BOX下面的電位來消除該負(fù)面影響。
[0039]因此，本發(fā)明的第一個目的是限定用于制造HR-SOI型襯底的方法，其對于射頻應(yīng)用具有更好的性能。
[0040]本發(fā)明的另一個目的是獲得HR-SOI型襯底，將在其中或其上制造用于具有改善的操作特性的射頻器件的元件。

【發(fā)明內(nèi)容】

[0041]本發(fā)明公開了一種用于射頻應(yīng)用的絕緣型襯底上的半導(dǎo)體的制造方法，依次包括下面的步驟:
[0042](a)準(zhǔn)備電阻率大于5000hm.cm的娃襯底，
[0043](b)在所述襯底上形成多晶硅層，
[0044]所述方法的特征在于，在步驟a)和步驟b)之間包括在襯底上形成介電材料層的步驟，介電材料層不同于自然氧化層，厚度在0.5nm和IOnm之間。
[0045]有利地，方法在步驟(b)之后依次包括下面的步驟:
[0046](C)在所述多晶硅層和/或施主襯底的半導(dǎo)體材料層上形成介電材料層；
[0047](d)在施主襯底上鍵合在步驟(C)中獲得的襯底，步驟(C)中形成的介電層在分界面處；
[0048](e)從施主襯底分離所述薄層。
[0049]在多晶硅層中的摻雜劑的濃度小于或等于1016cm_3，并且優(yōu)選地小于或等于IO14Cm 3O
[0050]而且，多晶硅層的厚度在IOOnm和IOOOOnm之間，并且優(yōu)選地在300nm和3000nm之間。
[0051 ] 根據(jù)本發(fā)明的一個優(yōu)選實施方案，在多晶硅層下面形成的介電材料是二氧化硅。
[0052]本發(fā)明也涉及一種用于形成絕緣型襯底上的半導(dǎo)體的基礎(chǔ)襯底，包括電阻率大于5000hm.cm的娃襯底和多晶娃層,其特征在于,所述基礎(chǔ)襯底包括介電材料層,所述介電材料層不同于自然氧化層，在襯底和多晶娃層之間，厚度在0.5nm和IOnm之間。
[0053]本發(fā)明的另一個目的是用于射頻應(yīng)用的絕緣型襯底上的半導(dǎo)體，包括電阻率大于5000hm.cm的娃襯底,接著依次是多晶娃層、介電材料層和單晶半導(dǎo)體材料層,其特征在于，所述半導(dǎo)體包括不同于自然氧化層的介電材料層，所述介電材料層在襯底和多晶硅層之間，厚度小于或等于2nm，并且多晶硅層的電阻率至少等于襯底的電阻率。
[0054]在多晶硅層中的摻雜劑的濃度小于或等于1016cm_3，并且優(yōu)選地小于或等于IO14Cm 3O
[0055]多晶硅層的厚度在IOOnm和IOOOOnm之間，優(yōu)選地在300nm和3000nm之間。
[0056]最后，本發(fā)明涉及一種射頻器件，如上所述，所述射頻器件包括絕緣型襯底上的半導(dǎo)體中的半導(dǎo)體材料層中或半導(dǎo)體材料層上的元件。
【專利附圖】

【附圖說明】
[0057]閱讀下述參考所附幅圖的描述之后，將清楚本發(fā)明的特性和優(yōu)點，附圖中:
[0058]-圖1是已知HR-SOI型襯底的示意圖；
[0059]-圖2是顯示作為在襯底中的深度的函數(shù)的電阻率的變化的圖表，其中，Ca)針對根據(jù)現(xiàn)有技術(shù)的襯底，(b)針對符合本發(fā)明的襯底；
[0060]-圖3是符合本發(fā)明的HR-SOI襯底的示意圖；
[0061]-圖4A到圖4D示意地顯示了符合本發(fā)明的HR-SOI襯底的制造方法的步驟；
[0062]-圖5顯示了根據(jù)現(xiàn)有技術(shù)的HR-SOI襯底的多晶硅層的照片(a)和符合本發(fā)明的HR-SOI襯底的多晶硅層的照片(b)，照片(a)和(b)通過透射電子顯微鏡獲得；
[0063]-圖6是顯示作為在襯底中的深度的函數(shù)的電阻率的變化的圖表，(b)針對符合本發(fā)明的其中位于多晶硅層下面的介電層是二氧化硅層的襯底，(C)針對相似襯底但是具有氮化硅層而不是氧化層；
[0064]-圖7是符合本發(fā)明的其中介電層是氮化硅層的HR-SOI襯底的多晶硅層的照片，該照片通過透射電子顯微鏡獲得。
【具體實施方式】
[0065]圖3顯示了符合本發(fā)明的絕緣HR-SOI型襯底上的半導(dǎo)體的實例。
[0066]注意，各層的厚度不都根據(jù)相同的比例顯示，以使得圖更容易理解。
[0067]該襯底根據(jù)基礎(chǔ)襯底(像圖4B中所示的)獲得，該基礎(chǔ)襯底包括高電阻率硅襯底I，接著依次是介電材料(比如，二氧化硅)層5和多晶硅層4。
[0068]在該基礎(chǔ)襯底中的介電材料層5的厚度在0.5nm和IOnm之間，優(yōu)選地在3nm和5nm之間。
[0069]下面給出的詳細(xì)描述通常指的是作為優(yōu)選介電材料的二氧化硅(SiO2),那么層5指的是“氧化層”。
[0070]然而，本發(fā)明不限于該材料，并且可以使用任何其他類型的介電材料(比如，氮化硅或具有低介電常數(shù)(“低_k”)的任何電介質(zhì))來實現(xiàn)本發(fā)明。
[0071]下面詳細(xì)描述制造該基礎(chǔ)襯底的方法。
[0072]使用任何合適的方法來根據(jù)該基礎(chǔ)襯底制造絕緣型襯底(HR-SeOI)上的半導(dǎo)體。[0073]參考圖3，該HR-SeOI襯底包括高電阻率襯底1，接著依次是(基礎(chǔ)襯底的)多晶硅層4、介電材料層2 (也叫作BOX)以及半導(dǎo)體材料層3，例如硅(在SOI襯底的情況下)。
[0074]所述SOI襯底也可以包括在高電阻率襯底I和多晶硅層4之間的氧化層5，但是氧化層的厚度小于基礎(chǔ)襯底中層5的厚度。
[0075]下面將會看到，基礎(chǔ)襯底中氧化層5的厚度在形成SOI期間由于施加熱處理而降低。
[0076]該氧化層5由于其化學(xué)計量(SiO2)和其較高的密度而與自然氧化層不同。
[0077]在這方面，應(yīng)該注意到，自然氧化層不夠厚，也不具有足夠好的質(zhì)量來確保再結(jié)晶中的較大延遲。
[0078]相反地，例如通過快速熱氧化(RT0)、干燥熱氧化或低溫氧等離子體處理而形成的氧化層具有接近于SiO2的化學(xué)計量。
[0079]由于其較大的密度，這種氧化層足夠的堅固以承受熱處理并且防止或至少大大地延遲再結(jié)晶。
[0080]高于給定厚度(取決于使用的工藝、熱處理和氧化物中達到的應(yīng)力水平)，氧化物將完全穩(wěn)定并且不會破裂或消失。
[0081]用于防止或至少大大延遲多晶層的再結(jié)晶的合適的二氧化硅層具有吸收峰值，該吸收峰值通過FTIR-ATR (傅里葉變換紅外光譜-衰減全反射的首字母縮略詞)方法以大于1220CHT1、優(yōu)選地大于1230CHT1并且甚至更優(yōu)選地大于1240CHT1的波數(shù)測量。
[0082]例如，對于熱二氧化硅，吸收峰值對應(yīng)于大約1245CHT1的波數(shù)。
[0083]相反，對于自然二氧化硅，吸收峰值對應(yīng)于大約1210CHT1的波數(shù)。
[0084]對于FTIR-ATR方法的進一步細(xì)節(jié)，可以參考Kermit S.Kwan的論文“The Role ofPenetrant Structure on the Transport and Mechanical Properties of a ThermosetAdhesive，，，Virginia Polytechnic Institute and State University, 1998 的第 4 章。
[0085]襯底I是高電阻率硅襯底。
[0086]為了描述的目的，“高電阻率”指的是有效電阻率，該有效電阻率高于5000hm.cm,優(yōu)選地高于IOOOOhm.cm并且甚至更優(yōu)選地高于30000hm.cm,有效電阻率是等效電路中均勻電阻率元件的電阻率。
[0087]層4具有多晶結(jié)構(gòu)，換句話說層4由具有不同結(jié)晶取向并且可能具有非晶區(qū)的不同區(qū)域組成。
[0088]當(dāng)層4包括非晶區(qū)時，這些區(qū)在稍后施加到襯底上的熱處理期間結(jié)晶。
[0089]層4可以以非晶硅的形式來沉積，非晶硅在稍后的熱處理期間變成多晶。
[0090]有利地，層4通過MOCVD (金屬有機化學(xué)氣相沉積)來生產(chǎn)。
[0091]優(yōu)選地，層4具有非常低濃度的摻雜劑，換句話說，濃度低于或等于1016cm_3，優(yōu)選地低于或等于1014cm_3，并且甚至更優(yōu)選地低于1012cm_3。
`[0092]已在D.Lederei-PD.C.Kerr的上述文獻中示出，在多晶硅的晶界處存在的缺陷將極大地改善形成在這種SOI襯底上的射頻器件的性能。
[0093]層3是由所需的器件可以由其制成的任何半導(dǎo)體材料而制成的層。
[0094]優(yōu)選地，該層3是單晶硅層，但是層3也可以由鍺或SiGe或者II1-V或I1-VI型合金等組成。[0095]因為這是在其中或在其上制造器件的層，所以該層稱為有用層。
[0096]在襯底I和SOI多晶硅層4之間的二氧化硅層5的厚度通常小于2nm。
[0097]因此，二氧化硅層5足夠薄以對于自由載流子是透明的，從而它不防止多晶硅層4發(fā)揮其作用，該作用包括捕獲在下方的襯底I中散布的載流子。
[0098]應(yīng)該注意到，層5不一定是連續(xù)的；它可能在制造SOI和形成在SOI中或SOI上的器件期間而施加的熱處理期間在施加到層5的高機械應(yīng)力的作用下已經(jīng)破裂。
[0099]現(xiàn)在將參考圖4A到圖4D來描述HR-SOI襯底的制造方法。
[0100]圖4A和圖4B顯示形成基礎(chǔ)襯底1、5和4的步驟。
[0101]如圖4A所示，介電層5 (例如，由SiO2制成)形成在高電阻率襯底I上。
[0102]該氧化層的厚度將在稍后的熱處理期間減小。
[0103]形成層5，使得在制成SOI或最終的射頻器件之后，層5的剩余厚度為零或足夠小(即，小于或等于大約2nm)以致它不構(gòu)成載流子從襯底I到多晶硅層4的通道的障礙。
[0104]然而，層5的初始厚度必須是足夠的以防止多晶硅層4在制造SOI或最終的射頻器件而施加的熱處理期間再結(jié)晶，或至少大大延遲該再結(jié)晶。
[0105]考慮到這些限制，明智的選擇是形成厚度在0.5nm和IOnm之間,優(yōu)選地在3nm和5nm之間的介電層5，對作為直到完成最終的器件為止應(yīng)用到基礎(chǔ)襯底的熱預(yù)算(溫度，持續(xù)的時間)的函數(shù)的厚度作出選擇。
[0106]因此，已經(jīng)驗證，厚度為3.5nm的SiO2防止多晶硅在隨后數(shù)小時的1100°C的熱處理期間再結(jié)晶，這是形成絕緣襯底上的半導(dǎo)體并然后在有用層中或有用層上制造射頻器件期間應(yīng)用的典型熱預(yù)算。
[0107]層5也執(zhí)行捕獲功能，以在其形成期間捕獲襯底I的表面上存在的不需要的摻雜劑。
[0108]參考圖4B，使多晶或非晶硅層4在層5上生長。
[0109]本領(lǐng)域技術(shù)人員熟悉可以用于沉積以多晶或非晶形式的層的技術(shù)。
[0110]層4的厚度在IOOnm和IOOOOnm之間，優(yōu)選地在300nm和3000nm之間。
[0111]因而，因此獲得的襯底形成基礎(chǔ)襯底，用于實施使用下面描述的步驟制造絕緣型襯底上的半導(dǎo)體的方法。
[0112]參考圖4C，最終將形成BOX的全部或部分的介電材料層2形成在基礎(chǔ)襯底的層4上。
[0113]根據(jù)一個特定的實施方案，所述層2單獨形成BOX。
[0114]可選地(未示出)，介電材料層可以形成在基礎(chǔ)襯底層4上和將鍵合到基礎(chǔ)襯底以轉(zhuǎn)移薄層3的施主襯底面上，所述介電層的厚度的總和等于所需的B0X2的厚度。
[0115]根據(jù)另一個變體(未示出)，將形成BOX的層全部形成在將鍵合到基礎(chǔ)襯底的施主襯底表面上。
[0116]用于層2的材料可以是二氧化硅，或尤其有利的是低-K介電材料。
[0117]參考圖4D，包括將變成有用層3的施主襯底30鍵合到因此形成的結(jié)構(gòu)上。
[0118]本領(lǐng)域技術(shù)人員將能夠在所有已知的技術(shù)中選擇合適的技術(shù)。
[0119]例如，本文所示，可以使用涉及形成在鍵合之前劃定施主襯底30中的層3的邊界的弱化帶31的Smart-Cut? '型工藝。[0120]然后，層3從施主襯底30分離。
[0121]一旦弱化帶已經(jīng)創(chuàng)建，可以通過施加機械和/或熱和/或化學(xué)力發(fā)起沿著該帶解理。
[0122]可選地，可以通過“鍵合及背面蝕刻絕緣體上硅”(BESOI)方法從背面使施主襯底30變薄。
[0123]在可選擇的拋光/平面化步驟之后，得到圖3中所示的襯底。
[0124]然后，射頻器件可以通過本領(lǐng)域技術(shù)人員已知的任何方法形成在該SOI的層3中或該SOI的層3上。
[0125]由于用于制造該器件的工藝也涉及高溫?zé)崽幚?，所以位于多晶硅?下面的氧化層5的厚度可以進一步減小或?qū)涌赡鼙幌?br> [0126]然而，在該工藝的整個過程中，氧化層5將已防止或大大延遲多晶硅再結(jié)晶，并因此保持多晶結(jié)構(gòu)和從而的層4的高電阻率。
[0127]如果氧化層5足夠薄(通常，小于0.8nm)，在熱處理之后它已被消除。
[0128]如果氧化層5更厚，其厚度可以減小幾埃而不導(dǎo)致層的消除。
[0129]然而，施加到襯底的熱處理在層5產(chǎn)生非常強的機械應(yīng)力，這往往使層破裂并使其不連續(xù)。
[0130]而且，氧化物的溶解顯然地發(fā)生在晶界處，這可能由多晶硅層4中的氧濃度小于該層中氧的溶解度造成。
[0131]而且，即使氧化物的剩余厚度確實保持在多晶硅層4以下，它也足夠的薄從而不會使氧化層絕緣。
[0132]因此，不管該可能的剩余氧化層，多晶硅層4能夠捕獲在襯底I中循環(huán)的自由載流子，尤其是如果它不連續(xù)。
[0133]圖2中的圖表的曲線(b)(實線)顯示了在模擬用于生產(chǎn)HR-SOI襯底的熱預(yù)算的6個小時的1100°C下的熱處理之后，圖4B的襯底中作為深度d的函數(shù)的電阻率P的變化。
[0134]因此，如上所述，橫坐標(biāo)d=0對應(yīng)于多晶硅層的上表面，換句話說，對應(yīng)于B0X2和多晶硅層4之間的分界面。
[0135]為了說明的目的，氧化層5的厚度在該圖表上已被夸大；該厚度實際上大約為幾納米。
[0136]從曲線(b)上可以看出，多晶硅層的電阻率從與BOX的分界面開始大致保持不變，而大于根據(jù)現(xiàn)有技術(shù)的襯底中的多晶硅中觀察到的最大電阻率(接近于在下方的氧化層5觀察到的切口形狀的增加是SRP測量的假象)。
[0137]電阻率在氧化層5和襯底I之間的分界面處突然下降，然而，在與襯底I的分界面處達到最小值，遠(yuǎn)遠(yuǎn)大于針對根據(jù)現(xiàn)有技術(shù)的襯底獲得的值。
[0138]在HR硅的襯底I中觀察到的最小電阻率大約為800hm.cm,比現(xiàn)有技術(shù)中的大約大
兩個數(shù)量級。
[0139]層4中的電阻率保持較高的事實是由于多晶硅在上述熱處理期間不再結(jié)晶的事實，不像現(xiàn)有技術(shù)中的情況。
[0140]在圖5中的照片(b)中可以看出對多晶結(jié)構(gòu)的該保護，照片(b)呈現(xiàn)了在圖3中的層4和5與襯底I之間的分界面處的圖像，該圖像采用透射電子顯微鏡獲得。[0141]該結(jié)果必然是由于氧化層5的存在，由于其非晶結(jié)構(gòu)防止多晶硅再結(jié)晶。
[0142]而且，在HR硅襯底中獲得的最小電阻率值遠(yuǎn)遠(yuǎn)大于針對根據(jù)現(xiàn)有技術(shù)的襯底獲得的最小電阻率值的事實可以通過氧化層5捕獲襯底I的表面上存在的污染物的至少部分的事實來解釋。
[0143]二氧化硅的該特別作用在圖6中的圖表上示出，圖6示出了符合本發(fā)明的基礎(chǔ)襯底的電阻率的變化(實線曲線(b))和在類似于以前的襯底(但是其中SiO2層5被另一介電材料層代替，此處是氮化硅)的襯底中的電阻率的變化(虛線曲線(c))，換句話說，符合本發(fā)明的基礎(chǔ)襯底包括HR硅，接著依次是SiO2層5和多晶硅層4。
[0144]橫坐標(biāo)軸的原點(d=0)對應(yīng)于多晶娃層4的上表面。
[0145]1100°C下的熱處理施加到這兩個襯底6個小時，并且這些襯底包括應(yīng)用熱預(yù)算之后厚度大約為3.5nm的層5 (分別由SiO2和Si3N4制成)。
[0146]可見，如同SiO2層，通過多晶硅的電阻率保持較高的事實可以看出氮化硅層5用于阻礙再結(jié)晶，不像現(xiàn)有技術(shù)中的情況。
[0147]也可以從圖7中看出多晶硅層沒有再結(jié)晶，圖7是使用透射電子顯微鏡獲得的在圖3中的層4和5與襯底I之間的分界面的照片，在該照片上可以看出層5中的不同硅晶。
[0148]盡管本文呈現(xiàn)的實例中的氮化硅層實際上對接近于分界面的HR硅襯底I的電阻率無影響(與現(xiàn)有技術(shù)相比)，這也可以通過在沉積氮化硅層之前消除在襯底I的表面處的所有污染物來糾正。
[0149]本發(fā)明的示例性實施方案
[0150]第一步包括對高電阻率硅襯底應(yīng)用特別的清潔。
[0151]該清潔的目的是使在襯底表面處的摻雜劑(主要是硼原子和磷原子)的量最小。
[0152]合適的清潔方法例如可以包括使用稀釋到0.2%的氫氟酸(HF)來清潔以去除化學(xué)氧化物，接著依次是通過使用臭氧并然后使用鹽酸(HCl)來清潔以形成薄氧化層(換句話說厚度大約為0.7nm到0.8nm)。該循環(huán)可以重復(fù)兩次，以增加對不合需要的污染物所處的硅表面的消耗。
[0153]下一步是在高電阻率娃襯底的表面上形成薄氧化層(大約0.5nm到10nm)。
[0154]采用的技術(shù)包括本領(lǐng)域技術(shù)人員已知的標(biāo)準(zhǔn)熱氧化處理(如，快速熱氧化(RTO))、干燥熱氧化處理或低溫氧等離子體處理。
[0155]重要的是限制襯底暴露于清潔房間中的周圍空氣的時間，以便防止不需要的摻雜劑凝聚在表面上。
[0156]未摻雜的多晶硅層可以在先前形成的薄氧化層上生長。
[0157]這可以通過使用傳統(tǒng)的低壓力化學(xué)氣相沉積(LPCVD)方法或金屬有機化合物化學(xué)氣相沉淀(MOCVD)來實現(xiàn)。
[0158]例如，多晶娃層的厚度大約為I μ m并且它具有可能的最低摻雜劑濃度，換句話說，不多于大約1014cm_3，并且優(yōu)選地不少于1012cm_3。
[0159]可選地，可以執(zhí)行氧化物沉積或氧化步驟，或者熱處理或平面化步驟，以便為與包括將變成有用層的薄硅層的施主襯底鍵合準(zhǔn)備因此獲得的結(jié)構(gòu)的表面。
[0160]然后，使用本領(lǐng)域技術(shù)人員已知的任何方法來制造SeOI襯底，并且先前形成的結(jié)構(gòu)將形成接收襯底或基礎(chǔ)襯底。有利地，使用Smart Cut R乃法。 [0161] 顯然，上面已經(jīng)給出的實例僅是具體解釋并且絕不對本發(fā)明的范圍進行限制。
【權(quán)利要求】
1.一種用于射頻應(yīng)用的絕緣型襯底上的半導(dǎo)體的制造方法，依次包括下面的步驟: Ca)準(zhǔn)備電阻率大于5000hm.cm的娃襯底(I), (b )在所述襯底(I)上形成多晶硅層(4 )， 所述方法的特征在于，在步驟a)和步驟b)之間包括在襯底(I)上形成介電材料層(5)的步驟，所述介電材料層(5)不同于自然氧化層,厚度在0.5nm和IOnm之間。
2.根據(jù)權(quán)利要求1所述的方法，其特征在于，在步驟(b)之后依次包括下面的步驟: (c )在所述多晶硅層(4)和/或施主襯底(30 )的半導(dǎo)體材料層(3 )上形成介電材料層， (d)在所述施主襯底(30 )上鍵合在步驟(c )中獲得的襯底，步驟(c )中形成的介電層在分界面處， (e )從所述施主襯底(30 )分離所述薄層(3 )。
3.根據(jù)權(quán)利要求1或2所述的方法，其特征在于，在所述多晶硅層(4)中的摻雜劑的濃度小于或等于1016cm_3，并且優(yōu)選地小于或等于1014cm_3。
4.根據(jù)權(quán)利要求1至3中的任一項所述的方法，其特征在于，所述多晶硅層(4)的厚度在IOOnm和IOOOOnm之間，并且優(yōu)選地在300nm和3000nm之間。
5.根據(jù)權(quán)利要求1至4中的任一項所述的方法，其特征在于，形成在襯底(I)和所述多晶硅層(4)之間的層(5 )的 介電材料是二氧化硅。
6.一種用于形成絕緣型襯底上的半導(dǎo)體的基礎(chǔ)襯底，包括電阻率大于5000hm.cm的硅襯底(I)和多晶硅層(4)，其特征在于，所述基礎(chǔ)襯底包括介電材料層(5)，所述介電材料層(5)不同于自然氧化層,在襯底(I)和所述多晶娃層(4)之間，厚度在0.5nm和IOnm之間。
7.一種用于射頻應(yīng)用的絕緣型襯底上的半導(dǎo)體，包括電阻率大于5000hm.cm的娃襯底(1)，接著依次是多晶硅層(4)、介電材料層(2)和單晶半導(dǎo)體材料層(3)，其特征在于，所述半導(dǎo)體包括不同于自然氧化層、在襯底(I)和所述多晶硅層(4)之間、厚度小于或等于2nm的介電材料層(5)，并且所述多晶硅層(4)的電阻率至少等于襯底(I)的電阻率。
8.根據(jù)權(quán)利要求7所述的襯底，其特征在于，在所述多晶硅層(4)中的摻雜劑的濃度小于或等于1016cm_3，并且優(yōu)選地小于或等于IO14
_3
cm ο
9.根據(jù)權(quán)利要求7或8所述的襯底，其特征在于，所述多晶硅層(4)的厚度在IOOnm和IOOOOnm之間，并且優(yōu)選地在300nm和3000nm之間。
10.一種包括形成在根據(jù)權(quán)利要求7至9中的任一項所述的絕緣型襯底上的半導(dǎo)體中的半導(dǎo)體材料層(3)中或半導(dǎo)體材料層(3)上的元件的射頻器件。
【文檔編號】H01L21/762GK103460371SQ201280014148
【公開日】2013年12月18日 申請日期:2012年3月22日 優(yōu)先權(quán)日:2011年3月22日
【發(fā)明者】F·阿利貝爾, J·維迪耶 申請人:Soitec公司, 原子能和能源替代品委員會