半導(dǎo)體器件、半導(dǎo)體基板、半導(dǎo)體基板的制造方法及半導(dǎo)體器件的制造方法
【專利摘要】形成于第一半導(dǎo)體晶體層上的第一溝道型的第一MISFET的第一源極和第一漏極以及形成于第二半導(dǎo)體晶體層上的第二溝道型的第二MISFET的第二源極和第二漏極由同一種導(dǎo)電物質(zhì)構(gòu)成，該導(dǎo)電物質(zhì)的功函數(shù)ΦM滿足式1及式2的至少之一的關(guān)系，(式1)(式2)且其中，表示N型半導(dǎo)體晶體層的電子親和力、及Eg2表示P型半導(dǎo)體晶體層的電子親和力及禁帶寬度。
【專利說明】半導(dǎo)體器件、半導(dǎo)體基板、半導(dǎo)體基板的制造方法及半導(dǎo)體器件的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體器件、半導(dǎo)體基板、半導(dǎo)體基板的制造方法及半導(dǎo)體器件的制造方法。另外，本申請是在平成22年度，由獨立行政法人新能源.產(chǎn)業(yè)技術(shù)綜合開發(fā)機構(gòu)委托研究的“納米電子半導(dǎo)體新材料.新結(jié)構(gòu)納米電子器件技術(shù)開發(fā)硅平臺上πι-v族半導(dǎo)體溝道晶體管技術(shù)研究開發(fā)”，適用于產(chǎn)業(yè)技術(shù)能力強化法第19條的專利申請。
【背景技術(shù)】
[0002]GaAs, InGaAs等II1-V族化合物半導(dǎo)體具有高電子遷移率，Ge、SiGe等IV族半導(dǎo)體具有高空穴遷移率。因此，如果是由II1-V族化合物半導(dǎo)體構(gòu)成N溝道型的MOSFET (Metal-0xide-Semiconductor Field Effect Transistor,金屬氧化物半導(dǎo)體場效應(yīng)晶體管)，由IV族半導(dǎo)體構(gòu)成P溝道型的M0SFET，則能夠?qū)崿F(xiàn)具備高性能的CMOSFET (ComplementaryMetal-Oxide-Semiconductor Field Effect Transistor,互補金屬氧化物半導(dǎo)體場效應(yīng)晶體管)。非專利文獻I中公開了在單個基板上形成有以II1-V族化合物半導(dǎo)體為溝道的N溝道型MOSFET和以Ge為溝道的P溝道型MOSFET的CMOSFET結(jié)構(gòu)。
[0003]非專利文獻I:S.Takagi，et al.，SSE, vol.51，pp.526-536,2007.
【發(fā)明內(nèi)容】

[0004]發(fā)明要解決的問題
[0005]為了將以II1-V族化合物半導(dǎo)體為溝道的N溝道型MISFET(Metal-1nsulator-Semiconductor Field-Effect Transistor,金屬-絕緣體-半導(dǎo)體場效應(yīng)晶體管)(以下簡稱為“nMISFET”)和以IV族半導(dǎo)體為溝道的P溝道型MISFET(以下簡稱為:“pMISFET”)形成于一個基板上，就需要有將nMISFET用的II1-V族化合物半導(dǎo)體和pMISFET用的IV族半導(dǎo)體形成于同一基板上的技術(shù)。當考慮到制造LSI (Large Scale Integration,大規(guī)模集成電路)時，最好將nMISFET用的II1-V族化合物半導(dǎo)體晶體層和pMISFET用的IV族半導(dǎo)體晶體層形成于可利用現(xiàn)有制造裝置和現(xiàn)有工藝的硅基板上。
[0006]另外，為了將由 nMISFET 和 pMISFET 構(gòu)成的 CMISFET (ComplementaryMetal-1nsulator-Semiconductor Field-Effect Transistor)低價格且高效率地制造成LSI，最好要采用同時形成nMISFET和pMISFET的制造過程。尤其是，如果能夠同時形成nMISFET的源極和漏極以及pMISFET的源極和漏極，則能夠簡化工藝，削減成本，并同時能夠容易地應(yīng)對元件的微細化。
[0007]例如，在nMISFET的源漏極形成區(qū)域及pMISFET的源漏極形成區(qū)域?qū)⒆鳛樵绰O的材料形成為薄膜，進而通過光刻等進行構(gòu)圖成形，從而能夠同時形成mMISFET的源極和漏極以及pMISFET的源極和漏極。然而，在形成nMISFET的II1-V族化合物半導(dǎo)體晶體層與形成pMISFET的IV族半導(dǎo)體晶體層中，構(gòu)成材料不同。因此，nMISFET或pMISFET的一方或雙方的源漏極區(qū)域的電阻變大，或者nMISFET或pMISFET的一方或雙方的源漏極區(qū)域與源漏極電極之間的接觸電阻變大。因此很難減小nMISFET和pMISFET雙方的源漏極區(qū)域的電阻或與源漏極電極的接觸電阻。
[0008]本發(fā)明的目的是提供一種半導(dǎo)體器件及其制造方法，當在一個基板上形成由溝道為II1-V族化合物半導(dǎo)體的nMISFET和溝道為IV族半導(dǎo)體的pMISFET構(gòu)成的CMISFET時，同時形成nMISFET和pMISFET的各個源極及各個漏極，并且減小源漏極區(qū)域的電阻或與源漏極電極的接觸電阻。而且，該目的還在于提供一種適用于這種技術(shù)的半導(dǎo)體基板。
[0009]解決問題的方案
[0010]為了解決上述問題，在本發(fā)明的第一方式中提供一種半導(dǎo)體器件，包括:基底基板；第一半導(dǎo)體晶體層，位于基底基板的上方；第二半導(dǎo)體晶體層，位于第一半導(dǎo)體晶體層的部分區(qū)域的上方；第一 MISFET，以第一半導(dǎo)體晶體層中上方?jīng)]有第二半導(dǎo)體晶體層的區(qū)域的一部分為溝道，具有第一源極及第一漏極；以及第二 MISFET，以第二半導(dǎo)體晶體層的一部分為溝道，具有第二源極及第二漏極；第一 MISFET為第一溝道型的MISFET，第二MISFET為與第一溝道型不同的第二溝道型的MISFET ;第一源極、第一漏極、第二源極及第二漏極由同一種導(dǎo)電物質(zhì)構(gòu)成，導(dǎo)電物質(zhì)的功函數(shù)ΦΜ滿足式I及式2的至少之一的關(guān)系，
[0011](式I) φι<ΦΜ<φ2+Εο2
[0012](式2) |Φμ~ΦιI^0.1eV，且，| (cp2+Eg2) -Φμ|在0.leV"ο
[0013]其中，φι表示構(gòu)成第一半導(dǎo)體晶體層及第二半導(dǎo)體晶體層中一部分發(fā)揮N型溝道功能的半導(dǎo)體晶體層的晶體的電子親和力，《Ρ2及Eg2表示構(gòu)成第一半導(dǎo)體晶體層及第二半導(dǎo)體晶體層中一部分發(fā)揮P型溝道功能的半導(dǎo)體晶體層的晶體的電子親和力及禁帶寬度。
[0014]還可以進一步包括:第一隔離層，位于基底基板與第一半導(dǎo)體晶體層之間，用于將基底基板與第一半導(dǎo)體晶體層電隔離；以及第二隔離層，位于第一半導(dǎo)體晶體層與第二半導(dǎo)體晶體層之間，用于將第一半導(dǎo)體晶體層與第二半導(dǎo)體晶體層電隔離。
[0015]還可以進一步包括:第二隔離層，位于第一半導(dǎo)體晶體層與第二半導(dǎo)體晶體層之間，用于將第一半導(dǎo)體晶體層與第二半導(dǎo)體晶體層電隔離。此時，基底基板與第一半導(dǎo)體晶體層在接合面處相接觸；基底基板的位于接合面附近的區(qū)域可以含有表現(xiàn)出P型或η型導(dǎo)電類型的雜質(zhì)原子；第一半導(dǎo)體晶體層的位于接合面附近的區(qū)域可以含有表現(xiàn)出與基底基板含有的雜質(zhì)原子所表現(xiàn)出的導(dǎo)電類型不同的導(dǎo)電類型的雜質(zhì)原子。
[0016]基底基板可以與第一隔離層相接觸，此時，基底基板的與第一隔離層相接觸的區(qū)域具有導(dǎo)電性；對基底基板的與第一隔離層相接觸的區(qū)域施加的電壓可以作為背柵電壓作用于第一MISFET。第一半導(dǎo)體晶體層可以與第二隔離層相接觸，此時，第一半導(dǎo)體晶體層的與第二隔離層相接觸的區(qū)域具有導(dǎo)電性；對第一半導(dǎo)體晶體層的與第二隔離層相接觸的區(qū)域施加的電壓可以作為背柵電壓作用于第二 MISFET。
[0017]當?shù)谝话雽?dǎo)體晶體層由IV族半導(dǎo)體晶體構(gòu)成時，第一 MISFET最好為P溝道型MISFET ;當?shù)诙雽?dǎo)體晶體層由II1-V族化合物半導(dǎo)體晶體構(gòu)成時，第二 MISFET最好為N溝道型MISFET。當?shù)谝话雽?dǎo)體晶體層由II1-V族化合物半導(dǎo)體晶體構(gòu)成，第一 MISFET最好為N溝道型MISFET ;當?shù)诙雽?dǎo)體晶體層由IV族半導(dǎo)體晶體構(gòu)成時，第二 MISFET最好為P溝道型MISFET。
[0018]作為導(dǎo)電物質(zhì)可以舉出TiN、TaN、石墨烯、HfN或WN。[0019]在本發(fā)明的第二方式中提供一種用于第一方式的半導(dǎo)體器件的半導(dǎo)體基板，包括:基底基板、第一半導(dǎo)體晶體層和第二半導(dǎo)體晶體層，第一半導(dǎo)體晶體層位于基底基板的上方，第二半導(dǎo)體晶體層位于第一半導(dǎo)體晶體層的一部分或全部的上方。
[0020]可以進一步包括:第一隔離層，位于基底基板與第一半導(dǎo)體晶體層之間，用于將基底基板與第一半導(dǎo)體晶體層電隔離；以及第二隔離層，位于第一半導(dǎo)體晶體層與第二半導(dǎo)體晶體層之間，用于將第一半導(dǎo)體晶體層與第二半導(dǎo)體晶體層電隔離。此時，作為第一隔離層可以舉出由非晶質(zhì)絕緣體構(gòu)成的物質(zhì)?；蛘撸鳛榈谝桓綦x層可以舉出由具有比構(gòu)成第一半導(dǎo)體晶體層的半導(dǎo)體晶體的禁帶寬度更大禁帶寬度的半導(dǎo)體晶體構(gòu)成的物質(zhì)。
[0021]可以進一步包括:第二隔離層，位于第一半導(dǎo)體晶體層與第二半導(dǎo)體晶體層之間，用于將第一半導(dǎo)體晶體層與第二半導(dǎo)體晶體層電隔離。此時，基底基板與第一半導(dǎo)體晶體層在接合面處相接觸；基底基板的位于接合面附近的區(qū)域可以含有表現(xiàn)出P型或η型導(dǎo)電類型的雜質(zhì)原子；第一半導(dǎo)體晶體層的位于接合面附近的區(qū)域可以含有表現(xiàn)出與基底基板含有的雜質(zhì)原子所表現(xiàn)出的導(dǎo)電類型不同的導(dǎo)電類型的雜質(zhì)原子。
[0022]作為第二隔離層可以舉出由非晶質(zhì)絕緣體構(gòu)成的物質(zhì)?；蛘?，作為第二隔離層可以舉出由具有比構(gòu)成第二半導(dǎo)體晶體層的半導(dǎo)體晶體的禁帶寬度更大的禁帶寬度的半導(dǎo)體晶體構(gòu)成的物質(zhì)?？梢跃哂卸鄠€第二半導(dǎo)體晶體層。此時，多個第二半導(dǎo)體晶體層的每一個最好規(guī)則地排列于與基底基板的上表面相平行的面內(nèi)。
[0023]在本發(fā)明第三方式中提供一種半導(dǎo)體基板的制造方法，是制造第二方式的半導(dǎo)體基板的方式，包括:第一半導(dǎo)體晶體層形成步驟，在基底基板的上方形成第一半導(dǎo)體晶體層；以及第二半導(dǎo)體晶體層形成步驟，在第一半導(dǎo)體晶體層中的部分區(qū)域的上方形成第二半導(dǎo)體晶體層；第二半導(dǎo)體晶體層形成步驟包括:外延生長步驟，通過外延晶體生長法在半導(dǎo)體晶體層形成基板上形成第二半導(dǎo)體晶體層；第二隔離層形成步驟，在第一半導(dǎo)體晶體層上、第二半導(dǎo)體晶體層上、或第一半導(dǎo)體晶體層及第二半導(dǎo)體晶體層的雙方上形成用于將第一半導(dǎo)體晶體層與第二半導(dǎo)體晶體層電隔離的第二隔離層；以及貼合步驟，將具有第一半導(dǎo)體晶體層的基底基板與半導(dǎo)體晶體層形成基板進行貼合，以使得第一半導(dǎo)體晶體層上的第二隔離層與第二半導(dǎo)體晶體層相接合，或者使得第二半導(dǎo)體晶體層上的第二隔離層與第一半導(dǎo)體晶體層相接合，或者使得第一半導(dǎo)體晶體層上的第二隔離層與第二半導(dǎo)體晶體層上的第二隔離層相接合。
[0024]第一半導(dǎo)體晶體層形成步驟可以包括:外延生長步驟，通過外延晶體生長法在半導(dǎo)體晶體層形成基板上形成第一半導(dǎo)體晶體層；第一隔離層形成步驟，在基底基板上、第一半導(dǎo)體晶體層上、或者基底基板及第一半導(dǎo)體晶體層的雙方上形成用于將基底基板與第一半導(dǎo)體晶體層電隔離的第一隔離層；以及貼合步驟，將基底基板與半導(dǎo)體晶體層形成基板進行貼合，以使得基底基板上的第一隔離層與第一半導(dǎo)體晶體層相接合，或者使得第一半導(dǎo)體晶體層上的第一隔離層與基底基板相接合，或者使得基底基板上的第一隔離層與第一半導(dǎo)體晶體層上的第一隔離層相接合。
[0025]當?shù)谝话雽?dǎo)體晶體層由SiGe構(gòu)成，且第二半導(dǎo)體晶體層由II1-V族化合物半導(dǎo)體晶體構(gòu)成時，可以在第一半導(dǎo)體晶體層形成步驟之前包括在基底基板上形成由絕緣體構(gòu)成的第一隔離層的步驟；第一半導(dǎo)體晶體層形成步驟可以包括:在第一隔離層上形成成為第一半導(dǎo)體晶體層的初始材料的SiGe層的步驟；以及在氧化氛圍氣中加熱SiGe層，通過將表面氧化來提高SiGe層中的Ge原子濃度的步驟。
[0026]當?shù)谝话雽?dǎo)體晶體層由IV族半導(dǎo)體晶體構(gòu)成，且第二半導(dǎo)體晶體層由II1-V族化合物半導(dǎo)體晶體構(gòu)成時，可以包括:在由IV族半導(dǎo)體晶體構(gòu)成的半導(dǎo)體層材料基板的表面形成由絕緣體構(gòu)成的第一隔離層的步驟；經(jīng)由第一隔離層將陽離子注入到半導(dǎo)體層材料基板的預(yù)定分離深度的步驟；將半導(dǎo)體層材料基板與基底基板進行貼合，以使得第一隔離層的表面與基底基板的表面相接合的步驟；加熱半導(dǎo)體層材料基板及基底基板，使注入到預(yù)定分離深度的陽離子與構(gòu)成半導(dǎo)體層材料基板的IV族原子發(fā)生反應(yīng)，使位于預(yù)定分離深度的IV族半導(dǎo)體晶體變性的步驟；通過分離半導(dǎo)體層材料基板與基底基板，使得從IV族半導(dǎo)體晶體在變性的步驟中變性的變性部位開始，將位于基底基板側(cè)的IV族半導(dǎo)體晶體從半導(dǎo)體層材料基板剝離的步驟；以及對基底基板上殘留的由IV族半導(dǎo)體晶體構(gòu)成的晶體層進行研磨的步驟。
[0027]在第一半導(dǎo)體晶體層形成步驟之前可以包括:通過外延生長法在基底基板上形成由具有比構(gòu)成第一半導(dǎo)體晶體層的半導(dǎo)體晶體的禁帶寬度更大的禁帶寬度的半導(dǎo)體晶體構(gòu)成的第一隔離層的步驟。此時，作為第一半導(dǎo)體晶體層形成步驟可以舉出通過外延生長法在第一隔離層上形成第一半導(dǎo)體晶體層的步驟。
[0028]作為第一半導(dǎo)體晶體層形成步驟可以舉出通過外延生長法在基底基板上形成第一半導(dǎo)體晶體層的步驟。此時，基底基板可以在表面附近含有表現(xiàn)出P型或η型導(dǎo)電類型的雜質(zhì)原子；在通過外延生長法形成第一半導(dǎo)體晶體層的步驟中，可以由表現(xiàn)出與基底基板含有的雜質(zhì)原子所表現(xiàn)出的導(dǎo)電類型不同的導(dǎo)電類型的雜質(zhì)原子對第一半導(dǎo)體晶體層進行摻雜。
[0029]在本發(fā)明第四方式中提供一種半導(dǎo)體基板的制造方法，是制造第二方式的半導(dǎo)體基板的方法，包括:第二半導(dǎo)體晶體層形成步驟，通過外延晶體生長法在半導(dǎo)體晶體層形成基板上形成第二半導(dǎo)體晶體層；第二隔離層形成步驟，通過外延晶體生長法在第二半導(dǎo)體晶體層上形成由具有比構(gòu)成第二半導(dǎo)體晶體層的半導(dǎo)體晶體的禁帶寬度更大的禁帶寬度的半導(dǎo)體晶體構(gòu)成的第二隔離層；第一半導(dǎo)體晶體層形成步驟，通過外延晶體生長法在第二隔離層上形成第一半導(dǎo)體晶體層；第一隔離層形成步驟，在基底基板上、第一半導(dǎo)體晶體層上、或基底基板及第一半導(dǎo)體晶體層的雙方上形成用于將基底基板與第一半導(dǎo)體晶體層電隔離的第一隔離層；以及貼合步驟，將基底基板與半導(dǎo)體晶體層形成基板進行貼合，以使得基底基板上的第一隔離層與第一半導(dǎo)體晶體層相接合，或者使得第一半導(dǎo)體晶體層上的第一隔離層與基底基板相接合，或者使得基底基板上的第一隔離層與第一半導(dǎo)體晶體層上的第一隔離層相接合。
[0030]在上述第三方式及第四方式的半導(dǎo)體基板的制造方法中可以進一步包括:在半導(dǎo)體晶體層形成基板上形成半導(dǎo)體晶體層之前，通過外延晶體生長法在半導(dǎo)體晶體層形成基板的表面形成晶體性犧牲層的步驟；以及在將基底基板與半導(dǎo)體晶體層形成基板進行貼合之后，通過去除晶體性犧牲層，將通過外延生長法在半導(dǎo)體晶體層形成基板上形成的半導(dǎo)體晶體層與半導(dǎo)體晶體層形成基板進行分離的步驟。也包括以下的任一步驟:在使第二半導(dǎo)體晶體層進行外延晶體生長之后將第二半導(dǎo)體晶體層進行規(guī)則排列構(gòu)圖的步驟；或者使第二半導(dǎo)體晶體層預(yù)先規(guī)則排列地進行選擇性外延生長的步驟。
[0031]在本發(fā)明的第五方式中提供一種半導(dǎo)體器件的制造方法，包括:使用第三方式或第四方式的半導(dǎo)體基板的制造方法制造具有第一半導(dǎo)體晶體層及第二半導(dǎo)體晶體層的半導(dǎo)體基板的步驟；在第一半導(dǎo)體晶體層及第二半導(dǎo)體晶體層的每一個上形成功函數(shù)ΦΜ滿足式I及式2的至少之一的關(guān)系的導(dǎo)電物質(zhì)的步驟；將形成柵極電極的區(qū)域的導(dǎo)電物質(zhì)去除的步驟；在去除了導(dǎo)電物質(zhì)的區(qū)域形成柵極絕緣層及柵極電極的步驟；以及對導(dǎo)電物質(zhì)進行構(gòu)圖并加熱，在第一半導(dǎo)體晶體上的柵極電極的兩側(cè)形成第一源極及第一漏極，在第二半導(dǎo)體晶體上的柵極電極的兩側(cè)形成第二源極及第二漏極的步驟；
[0032](式I) φι<ΦΜ<φ2+Ε,,2
[0033](式2) ΙΦΜ-fil^0.leV? IL I (φ2+ε?2) -ΦΜ|≤OH
[0034]其中，φι表示構(gòu)成第一半導(dǎo)體晶體層及第二半導(dǎo)體晶體層中一部分發(fā)揮N型溝道功能的半導(dǎo)體晶體層的晶體的電子親和力，92及Eg2表示構(gòu)成第一半導(dǎo)體晶體層及第二半導(dǎo)體晶體層中一部分發(fā)揮P型溝道功能的半導(dǎo)體晶體層的晶體的電子親和力及禁帶寬度。
【專利附圖】

【附圖說明】
[0035]圖1顯示半導(dǎo)體器件100的剖面。
[0036]圖2顯示半導(dǎo)體器件100的制造過程的剖面。
[0037]圖3顯示半導(dǎo)體器件100的制造過程的剖面。
[0038]圖4顯示半導(dǎo)體器件100的制造過程的剖面。
[0039]圖5顯示半導(dǎo)體器件100的制造過程的剖面。
[0040]圖6顯示半導(dǎo)體器件100的制造過程的剖面。
[0041]圖7顯示半導(dǎo)體器件100的制造過程的剖面。
[0042]圖8顯示半導(dǎo)體器件100的制造過程的剖面。
[0043]圖9顯示另一半導(dǎo)體器件的制造過程的剖面。
[0044]圖10顯示另一半導(dǎo)體器件的制造過程的剖面。
[0045]圖11顯示另一半導(dǎo)體器件的制造過程的剖面。
[0046]圖12顯示再一半導(dǎo)體器件的制造過程的剖面。
[0047]圖13顯示再一半導(dǎo)體器件的制造過程的剖面。
[0048]圖14顯示半導(dǎo)體器件200的剖面。
[0049]圖15為從上方觀察nMOSFET時的SEM照片。
[0050]圖16為觀察nMOSFET的柵極部分的剖面時的TEM照片。
[0051]圖17為顯示柵極電壓對源極電流特性的曲線圖。
[0052]圖18為顯示柵極電壓對源極電流特性的曲線圖。
[0053]圖19為顯示柵極電壓對源極電流特性的曲線圖。
[0054]圖20為顯示相對于柵極長度的SS值的曲線圖。
[0055]圖21為顯示相對于柵極長度的DIBL值的曲線圖。
【具體實施方式】
[0056]圖1顯示半導(dǎo)體器件100的剖面。半導(dǎo)體器件100包括:基底基板102、第一半導(dǎo)體晶體層104、第二半導(dǎo)體晶體層106。本例所述半導(dǎo)體器件100在基底基板102與第一半導(dǎo)體晶體層104之間具有第一隔離層108，在第一半導(dǎo)體晶體層104與第二半導(dǎo)體晶體層106之間具有第二隔離層110。另外，從圖1所示實施例能夠得到如下至少兩個發(fā)明，一個是以基底基板102、第一半導(dǎo)體晶體層104和第二半導(dǎo)體晶體層106為構(gòu)成要件的半導(dǎo)體基板的發(fā)明，另一個是以基底基板102、第一隔離層108、第一半導(dǎo)體晶體層104、第二隔離層110和第二半導(dǎo)體晶體層106為構(gòu)成要件的半導(dǎo)體基板的發(fā)明。在第一半導(dǎo)體晶體層104上形成有第一 MISFET120，在第二半導(dǎo)體晶體層106上形成有第二 MISFET130。
[0057]作為基底基板102可以舉出表面為娃晶體的基板。作為表面為娃晶體的基板可以舉出娃基板或SOI (Silicon on Insulator,絕緣體上娃)基板,最好為娃基板。通過使用表面為硅晶體的基板作為基底基板102，能夠利用現(xiàn)有的制造裝置和現(xiàn)有的制造過程，從而能夠提聞研發(fā)及制造的效率。基底基板102并不限于表面為娃晶體的基板,也可以為玻璃、陶瓷、塑料等絕緣體基板，金屬等導(dǎo)電體基板，或者碳化硅等半導(dǎo)體基板。
[0058]第一半導(dǎo)體晶體層104位于基底基板102的上方。第一半導(dǎo)體晶體層104由IV族半導(dǎo)體晶體或II1-V族化合物半導(dǎo)體晶體構(gòu)成。第一半導(dǎo)體晶體層104的厚度最好為20nm以下。通過使第一半導(dǎo)體晶體層104的厚度為20nm以下，能夠構(gòu)成超薄膜體的第一MISFET120。通過將第一 MISFET120的本體制成超薄膜，能夠抑制短溝道效應(yīng)，并能夠減少第一 MISFET120的漏電流。
[0059]第二半導(dǎo)體晶體層106位于第一半導(dǎo)體晶體層104表面的一部分的上方。即第二半導(dǎo)體晶體層106位于第一半導(dǎo)體晶體層104中的部分區(qū)域的上方，在第一半導(dǎo)體晶體層104的區(qū)域中上方?jīng)]有第二半導(dǎo)體晶體層106的區(qū)域部分發(fā)揮第一 MISFET120的溝道的功能。第二半導(dǎo)體晶體層106由II1-V族化合物半導(dǎo)體晶體或IV族半導(dǎo)體晶體構(gòu)成。第二半導(dǎo)體晶體層106的厚度最好為20nm以下。通過使第二半導(dǎo)體晶體層106的厚度為20nm以下，能夠構(gòu)成超薄膜體的第二 MISFET130。通過將第二 MISFET130的本體制成超薄膜，能夠抑制短溝道效應(yīng)，并能夠減少第二 MISFET130的漏電流。
[0060]通過采用II1-V族化合物半導(dǎo)體晶體使電子遷移率變高，通過采用IV族半導(dǎo)體晶體尤其是Ge使空穴遷移率變高，因此，最好在II1-V族化合物半導(dǎo)體晶體層形成N溝道型MISFET,并在IV族半導(dǎo)體晶體層形成P溝道型MISFET。也就是說，當?shù)谝话雽?dǎo)體晶體層104由IV族半導(dǎo)體晶體構(gòu)成，且第二半導(dǎo)體晶體層106由II1-V族化合物半導(dǎo)體晶體構(gòu)成時，最好使第一 MISFET120成為P溝道型MISFET，使第二 MISFET130成為N溝道型MISFET。
[0061]相反，當?shù)谝话雽?dǎo)體晶體層104由II1-V族化合物半導(dǎo)體晶體構(gòu)成，且第二半導(dǎo)體晶體層106由IV族半導(dǎo)體晶體構(gòu)成時，最好使第一 MISFET120作為N溝道型MISFET，使第二 MISFET130成為P溝道型MISFET。從而能夠提高第一 MISFET120和第二 MISFET130各自的性能，使由第一 MISFET120和第二 MISFET130構(gòu)成的CMISFET的性能最大化。
[0062]作為IV族半導(dǎo)體晶體可以舉出Ge晶體或SixGei_x(0 ( χ<1)晶體。當IV族半導(dǎo)體晶體為SixGei_x晶體時，X最好為0.10以下。作為II1-V族化合物半導(dǎo)體晶體可以舉出InxGahAsOKx(I)晶體、InAs晶體、GaAs晶體、InP晶體。另外，作為II1-V族化合物半導(dǎo)體晶體可以舉出與GaAs或InP晶格匹配或者準晶格匹配的II1-V族化合物半導(dǎo)體的混晶。而且，作為II1-V族化合物半導(dǎo)體晶體可以舉出該混晶與Ιηχ6&1_χΑ8(0〈Χ〈1)晶體、InAs晶體、GaAs晶體或InP晶體的層疊體。另外，作為II1-V族化合物半導(dǎo)體晶體優(yōu)選的是InxGahAs(CKxd)晶體和InAs晶體,更加優(yōu)選的是InAs晶體。[0063]第一隔離層108位于基底基板102與第一半導(dǎo)體晶體層104之間。第一隔離層108將基底基板102與第一半導(dǎo)體晶體層104電隔離。
[0064]第一隔離層108可以由非晶質(zhì)絕緣體構(gòu)成。當?shù)谝话雽?dǎo)體晶體層104和第一隔離層108是由貼合法、氧化濃縮法或智能切割法形成時，第一隔離層108由非晶質(zhì)絕緣體構(gòu)成。作為由非晶質(zhì)絕緣體構(gòu)成的第一隔離層108可以舉出由A1203、AIN、Ta2O5, ZrO2, HfO2,La203、Si0x (如SiO2)、SiNx (如Si3N4)及SiOxNy中的至少一種構(gòu)成的層或者是從其中選出的至少兩層的疊層。
[0065]第一隔離層108可以由具有比構(gòu)成第一半導(dǎo)體晶體層104的半導(dǎo)體晶體的禁帶寬度更大的禁帶寬度的半導(dǎo)體晶體構(gòu)成。這種半導(dǎo)體晶體可以通過外延晶體生長法而形成。當?shù)谝话雽?dǎo)體晶體層104為InGaAs晶體層或GaAs晶體層時，作為構(gòu)成第一隔離層108的半導(dǎo)體晶體可以舉出:AlGaAs晶體、AlInGaP晶體、AlGaInAs晶體、InP晶體。當?shù)谝话雽?dǎo)體晶體層104為Ge晶體層時，作為構(gòu)成第一隔離層108的半導(dǎo)體晶體可以舉出=SiGe晶體、Si晶體、SiC晶體或C晶體。
[0066]第二隔離層110設(shè)置于第一半導(dǎo)體晶體層104與第二半導(dǎo)體晶體層106之間。第二隔離層110將第一半導(dǎo)體晶體層104與第二半導(dǎo)體晶體層106進行電隔離。
[0067]第二隔離層110也可以由非晶質(zhì)絕緣體構(gòu)成。當?shù)诙雽?dǎo)體晶體層106及第二隔離層110是通過貼合法而形成時，第二隔離層110為非晶質(zhì)絕緣體。作為由非晶質(zhì)絕緣體構(gòu)成的第二隔離層 110 可以舉出:由 Al203、AlN、Ta205、Zr02、Hf02、La203、Si0x (例如=SiO2),SiNx(例如=Si3N4)及SiOxNy中的至少之一構(gòu)成的層，或者是從中選出的至少兩個層的疊層。
[0068]第二隔離層110可以由具有比構(gòu)成第二半導(dǎo)體晶體層106的半導(dǎo)體晶體的禁帶寬度更大的禁帶寬度的半導(dǎo)體晶體構(gòu)成。這種半導(dǎo)體晶體可以通過外延晶體生長法而形成。當?shù)诙雽?dǎo)體晶體層106為InGaAs晶體層或GaAs晶體層時，作為該半導(dǎo)體晶體可以舉出:AlGaAs晶體、AlInGaP晶體、AlGaInAs晶體、InP晶體。當?shù)诙雽?dǎo)體晶體層106為Ge晶體層時，作為該半導(dǎo)體晶體可以舉出:SiGe晶體、Si晶體、SiC晶體或C晶體。
[0069]第一 MISFET120形成于第一半導(dǎo)體晶體層104中上方?jīng)]有第二半導(dǎo)體晶體層106的區(qū)域上，包括第一柵極122、第一源極124及第一漏極126。在第一柵極122上形成有第一柵極金屬123，在第一源極124及第一漏極126的每一個上分別形成有第一源極電極125和第一漏極電極127。作為構(gòu)成第一柵極金屬123、第一源極電極125及第一漏極電極127的物質(zhì)可以舉出T1、Ta、W、Al、Cu、Au或他們的層疊體。
[0070]第一源極124及第一漏極126由形成于第一半導(dǎo)體晶體層104上的導(dǎo)電物質(zhì)構(gòu)成，成為凸起的源漏極。作為導(dǎo)電物質(zhì)可以舉出TiN、TaN、石墨烯、HfN或WN。在第一源極124與第一漏極126之間形成有第一柵極122。第一柵極122借助于絕緣層114與第一源極124、第一漏極126及第一半導(dǎo)體晶體層104相絕緣。作為構(gòu)成第一柵極122的物質(zhì)可以舉出TiN、TaN、石墨烯、HfN或WN。作為絕緣層114可以舉出:由A1203、AIN、Ta205、Zr02、Hf02、La203、Si0x (例如:Si02)、SiNx (例如=Si3N4)及SiOxNy中的至少之一構(gòu)成的層，或者是從中選出的至少兩個層的疊層。
[0071]位于第一源極124與第一漏極126之間的、由第一柵極122隔著絕緣層114而面對的第一半導(dǎo)體晶體層104的一部分104a發(fā)揮第一 MISFET120的溝道的功能。被作為該溝道區(qū)域的第一半導(dǎo)體晶體層104的一部分104a與第一柵極122所夾設(shè)的區(qū)域上形成有絕緣層114的一部分114a。該一部分114a可以發(fā)揮柵極絕緣層的功能。
[0072]第二 MISFET130形成于第二半導(dǎo)體晶體層106上，包括第二柵極132、第二源極134及第二漏極136。在第二柵極132上形成有第二柵極金屬133，在第二源極134及第二漏極136的每一個上分別形成有第二源極電極135、第二漏極電極137。作為構(gòu)成第二柵極金屬133、第二源極電極135及第二漏極電極137的物質(zhì)可以舉出T1、Ta、W、Al、Cu、Au及他們的層疊體 。
[0073]第二源極134及第二漏極136由形成于第二半導(dǎo)體晶體層106上的導(dǎo)電物質(zhì)構(gòu)成，成為凸起的源漏極。作為導(dǎo)電物質(zhì)可以舉出TiN、TaN、石墨烯、HfN或WN。在第二源極134及第二漏極136之間形成有第二柵極132。第二柵極132借助于與第一 MISFET120相同的絕緣層114與第二源極134、第二漏極136及第二半導(dǎo)體晶體層106相絕緣。作為構(gòu)成第二柵極132的物質(zhì)可以舉出TiN、TaN、石墨烯、HfN或WN。
[0074]位于第二源極134與第二漏極136之間的、由第二柵極132隔著絕緣層114所面對的第二半導(dǎo)體晶體層106的一部分106a發(fā)揮第二 MISFET130的溝道的功能。被作為該溝道區(qū)域的第二半導(dǎo)體晶體層106的一部分106a與第二柵極132所夾設(shè)的區(qū)域上形成有絕緣層114的一部分114a。該一部分114a可以發(fā)揮柵極絕緣層的功能。
[0075]第一源極124、第一漏極126、第二源極134及第二漏極136由同一種導(dǎo)電物質(zhì)構(gòu)成，導(dǎo)電物質(zhì)的功函數(shù)ΦΜ滿足式I或式2的關(guān)系。
[0076](式I)
[0077](式2) |ΦΜ-φ1Ι≤0.1β￥? IL | ((^+Eg2) -ΦΜ|≤0.leV
[0078]其中，Φ?表示構(gòu)成第一半導(dǎo)體晶體層104及第二半導(dǎo)體晶體層106中一部分發(fā)揮N型溝道功能的半導(dǎo)體晶體層的晶體的電子親和力。戰(zhàn)及Eg2表示構(gòu)成第一半導(dǎo)體晶體層104及第二半導(dǎo)體晶體層106中一部分發(fā)揮P型溝道功能的半導(dǎo)體晶體層的晶體的電子親和力及禁帶寬度。另外，導(dǎo)電物質(zhì)的功函數(shù)ΦΜ也可以滿足式I及式2這兩者的關(guān)系。
[0079]如上所述，第一 MISFET120的源漏極(第一源極124及第一漏極126)以及第二MISFET130的源漏極(第二源極134及第二漏極136)由同一種導(dǎo)電物質(zhì)構(gòu)成。這就意味著可以使用同一材料膜制造該部位，從而能夠簡化制造工藝。另外,在第一 MISFET120及第二 MISFET130中，柵極寬度易于通過源漏極間的空間(刻蝕溝間隔)加以控制。從而易于實現(xiàn)微細化。另外，通過使構(gòu)成第一源極124、第一漏極126、第二源極134及第二漏極136的導(dǎo)電物質(zhì)的功函數(shù)滿足上述式I或式2的關(guān)系，便能夠降低各源漏極區(qū)域與半導(dǎo)體晶體層的接觸電阻。例如，當導(dǎo)電物質(zhì)的功函數(shù)ΦΜ滿足式I的關(guān)系時，ΦΜ與物的差值以及ΦΜ與92_+Eg2的差值即便最大也小于fI與Φ2-+Eg2的差值。因此能夠降低各個源漏極區(qū)域與半導(dǎo)體晶體層的接觸電阻。另外，當導(dǎo)電物質(zhì)的功函數(shù)ΦΜ滿足式2的關(guān)系時，能夠?qū)ⅵ郸cfl的差值以及ΦΜ與f2+Eg2的差值抑制到0.1eV以下。從而能夠降低各個源漏極區(qū)域與半導(dǎo)體晶體層的接觸電阻。據(jù)此能夠簡化制造CMISFET的制造工藝，易于實現(xiàn)微細化，同時還能夠提高各個FET的性能。
[0080]圖2~圖8顯示半導(dǎo)體器件100的制造過程中的剖面。首先，準備基底基板102和半導(dǎo)體晶體層形成基板140，通過外延晶體生長法在半導(dǎo)體晶體層形成基板140上形成第一半導(dǎo)體晶體層104。然后在第一半導(dǎo)體晶體層104上形成第一隔離層108。第一隔離層108例如通過采用ALD (Atomic Layer Deposition,原子層沉積)法、熱氧化法、蒸鍍法、CVD(Chemical Vapor Deposition,化學汽相沉積)法、派射法等薄膜形成法而形成。
[0081]當?shù)谝话雽?dǎo)體晶體層104是由II1-V族化合物半導(dǎo)體晶體構(gòu)成時，作為半導(dǎo)體晶體層形成基板140可以選擇InP基板或GaAs基板。當?shù)谝话雽?dǎo)體晶體層104由IV族半導(dǎo)體晶體構(gòu)成時，作為半導(dǎo)體晶體層形成基板140可以選擇Ge基板、Si基板、SiC基板或GaAs基板。
[0082]對于第一半導(dǎo)體晶體層104的外延晶體生長可以采用M0CVD(Metal OrganicChemical Vapor Deposition,金屬有機化學汽相沉積)法。當采用MOCVD法形成II1-V族化合物半導(dǎo)體晶體層時，可以使用TMIn (三甲基銦)作為In源極，使用TMGa (三甲基鎵)作為Ga源極，使用AsH3(砷烷)作為As源極，使用PH3(膦烷)作為P源極?？梢允褂脷錃庾鳛檩d流氣體。反應(yīng)溫度可以在300°C?900°C的范圍內(nèi)、較佳為450?750°C的范圍內(nèi)進行適當?shù)剡x擇。當采用CVD法形成IV族半導(dǎo)體晶體層時，可以使用GeH4(鍺烷)作為Ge源極，使用SiH4(硅烷)或Si2H6(乙硅烷)作為Si源極，或者也可以利用將他們中的多個氫氣原子的一部分置換成氯原子或烴基而形成的化合物?？梢允褂脷錃庾鳛檩d流氣體。反應(yīng)溫度可以在300°C?900°C的范圍內(nèi)、較佳為450?750°C的范圍進行適當選擇。通過適當選擇源氣體供給量和反應(yīng)時間能夠控制外延生長層的厚度。
[0083]如圖2所示，通過氬氣束150將第一隔離層108的表面及基底基板102的表面激活。此后，如圖3所示，將由氬氣束150激活后的第一隔離層108的表面與基底基板102的表面相貼合從而接合在一起。貼合操作能夠在室溫下進行。另外，激活操作時，氬氣束150并不是必需的，也可以采用其他稀有氣體等氣束。然后將半導(dǎo)體晶體層形成基板140刻蝕去除。從而在基底基板102上形成第一隔離層108及第一半導(dǎo)體晶體層104。另外，在形成第一半導(dǎo)體晶體層104與形成第一隔離層108之間，還可以實施用硫原子將第一半導(dǎo)體晶體層104的表面終止的硫終止處理。
[0084]在圖2及圖3所示例子中，對僅在第一半導(dǎo)體晶體層104上形成有第一隔離層108，并將第一隔離層108的表面與基底基板102的表面進行貼合的例子進行了說明，但在基底基板102上也可以形成第一隔離層108，并將第一半導(dǎo)體晶體層104上的第一隔離層108的表面與基底基板102上的第一隔離層108的表面進行貼合。此時，最好對第一隔離層108的貼合面進行親水化處理。進行親水化處理時，最好是將第一隔離層108彼此之間進行加熱并進行貼合?；蛘撸部梢詢H在基底基板102上形成第一隔離層108，并將第一半導(dǎo)體晶體層104的表面與基底基板102上的第一隔離層108的表面進行貼合。
[0085]在圖2及圖3所示例子中，說明了將第一隔離層108及第一半導(dǎo)體晶體層104貼合于基底基板102上之后將第一隔離層108及第一半導(dǎo)體晶體層104從半導(dǎo)體晶體層形成基板140分離的例子，但也可以先將第一隔離層108及第一半導(dǎo)體晶體層104從半導(dǎo)體晶體層形成基板140分離之后再將第一隔離層108及第一半導(dǎo)體晶體層104貼合于基底基板102上。此時，在將第一隔離層108及第一半導(dǎo)體晶體層104從半導(dǎo)體晶體層形成基板140分離后，到貼合于基底基板102上之前的這段時間內(nèi)，最好將第一隔離層108及第一半導(dǎo)體晶體層104保持于適合的轉(zhuǎn)錄用基板上。
[0086]然后，準備半導(dǎo)體晶體層形成基板160，并通過外延晶體生長法在半導(dǎo)體晶體層形成基板160上形成第二半導(dǎo)體晶體層106。并在基底基板102上的第一半導(dǎo)體晶體層104上形成第二隔離層110。第二隔離層110通過采用例如ALD法、熱氧化法、蒸鍍法、CVD法、濺射法等薄膜形成法而形成。另外，在形成第二隔離層110之前，可以實施用硫原子將第一半導(dǎo)體晶體層104的表面終止的硫終止處理。
[0087]當?shù)诙雽?dǎo)體晶體層106由II1-V族化合物半導(dǎo)體晶體構(gòu)成時，作為半導(dǎo)體晶體層形成基板160可以選擇InP基板或GaAs基板。當?shù)诙雽?dǎo)體晶體層106由IV族半導(dǎo)體晶體構(gòu)成時，作為半導(dǎo)體晶體層形成基板160可以選擇:Ge基板、Si基板、SiC基板或GaAs基板。
[0088]在第二半導(dǎo)體晶體層106的外延晶體生長過程中可以使用MOCVD法。MOCVD法所使用的氣體、反應(yīng)溫度的條件等與第一半導(dǎo)體晶體層104的情形相同。
[0089]如圖4所示，通過氬氣束150將第二半導(dǎo)體晶體層106的表面和第二隔離層110的表面激活。此后，如圖5所示，將第二半導(dǎo)體晶體層106的表面貼合于第二隔離層110的表面的一部分上從而實現(xiàn)接合。貼合操作能夠在室溫中進行。激活操作中，氬氣束150并非是必需的，也可以為其他稀有氣體等氣束。此后，用HCl溶液等將半導(dǎo)體晶體層形成基板160刻蝕去除。從而在基底基板102上的第一半導(dǎo)體晶體層104上形成第二隔離層110，并在第二隔離層110表面的一部分上形成第二半導(dǎo)體晶體層106。另外，在將第二隔離層110與第一半導(dǎo)體晶體層104進行貼合之前，可以實施用硫原子將第二半導(dǎo)體晶體層106的表面終止的硫終止處理。
[0090]圖4所示的例子說明了僅在第一半導(dǎo)體晶體層104上形成第二隔離層110，并將第二隔離層110的表面與第二半導(dǎo)體晶體層106的表面進行貼合的例子，但也可以在第二半導(dǎo)體晶體層106上形成第二隔離層110，并將第一半導(dǎo)體晶體層104上的第二隔離層110的表面與第二半導(dǎo)體晶體層106上的第二隔離層110的表面進行貼合。此時，最好對第二隔離層110的貼合面進行親水化處理。在進行完親水化處理時，最好對第二隔離層110之間進行加熱并貼合。或者，也可以僅在第二半導(dǎo)體晶體層106上形成第二隔離層110，并將第一半導(dǎo)體晶體層104的表面與第二半導(dǎo)體晶體層106上的第二隔離層110的表面進行貼
八
口 ο
[0091]在圖4所示例子中說明了在將第二半導(dǎo)體晶體層106貼合于基底基板102上的第二隔離層110上之后將第二半導(dǎo)體晶體層106從半導(dǎo)體晶體層形成基板160分離的例子，但也可以先將第二半導(dǎo)體晶體層106從半導(dǎo)體晶體層形成基板160分離后再將第二半導(dǎo)體晶體層106貼合于第二隔離層110上。此時，在將第二半導(dǎo)體晶體層106從半導(dǎo)體晶體層形成基板160分離后，到貼合于第二隔離層110上之前的這段時間內(nèi)，最好將第二半導(dǎo)體晶體層106保持于適合的轉(zhuǎn)錄用基板上。
[0092]然后，如圖6所示，在第一半導(dǎo)體晶體層104及第二半導(dǎo)體晶體層106上形成導(dǎo)電物質(zhì)層112。導(dǎo)電物質(zhì)層112此后將成為第一源極124、第一漏極126、第二源極134及第二漏極136。導(dǎo)電物質(zhì)層112例如由蒸鍍法、CVD法、濺射法等薄膜形成法而形成。另外，在圖6中，通過第二隔離層110及第二半導(dǎo)體晶體層106的厚度使第一 MISFET120及第二MISFET130的區(qū)域中的導(dǎo)電物質(zhì)層112相分離。在其他例子中，也可以通過對導(dǎo)電物質(zhì)層112的一部分進行刻蝕等方法，使導(dǎo)電物質(zhì)層112在第一 MISFET120及第二 MISFET130的區(qū)域中分離。[0093]如圖7所示，通過刻蝕除去形成第一柵極122及第二柵極132的區(qū)域的導(dǎo)電物質(zhì)層112從而形成開口。此后在導(dǎo)電物質(zhì)層112及開口內(nèi)部形成絕緣層114。絕緣層114例如通過ALD法、熱氧化法、蒸鍍法、CVD法、濺射法等薄膜形成法形成。
[0094]如圖8所示，在絕緣層114上形成導(dǎo)電性薄膜，除去除構(gòu)成第一柵極122及第二柵極132的區(qū)域以外的導(dǎo)電性薄膜，從而形成第一柵極122及第二柵極132。另外，由第一柵極122或第二柵極132分離的導(dǎo)電物質(zhì)層112成為第一源極124、第一漏極126、第二源極134及第二漏極136。在絕緣層114上形成開口，使得成為第一源極124、第一漏極126、第二源極134及第二漏極136的導(dǎo)電物質(zhì)層112露出，通過導(dǎo)電性的薄膜形成以及構(gòu)圖來形成第一柵極金屬123、第一源極電極125和第一漏極電極127、以及第二柵極金屬133、第二源極電極135和第二漏極電極137，從而能夠制成圖1所示的半導(dǎo)體器件100。另外，作為導(dǎo)電性薄膜，當形成了金屬膜時，優(yōu)選進行后段金屬退火處理。后段金屬退火處理優(yōu)選采用RTA (rapid thermal annealing,快速熱退火)法實施。
[0095]通過以上說明的半導(dǎo)體器件100及其制造方法，由于第一源極124、第一漏極126、第二源極134及第二漏極136均在同一過程中同時形成，因此能夠簡化制造工序。從而能夠降低制造成本，易于實現(xiàn)微細化。另外，構(gòu)成第一源極124、第一漏極126、第二源極134及第二漏極136的導(dǎo)電物質(zhì)的功函數(shù)滿足式I或式2所示關(guān)系。因此，第一源極124及第一漏極126與第一半導(dǎo)體晶體層104之間的接觸成為歐姆接觸，第二源極134及第二漏極136與第二半導(dǎo)體晶體層106之間的接觸成為歐姆接觸。從而能夠增大第一 MISFET120及第二MISFET130各自的導(dǎo)通電流。另外，由于各個源漏極間的電阻變小，因此不必減小各個MISFET的溝道電阻，從而能夠減少溝道層的摻雜雜質(zhì)原子的濃度。因此能夠提高溝道層中的載流子遷移率。
[0096]在上述半導(dǎo)體器件100中，由于基底基板102與第一隔離層108相接觸，因此只要基底基板102與第一隔離層108相接觸的區(qū)域具有導(dǎo)電性，便能夠向基底基板102與第一隔離層108相接觸的區(qū)域施加電壓，并將該電壓作為背柵電壓作用于第一 MISFET120。另夕卜，在上述半導(dǎo)體器件100中，由于第一半導(dǎo)體晶體層104與第二隔離層110相接觸，因此只要第一半導(dǎo)體晶體層104與第二隔離層110相接觸的區(qū)域具有導(dǎo)電性，便能夠向第一半導(dǎo)體晶體層104與第二隔離層110相接觸的區(qū)域施加電壓，并將該電壓作為背柵電壓作用于第二 MISFET130。通過這些背柵電壓的作用能夠加大第一 MISFET120及第二 MISFET130的導(dǎo)通電流，并減小截止電流。
[0097]在上述半導(dǎo)體器件100中可以具有多個第二半導(dǎo)體晶體層106，并且多個第二半導(dǎo)體晶體層106的每一個均規(guī)則地排列于與基底基板102的上表面相平行的面內(nèi)。“規(guī)則”是指例如同一排列圖案重復(fù)出現(xiàn)的情形。另外，半導(dǎo)體器件100可以具有多個第一半導(dǎo)體晶體層104,多個第一半導(dǎo)體晶體層104的每一個可以規(guī)則地排列于與基底基板102的上表面相平行的面內(nèi)。此時，在每個第一半導(dǎo)體晶體層104上可以具有一個或多個第二半導(dǎo)體晶體層106，各個第二半導(dǎo)體晶體層106可以規(guī)則地排列于與第一半導(dǎo)體晶體層104的上表面相平行的面內(nèi)。如此，通過將第一半導(dǎo)體晶體層104或第二半導(dǎo)體晶體層106進行規(guī)則排列，能夠提高用于半導(dǎo)體器件100的半導(dǎo)體基板的生產(chǎn)率。第二半導(dǎo)體晶體層106或第一半導(dǎo)體晶體層104的規(guī)則排列能夠通過如下的任一方法或任意多個方法的組合方法實施:使第二半導(dǎo)體晶體層106或第一半導(dǎo)體晶體層104進行外延生長后將第二半導(dǎo)體晶體層106或第一半導(dǎo)體晶體層104規(guī)則排列構(gòu)圖的方法、使第二半導(dǎo)體晶體層106或第一半導(dǎo)體晶體層104預(yù)先規(guī)則排列地選擇性外延生長的方法、或者使第二半導(dǎo)體晶體層106或第一半導(dǎo)體晶體層104中的任一方或雙方在半導(dǎo)體晶體層形成基板160上外延生長后從半導(dǎo)體晶體層形成基板160分離并在整形為設(shè)定形狀后通過規(guī)則排列貼合于基底基板102上的方法。
[0098]針對于在上述半導(dǎo)體器件100中，將第一半導(dǎo)體晶體層104及第一隔離層108形成于半導(dǎo)體晶體層形成基板140上，在將第一隔離層108與基底基板102貼合后去除半導(dǎo)體晶體層形成基板140從而在基底基板102上形成第一半導(dǎo)體晶體層104及第一隔離層108的情形進行了說明。然而，當?shù)谝话雽?dǎo)體晶體層104由SiGe構(gòu)成，且第二半導(dǎo)體晶體層106由II1-V族化合物半導(dǎo)體晶體構(gòu)成時，第一半導(dǎo)體晶體層104及第一隔離層108能夠通過氧化濃縮法形成。即在形成第一半導(dǎo)體晶體層104之前，在基底基板102上形成由絕緣體構(gòu)成的第一隔離層108，在第一隔離層108上形成成為第一半導(dǎo)體晶體層104的初始材料的SiGe層。在氧化氛圍氣中加熱SiGe層，使表面進行氧化。通過使SiGe層進行氧化，能夠提高SiGe層中的Ge原子的濃度，從而得到高Ge濃度的第一半導(dǎo)體晶體層104。
[0099]或者，當?shù)谝话雽?dǎo)體晶體層104由IV族半導(dǎo)體晶體構(gòu)成，且第二半導(dǎo)體晶體層106由II1-V族化合物半導(dǎo)體晶體構(gòu)成時，第一半導(dǎo)體晶體層104及第一隔離層108能夠通過智能切割法形成。即，在由IV族半導(dǎo)體晶體構(gòu)成的半導(dǎo)體層材料基板的表面上形成由絕緣體構(gòu)成的第一隔離層108，經(jīng)由第一隔離層108將陽離子注入到半導(dǎo)體層材料基板的預(yù)定分離深度。將半導(dǎo)體層材料基板與基底基板102相貼合，并對半導(dǎo)體層材料基板及基底基板102進行加熱，使得第一隔離層108的表面與基底基板102的表面相接合。通過這種加熱，注入到預(yù)定分離深度的陽離子與構(gòu)成半導(dǎo)體層材料基板的IV族原子發(fā)生反應(yīng)，使位于預(yù)定分離深度的IV族半導(dǎo)體晶體變性。當在此狀態(tài)下將半導(dǎo)體層材料基板與基底基板102分離時，從IV族半導(dǎo)體晶體的變性部位開始，將位于基底基板102側(cè)的IV族半導(dǎo)體晶體從半導(dǎo)體層材料基板剝離。如果對附著在該基底基板102側(cè)的半導(dǎo)體層材料進行適當?shù)匮心ィ隳軌驅(qū)⒀心ズ蟮陌雽?dǎo)體晶體層作為第一半導(dǎo)體晶體層104。
[0100]在上述半導(dǎo)體器件100中，如果將第一隔離層108作為具有比構(gòu)成第一半導(dǎo)體晶體層104的半導(dǎo)體晶體的禁帶寬度更大的禁帶寬度的半導(dǎo)體晶體，則能夠通過外延生長法在基底基板102上形成第一隔離層108，并通過外延生長法在第一隔離層108上形成第一半導(dǎo)體晶體層104。由于能夠通過外延生長法連續(xù)形成第一隔離層108及第一半導(dǎo)體晶體層104，因此使制造工序變得簡化。
[0101]在上述半導(dǎo)體器件100中，如果將第二隔離層110作為具有比構(gòu)成第二半導(dǎo)體晶體層106的半導(dǎo)體晶體的禁帶寬度更大的禁帶寬度的半導(dǎo)體晶體，則能夠通過外延生長法連續(xù)生成第二半導(dǎo)體晶體層106、第二隔離層110及第一半導(dǎo)體晶體層104。S卩，如圖9所示，通過外延晶體生長法在半導(dǎo)體晶體層形成基板180上形成第二半導(dǎo)體晶體層106，并通過外延晶體生長法在第二半導(dǎo)體晶體層106上形成第二隔離層110，以及通過外延晶體生長法在第二隔離層110上形成第一半導(dǎo)體晶體層104。能夠連續(xù)地實施這些外延生長。在第一半導(dǎo)體晶體層104上形成第一隔離層108，通過氬氣束150將第一隔離層108的表面和基底基板102的表面激活。此后，如圖10所述，將第一隔離層108的表面與基底基板102的表面相貼合，用HCl溶液等將半導(dǎo)體晶體層形成基板180刻蝕去除。進一步地，如圖11所示，使用掩模185刻蝕第二半導(dǎo)體晶體層106的一部分，從而能夠得到與圖5相同的半導(dǎo)體基板。通過該方法，由于能夠通過外延生長法連續(xù)形成第二半導(dǎo)體晶體層106、第二隔離層110及第一半導(dǎo)體晶體層104，因此使制造工序變得簡化。
[0102]另外，在圖9及圖10所說明的貼合工序中，與圖2及圖3的情形相同，可以在基底基板102上及第一半導(dǎo)體晶體層104上的任一方或雙方形成第一隔離層108。另外，也可以在將第一隔離層108、第一半導(dǎo)體晶體層104、第二隔離層110及第二半導(dǎo)體晶體層106轉(zhuǎn)錄到適當?shù)霓D(zhuǎn)錄用基板上之后貼合于基底基板102上。進一步地，當?shù)诙綦x層110為外延生長晶體時，可以在將第一半導(dǎo)體晶體層104、第二隔離層110及第二半導(dǎo)體晶體層106貼合于基底基板102上之后將第二隔離層110氧化以轉(zhuǎn)換為非晶質(zhì)絕緣體層。例如，當?shù)诙綦x層110為AlAs或AlInP時，通過選擇性氧化技術(shù)能夠使第二隔離層110成為絕緣性氧化物。
[0103]在上述半導(dǎo)體器件100的制造方法中的貼合工序中針對刻蝕去除半導(dǎo)體晶體層形成基板的例子進行了說明，但如圖12所示，也可以使用晶體性犧牲層190去除半導(dǎo)體晶體層形成基板。即，在半導(dǎo)體晶體層形成基板140上形成第一半導(dǎo)體晶體層104之前，通過外延晶體生長法在半導(dǎo)體晶體層形成基板140的表面上形成晶體性犧牲層190。此后，通過外延生長法在晶體性犧牲層190的表面上形成第一半導(dǎo)體晶體層104及第一隔離層108，并通過氬氣束150將第一隔離層108的表面和基底基板102的表面激活。此后將第一隔離層108的表面與基底基板102的表面貼合，如圖13所示，去除晶體性犧牲層190。從而將半導(dǎo)體晶體層形成基板140上的第一半導(dǎo)體晶體層104和第一隔離層108從半導(dǎo)體晶體層形成基板140分離。通過該方法使半導(dǎo)體晶體層形成基板的再利用成為可能，從而能夠降低制造成本。
[0104]圖14顯示半導(dǎo)體器件200的剖面。半導(dǎo)體器件200不具有半導(dǎo)體器件100中的第一隔離層108，而是被設(shè)置為由第一半導(dǎo)體晶體層104與基底基板102相接觸。另外，由于除了不含第一隔離層108以外具有與半導(dǎo)體器件100相同的結(jié)構(gòu)，因此省略了共用的部件等的說明。
[0105]S卩，在半導(dǎo)體器件200中，基底基板102與第一半導(dǎo)體晶體層104在接合面103相接觸，基底基板102在接合面103附近含有表現(xiàn)出P型或η型導(dǎo)電類型的雜質(zhì)原子，第一半導(dǎo)體晶體層104在接合面103附近含有表現(xiàn)出與基底基板102含有的雜質(zhì)原子所表現(xiàn)出的導(dǎo)電類型不同的導(dǎo)電類型的雜質(zhì)原子。也就是說，半導(dǎo)體器件200在接合面103附近具有Pn結(jié)。即使是不含第一隔離層108的結(jié)構(gòu)，通過形成于接合面103附近的ρη結(jié)，也能夠?qū)⒒谆?02與第一半導(dǎo)體晶體層104電隔離，從而將形成于第一半導(dǎo)體晶體層104上的第一 MISFET120與基底基板102電隔離。
[0106]這種由ρη結(jié)帶來的隔離也能夠適用于第一半導(dǎo)體晶體層104與第二半導(dǎo)體晶體層106之間。即，在不含第二隔離層110的、第一半導(dǎo)體晶體層104與第二半導(dǎo)體晶體層106在接合面處相接觸的結(jié)構(gòu)中，第一半導(dǎo)體晶體層104在該接合面附近含有表現(xiàn)出P型或η型導(dǎo)電類型的雜質(zhì)原子，第二半導(dǎo)體晶體層106在該接合面附近含有表現(xiàn)出與第一半導(dǎo)體晶體層104含有的雜質(zhì)原子所表現(xiàn)的導(dǎo)電類型不同的導(dǎo)電類型的雜質(zhì)原子。從而能夠?qū)⒌谝话雽?dǎo)體晶體層104與第二半導(dǎo)體晶體層106電隔離，并能夠?qū)⑿纬捎诘谝话雽?dǎo)體晶體層104上的第一 MISFET120與形成于第二半導(dǎo)體晶體層106上的第二 MISFET130電隔離。[0107]另外，半導(dǎo)體器件200能夠使通過外延生長法在基底基板102上形成第一半導(dǎo)體晶體層104并在第一半導(dǎo)體晶體層104上形成第二隔離層110的工序之后的工序作為與半導(dǎo)體器件100時相同的工序進行制造。只是ρη結(jié)的形成是通過在基底基板102的表面附近含有表現(xiàn)出P型或η型導(dǎo)電類型的雜質(zhì)原子并通過外延生長法形成第一半導(dǎo)體晶體層104的步驟中，以表現(xiàn)出與基底基板102所含有的雜質(zhì)原子所表現(xiàn)出的導(dǎo)電類型不同的導(dǎo)電類型的雜質(zhì)原子對第一半導(dǎo)體晶體層104進行摻雜而實施的。
[0108]在將第一半導(dǎo)體晶體層104直接形成于基底基板102上的結(jié)構(gòu)中，當元件隔離的必要性較低時，作為隔離結(jié)構(gòu)的ρη結(jié)也不是必需的。也就是說，半導(dǎo)體器件200中的基底基板102在接合面103附近不含有表現(xiàn)出P型或η型導(dǎo)電類型的雜質(zhì)原子，且第一半導(dǎo)體晶體層104在接合面103附近也不含有表示出P型或η型導(dǎo)電類型的雜質(zhì)原子的結(jié)構(gòu)也是可行的。
[0109]當在基底基板102上直接形成第一半導(dǎo)體晶體層104時，在進行外延生長后或者進行外延生長的過程中可以施加退火處理。通過退火處理降低第一半導(dǎo)體晶體層104中的錯位。另外，外延生長法可以為在基底基板102的整個表面上同樣地生長第一半導(dǎo)體晶體層104的方法，或者由SiO2等生長抑制層將基底基板102的表面進行精細分割以進行選擇性生長的方法中的任一外延生長法。
[0110](實施例)
[0111]在以下的實施例中所使用的半導(dǎo)體基板在基底基板表面的一部分的上方具有Ge晶體層，在基底基板表面中上方?jīng)]有Ge晶體層的其他部分的上方具有InGaAs晶體層。也就是說，該實施例與在基底基板102上具有第一半導(dǎo)體晶體層104并在第一半導(dǎo)體晶體層104上具有第二半導(dǎo)體晶體層106的本發(fā)明所述半導(dǎo)體基板的結(jié)構(gòu)不同。然而，從簡化多個源漏極的制造工藝，易于實現(xiàn)柵極的微細化，并同時提高各個FET性能的觀點來看，以下實施例的結(jié)構(gòu)也能夠得到與圖1所說明的半導(dǎo)體器件100的結(jié)構(gòu)相同的結(jié)果。例如，當本發(fā)明中的第一半導(dǎo)體晶體層104及第二半導(dǎo)體晶體層106中的每一個均為Ge晶體層及InGaAs晶體層時，在上述觀點中能夠推斷出得到與下述實施例相同的結(jié)果。因此，作為本發(fā)明所期待效果的一例，對以下實施例進行說明。
[0112]在基底基板表面的一部分上形成Ge晶體層，在基底基板表面的其他部分上，即基底基板中未形成Ge晶體層的區(qū)域上形成InGaAs晶體層。在InGaAs晶體層及Ge晶體層上沉積30nm厚的TaN層,對TaN層進行構(gòu)圖。通過該構(gòu)圖,在InGaAs晶體層及Ge晶體層的各個層上形成源極及漏極。按照A1203、TaN的順序沉積Al2O3 / TaN層疊膜以填埋源漏極之間的溝，對該沉積層進行構(gòu)圖以形成柵極絕緣膜及柵極。另外，形成源漏極之間的溝寬即柵極長度為50nm、75nm、100nm及100 μ m這四種類型的器件。采用如上所述的同時形成源漏極的工藝，在InGaAs晶體層上形成nMOSFET并在Ge晶體層上形成pMOSFET。圖15是從上方觀察nMOSFET時的SEM照片。形成柵極電極以覆蓋由Lg表示的間隙(源漏極之間的溝)。圖16為觀察nMOSFET的柵極部分的剖面時的TEM照片。能夠確認出即使當柵極長度Lg為50nm時，源漏極之間的溝也得到了切實的填埋。
[0113]由如上所形成的TaN的源極和漏極的功函數(shù)為約4.6eV。另一方面，InGaAs的電子親和力為4.5eV,Ge的電子親和力為4.0eV.Ge的能帶間隙為0.67eV。因此，源極和漏極的功函數(shù)ΦΜ中，作為nMOSFET材料的InGaAs的電子親和力fI和作為pMOSFET材料的Ge的電子親和力與能帶間隙之和的φ2+EgJiSfI <ΦΜ<% +Eg2的關(guān)系。另外，源極和漏極的功函數(shù)ΦΜ與InGaAs的電子親和力Cpl之差|ΦΜ.φ? I為0.1eV以下，源極和漏極的功函數(shù)ΦΜ與Ge的電子親和力及能帶間隙之和Cfe+Eg2的差丨(<p2+Eg2) -ΦΜ|也為0.1eV以下。因此，TaN與η型傳導(dǎo)時的InGaAs之間的勢壘較小，TaN與ρ型傳導(dǎo)時的Ge之間的勢壘也很小。即，將InGaAs晶體層上的nMOSFET及Ge晶體層上的pMOSFET的源漏極作為共用電極材料，通過采用TaN能夠降低源極和漏極的接觸電阻。
[0114]圖17及圖18是顯示實施例1所述器件中包含的pMOSFET及nMOSFET中的柵極電壓對源極電流特性的曲線圖，圖17顯示了柵極長度Lg為100 μ m的情形，圖18顯示了柵極長度Lg為IOOnm的情形。另外，在各個圖中顯示了漏極電壓Vd為IV時及50mV時的兩種數(shù)據(jù)。當Lg為IOOym時，對Ge晶體層上的pMOSFET處的4位通斷比以及InGaAs晶體層上的nMOSFE處的6位通斷比進行觀測。
[0115]圖19為顯示柵極電壓對源極電流特性的曲線圖，顯示了針對InGaAs晶體層上的nMOSFE，在圖18所示情形的基礎(chǔ)上進一步減小柵極長度Lg時的數(shù)據(jù)。由于短溝道效應(yīng)而使截止電流上升，亞閾值特性(SS值)也惡化，但當柵極長度為50nm時，還是對開關(guān)特性進行了觀測。 [0116]圖20是顯示SS值相對于柵極長度的曲線圖，圖21是顯示DIBL(drain-1nducedbarrier lowering,漏極感應(yīng)勢魚降低)值相對于柵極長度的曲線圖。柵極長為IOOnm時得到了 SS=200mV / dec、DIBL=150mV / V 這樣的理想值。
[0117]應(yīng)當注意的是，權(quán)利要求書、說明書及附圖中所示的裝置、系統(tǒng)、程序以及方法中的動作、順序、步驟及階段等各個處理的執(zhí)行順序，只要沒有特別明示“更早”、“早于”等，或者只要前面處理的輸出并不用在后面的處理中，則可以以任意順序?qū)崿F(xiàn)。關(guān)于權(quán)利要求書、說明書及附圖中的動作流程，為方便起見而使用“首先”、“然后”等進行了說明，但并不意味著必須按照這樣的順序?qū)嵤?。另外，第一層位于第二層的“上方”包含了第一層與第二層的上表面相接觸的情形，以及在第一層的下表面與第二層的上表面之間隔著其他層的情形。另外，“上”、“下”等指示方向的語句表示半導(dǎo)體基板及半導(dǎo)體器件中的相對方向，而不是指相對于地面等外部基準面的絕對方向。
[0118]符號說明
[0119]100半導(dǎo)體器件、102基底基板、103接合面、104第一半導(dǎo)體晶體層、104a第一半導(dǎo)體晶體層的一部分、106第二半導(dǎo)體晶體層、106a第二半導(dǎo)體晶體層的一部分、108第一隔離層、110第二隔離層、112導(dǎo)電物質(zhì)層、114絕緣層，114a絕緣層的一部分、120第一MISFET、122第一柵極、123第一柵極金屬、124第一源極、125第一源極電極、126第一漏極、127第一漏極電極、130第二 MISFET、132第二柵極、133第二柵極電極、134第二源極、135第二源極電極、136第二漏極、137第二漏極電極、140半導(dǎo)體晶體層形成基板、150氬氣束、160半導(dǎo)體晶體層形成基板、180半導(dǎo)體晶體層形成基板、185掩模、190晶體性犧牲層、200半導(dǎo)體器件。
【權(quán)利要求】
1.一種半導(dǎo)體器件，包括: 基底基板; 第一半導(dǎo)體晶體層，位于所述基底基板的上方； 第二半導(dǎo)體晶體層，位于所述第一半導(dǎo)體晶體層的部分區(qū)域的上方； 第一 MISFET，以所述第一半導(dǎo)體晶體層中上方?jīng)]有所述第二半導(dǎo)體晶體層的區(qū)域的一部分為溝道，具有第一源極及第一漏極；以及 第二 MISFET，以所述第二半導(dǎo)體晶體層的一部分為溝道，具有第二源極及第二漏極； 所述第一 MISFET為第一溝道型的MISFET，所述第二 MISFET為與所述第一溝道型不同的第二溝道型的MISFET ； 所述第一源極、所述第一漏極、所述第二源極及所述第二漏極由同一種導(dǎo)電物質(zhì)構(gòu)成，所述導(dǎo)電物質(zhì)的功函數(shù)ΦΜ滿足式I及式2的至少之一的關(guān)系， 式 I:φ?<ΦΜ<φ2+Ε§2 式 2:1(1?,!≤0.leV, H.，I (f2+Eg2) -ΦΜ|≤0.1ε￥ 其中，Φι表示構(gòu)成所述第一半導(dǎo)體晶體層及所述第二半導(dǎo)體晶體層中一部分發(fā)揮N型溝道功能的半導(dǎo)體晶體層的晶體的電子親和力，f2及Eg2表示構(gòu)成所述第一半導(dǎo)體晶體層及所述第二半導(dǎo)體晶體層中一部分發(fā)揮P型溝道功能的半導(dǎo)體晶體層的晶體的電子親和力及禁帶寬度。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中還包括: 第一隔離層，位于所述基底基板與所述第一半導(dǎo)體晶體層之間，用于將所述基底基板與所述第一半導(dǎo)體晶體層電隔離；以及 第二隔離層，位于所述第一半導(dǎo)體晶體層與所述第二半導(dǎo)體晶體層之間，用于將所述第一半導(dǎo)體晶體層與所述第二半導(dǎo)體晶體層電隔離。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中還包括:第二隔離層，位于所述第一半導(dǎo)體晶體層與所述第二半導(dǎo)體晶體層之間，用于將所述第一半導(dǎo)體晶體層與所述第二半導(dǎo)體晶體層電隔離； 所述基底基板與所述第一半導(dǎo)體晶體層在接合面處相接觸； 所述基底基板的位于所述接合面附近的區(qū)域含有表現(xiàn)出P型或η型導(dǎo)電類型的雜質(zhì)原子; 所述第一半導(dǎo)體晶體層的位于所述接合面附近的區(qū)域含有表現(xiàn)出與所述基底基板含有的雜質(zhì)原子所表現(xiàn)出的導(dǎo)電類型不同的導(dǎo)電類型的雜質(zhì)原子。
4.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，其中: 所述基底基板與所述第一隔離層相接觸； 所述基底基板的與所述第一隔離層相接觸的區(qū)域具有導(dǎo)電性； 對所述基底基板的與所述第一隔離層相接觸的區(qū)域施加的電壓作為背柵電壓作用于所述第一 MISFET。
5.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，其中: 所述第一半導(dǎo)體晶體層與所述第二隔離層相接觸； 所述第一半導(dǎo)體晶體層的與所述第二隔離層相接觸的區(qū)域具有導(dǎo)電性；對所述第一半導(dǎo)體晶體層的與所述第二隔離層相接觸的區(qū)域施加的電壓作為背柵電壓作用于所述第二 MISFET。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中: 所述第一半導(dǎo)體晶體層由IV族半導(dǎo)體晶體構(gòu)成，所述第一 MISFET為P溝道型MISFET ；所述第二半導(dǎo)體晶體層由II1-V族化合物半導(dǎo)體晶體構(gòu)成，所述第二 MISFET為N溝道型 MISFET。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中: 所述第一半導(dǎo)體晶體層由II1-V族化合物半導(dǎo)體晶體構(gòu)成，所述第一 MISFET為N溝道型 MISFET ； 所述第二半導(dǎo)體晶體層由IV族半導(dǎo)體晶體構(gòu)成，所述第二 MISFET為P溝道型MISFET。
8.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，所述導(dǎo)電物質(zhì)為TiN、TaN、石墨烯、HfN或WN。
9.一種半導(dǎo)體基板，是用于權(quán)利要求1所述半導(dǎo)體器件的半導(dǎo)體基板，包括:所述基底基板、所述第一半導(dǎo)體晶體層及所述第二半導(dǎo)體晶體層； 所述第一半導(dǎo)體晶體層位于所述基底基板的上方； 所述第二半導(dǎo)體晶體層位于所述第一半導(dǎo)體晶體層的一部分或全部的上方。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體基板，進一步包括: 第一隔離層，位于所述基底基板與所述第一半導(dǎo)體晶體層之間，用于將所述基底基板與所述第一半導(dǎo)體晶體層電隔離；以及 第二隔離層，位于所述第一半導(dǎo)體晶體層與所述第二半導(dǎo)體晶體層之間，用于將所述第一半導(dǎo)體晶體層與所述第二半導(dǎo)體晶體層電隔離。
11.根據(jù)權(quán)利要求10所述的半導(dǎo)體基板，其中，所述第一隔離層由非晶質(zhì)絕緣體構(gòu)成。
12.根據(jù)權(quán)利要求10所述的半導(dǎo)體基板，其中，所述第一隔離層由具有比構(gòu)成所述第一半導(dǎo)體晶體層的半導(dǎo)體晶體的禁帶寬度更大的禁帶寬度的半導(dǎo)體晶體構(gòu)成。
13.根據(jù)權(quán)利要求9所述的半導(dǎo)體基板，其中進一步包括:第二隔離層，位于所述第一半導(dǎo)體晶體層與所述第二半導(dǎo)體晶體層之間，用于將所述第一半導(dǎo)體晶體層與所述第二半導(dǎo)體晶體層電隔離； 所述基底基板與所述第一半導(dǎo)體晶體層在接合面處相接觸； 所述基底基板的位于所述接合面附近的區(qū)域含有表現(xiàn)出P型或η型導(dǎo)電類型的雜質(zhì)原子; 所述第一半導(dǎo)體晶體層的位于所述接合面附近的區(qū)域含有表現(xiàn)出與所述基底基板含有的雜質(zhì)原子所表現(xiàn)出的導(dǎo)電類型不同的導(dǎo)電類型的雜質(zhì)原子。
14.根據(jù)權(quán)利要求10所述的半導(dǎo)體基板，其中，所述第二隔離層由非晶質(zhì)絕緣體構(gòu)成。
15.根據(jù)權(quán)利要求10所述的半導(dǎo)體基板，其中，所述第二隔離層由具有比構(gòu)成所述第二半導(dǎo)體晶體層的半導(dǎo)體晶體的禁帶寬度更大的禁帶寬度的半導(dǎo)體晶體構(gòu)成。
16.根據(jù)權(quán)利要求9所述的半導(dǎo)體基板，其中包括:多個所述第二半導(dǎo)體晶體層；多個所述第二半導(dǎo)體晶體層的每一個規(guī)則地排列于與所述基底基板的上表面相平行的面內(nèi)。
17.一種半導(dǎo)體基板的制造方法，是制造權(quán)利要求9所述半導(dǎo)體基板的方法，包括: 第一半導(dǎo)體晶體層形成步驟，在所述基底基板的上方形成所述第一半導(dǎo)體晶體層；以及 第二半導(dǎo)體晶體層形成步驟，在所述第一半導(dǎo)體晶體層中的部分區(qū)域的上方形成所述第二半導(dǎo)體晶體層； 所述第二半導(dǎo)體晶體層形成步驟包括: 外延生長步驟，通過外延晶體生長法在半導(dǎo)體晶體層形成基板上形成所述第二半導(dǎo)體晶體層； 第二隔離層形成步驟，在所述第一半導(dǎo)體晶體層上、所述第二半導(dǎo)體晶體層上、或所述第一半導(dǎo)體晶體層及所述第二半導(dǎo)體晶體層的雙方上形成用于將所述第一半導(dǎo)體晶體層與所述第二半導(dǎo)體晶體層電隔離的第二隔離層；以及 貼合步驟，將具有所述第一半導(dǎo)體晶體層的所述基底基板與所述半導(dǎo)體晶體層形成基板進行貼合，以使得所述第一半導(dǎo)體晶體層上的所述第二隔離層與所述第二半導(dǎo)體晶體層相接合，或者使得所述第二半導(dǎo)體晶體層上的所述第二隔離層與所述第一半導(dǎo)體晶體層相接合，或者使得所述第一半導(dǎo)體晶體層上的所述第二隔離層與所述第二半導(dǎo)體晶體層上的所述第二隔離層相接合。
18.根據(jù)權(quán)利要求17所述的半導(dǎo)體基板的制造方法，所述第一半導(dǎo)體晶體層形成步驟包括: 外延生長步驟，通過外延晶體生長法在半導(dǎo)體晶體層形成基板上形成所述第一半導(dǎo)體晶體層； 第一隔離層形成步驟，在所述基底基板上、所述第一半導(dǎo)體晶體層上、或者所述基底基板及所述第一半導(dǎo)體晶體層的雙 方上形成用于將所述基底基板與所述第一半導(dǎo)體晶體層電隔離的第一隔離層；以及 貼合步驟，將所述基底基板與所述半導(dǎo)體晶體層形成基板進行貼合，以使得所述基底基板上的所述第一隔離層與所述第一半導(dǎo)體晶體層相接合，或者使得所述第一半導(dǎo)體晶體層上的所述第一隔離層與所述基底基板相接合，或者使得所述基底基板上的所述第一隔離層與所述第一半導(dǎo)體晶體層上的所述第一隔離層相接合。
19.根據(jù)權(quán)利要求17所述的半導(dǎo)體基板的制造方法，其中， 所述第一半導(dǎo)體晶體層由SiGe構(gòu)成，所述第二半導(dǎo)體晶體層由II1-V族化合物半導(dǎo)體晶體構(gòu)成； 在所述第一半導(dǎo)體晶體層形成步驟之前包括在所述基底基板上形成由絕緣體構(gòu)成的第一隔離層的步驟； 所述第一半導(dǎo)體晶體層形成步驟包括: 在所述第一隔離層上形成成為所述第一半導(dǎo)體晶體層的初始材料的SiGe層的步驟；以及 在氧化氛圍氣中加熱所述SiGe層，通過將表面氧化來提高所述SiGe層中的Ge原子濃度的步驟。
20.根據(jù)權(quán)利要求17所述的半導(dǎo)體基板的制造方法，其中，所述第一半導(dǎo)體晶體層由IV族半導(dǎo)體晶體構(gòu)成，所述第二半導(dǎo)體晶體層由II1-V族化合物半導(dǎo)體晶體構(gòu)成，所述方法包括: 在由IV族半導(dǎo)體晶體構(gòu)成的半導(dǎo)體層材料基板的表面形成由絕緣體構(gòu)成的第一隔離層的步驟； 經(jīng)由所述第一隔離層將陽離子注入到所述半導(dǎo)體層材料基板的預(yù)定分離深度的步驟； 將所述半導(dǎo)體層材料基板與所述基底基板進行貼合，以使得所述第一隔離層的表面與所述基底基板的表面相接合的步驟； 加熱所述半導(dǎo)體層材料基板及所述基底基板，使注入到所述預(yù)定分離深度的所述陽離子與構(gòu)成所述半導(dǎo)體層材料基板的IV族原子發(fā)生反應(yīng)，使位于所述預(yù)定分離深度的所述IV族半導(dǎo)體晶體變性的步驟； 通過分離所述半導(dǎo)體層材料基板與所述基底基板，使得從所述IV族半導(dǎo)體晶體在所述變性的步驟中變性的變性部位開始，將位于所述基底基板側(cè)的所述IV族半導(dǎo)體晶體從所述半導(dǎo)體層材料基板剝離的步驟；以及 對所述基底基板上殘留的由所述IV族半導(dǎo)體晶體構(gòu)成的晶體層進行研磨的步驟。
21.根據(jù)權(quán)利要求17所述的半導(dǎo)體基板的制造方法，其中，在所述第一半導(dǎo)體晶體層形成步驟之前包括:通過外延生長法在所述基底基板上形成由具有比構(gòu)成所述第一半導(dǎo)體晶體層的半導(dǎo)體晶體的禁帶寬度更大的禁帶寬度的半導(dǎo)體晶體構(gòu)成的第一隔離層的步驟； 所述第一半導(dǎo)體晶體層形成步驟是通過外延生長法在所述第一隔離層上形成所述第一半導(dǎo)體晶體層的步驟。
22.根據(jù)權(quán)利要求17所述的半導(dǎo)體基板的制造方法，其中，所述第一半導(dǎo)體晶體層形成步驟為通過外延生長法在所述 基底基板上形成所述第一半導(dǎo)體晶體層的步驟。
23.根據(jù)權(quán)利要求22所述的半導(dǎo)體基板的制造方法，其中: 所述基底基板在表面附近含有表現(xiàn)出P型或η型導(dǎo)電類型的雜質(zhì)原子； 在通過外延生長法形成所述第一半導(dǎo)體晶體層的步驟中，由表現(xiàn)出與所述基底基板含有的雜質(zhì)原子所表現(xiàn)出的導(dǎo)電類型不同的導(dǎo)電類型的雜質(zhì)原子對第一半導(dǎo)體晶體層進行摻雜。
24.一種半導(dǎo)體基板的制造方法，是制造權(quán)利要求15所述半導(dǎo)體基板的方法，包括: 第二半導(dǎo)體晶體層形成步驟，通過外延晶體生長法在半導(dǎo)體晶體層形成基板上形成所述第二半導(dǎo)體晶體層； 第二隔離層形成步驟，通過外延晶體生長法在所述第二半導(dǎo)體晶體層上形成由具有比構(gòu)成所述第二半導(dǎo)體晶體層的半導(dǎo)體晶體的禁帶寬度更大的禁帶寬度的半導(dǎo)體晶體構(gòu)成的第二隔離層； 第一半導(dǎo)體晶體層形成步驟，通過外延晶體生長法在所述第二隔離層上形成所述第一半導(dǎo)體晶體層； 第一隔離層形成步驟，在所述基底基板上、所述第一半導(dǎo)體晶體層上、或所述基底基板及所述第一半導(dǎo)體晶體層的雙方上形成用于將所述基底基板與所述第一半導(dǎo)體晶體層電隔離的第一隔離層；以及 貼合步驟，將所述基底基板與所述半導(dǎo)體晶體層形成基板進行貼合，以使得所述基底基板上的所述第一隔離層與所述第一半導(dǎo)體晶體層相接合，或者使得所述第一半導(dǎo)體晶體層上的所述第一隔離層與所述基底基板相接合，或者使得所述基底基板上的所述第一隔離層與所述第一半導(dǎo)體晶體層上的所述第一隔離層相接合。
25.根據(jù)權(quán)利要求17所述的半導(dǎo)體基板的制造方法，其中還包括: 在所述半導(dǎo)體晶體層形成基板上形成半導(dǎo)體晶體層之前，通過外延晶體生長法在所述半導(dǎo)體晶體層形成基板的表面形成晶體性犧牲層的步驟；以及 在將所述基底基板與所述半導(dǎo)體晶體層形成基板進行貼合之后，通過去除所述晶體性犧牲層，將通過外延晶體生長法在所述半導(dǎo)體晶體層形成基板上形成的半導(dǎo)體晶體層與所述半導(dǎo)體晶體層形成基板進行分離的步驟。
26.根據(jù)權(quán)利要求17所述的半導(dǎo)體基板的制造方法，包括以下的任一步驟: 在使所述第二半導(dǎo)體晶體層進行外延生長之后將所述第二半導(dǎo)體晶體層進行規(guī)則排列構(gòu)圖的步驟；或者 使所述第二半導(dǎo)體晶體層預(yù)先規(guī)則排列地進行選擇性外延生長的步驟。
27.—種半導(dǎo)體器件的制造方法，包括: 使用權(quán)利要求17所述的半導(dǎo)體基板的制造方法制造具有所述第一半導(dǎo)體晶體層及所述第二半導(dǎo)體晶體層的半導(dǎo)體基板的步驟； 在所述第一半導(dǎo)體晶體層及所述第二半導(dǎo)體晶體層的每一個上形成功函數(shù)ΦΜ滿足式I及式2的至少之一的關(guān)系的導(dǎo)電物質(zhì)的步驟； 將形成柵極電極的區(qū)域的所述導(dǎo)電物質(zhì)去除的步驟； 在去除了所述導(dǎo)電物質(zhì)的區(qū)域形成柵極絕緣層及柵極電極的步驟；以及對所述導(dǎo)電物質(zhì)進行構(gòu)圖并加熱，在所述第一半導(dǎo)體晶體上的所述柵極電極的兩側(cè)形成第一源極及第一漏極，在所述第二半導(dǎo)體晶體上的所述柵極電極的兩側(cè)形成第二源極及第二漏極的步驟； 式 I:φι<ΦΜ<φ2+Ε82 式 2:|ΦΜ,丨j<0.1eV’ E, I (φ2+Ε?2) -ΦΜ陣.1eV 其中，Φι表示構(gòu)成所述第一半導(dǎo)體晶體層及所述第二半導(dǎo)體晶體層中一部分發(fā)揮N型溝道功能的半導(dǎo)體晶體層的晶體的電子親和力，及Eg2表示構(gòu)成所述第一半導(dǎo)體晶體層及所述第二半導(dǎo)體晶體層中一部分發(fā)揮P型溝道功能的半導(dǎo)體晶體層的晶體的電子親和力及禁帶寬度。
【文檔編號】H01L21/28GK103548133SQ201280025380
【公開日】2014年1月29日 申請日期:2012年6月11日 優(yōu)先權(quán)日:2011年6月10日
【發(fā)明者】高田朋幸, 山田永, 秦雅彥, 高木信一, 前田辰郎, 卜部友二, 安田哲二 申請人:住友化學株式會社, 國立大學法人東京大學, 獨立行政法人產(chǎn)業(yè)技術(shù)綜合研究所