半導(dǎo)體裝置制造方法
【專利摘要】具備：第一半導(dǎo)體芯片(101)，其被保持在基板(103)之上，且具有從主體部(101A)的側(cè)面向外方擴(kuò)張的擴(kuò)張部(101B)；第一引線(106a)，其連接第一半導(dǎo)體芯片(101)的擴(kuò)張部(101B9和基板(103)；以及第二引線(106b)，其連接第一半導(dǎo)體芯片(101)的主體部(101A)和基板(103)。
【專利說(shuō)明】半導(dǎo)體裝置
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及具有片上芯片構(gòu)造的半導(dǎo)體裝置。
【背景技術(shù)】
[0002]隨著近年來(lái)的半導(dǎo)體制造技術(shù)的精細(xì)化,構(gòu)成大規(guī)模集成電路(Large ScaleIntegration:LSI)的晶體管的數(shù)量不斷增加。另外，正擔(dān)憂構(gòu)成LSI的存儲(chǔ)器容量的增大、尤其是擔(dān)憂隨著系統(tǒng)變復(fù)雜且大規(guī)模，所謂的系統(tǒng)LSI成為必要的存儲(chǔ)器容量的增大。例如，搭載了大規(guī)模存儲(chǔ)器電路的系統(tǒng)LSI中的高效率的安裝方法在成本方面已成為了最重要的課題之一。
[0003]另一方面，作為L(zhǎng)SI和封裝體的連接方式，一般采用的是引線接合方式以及倒裝芯片方式。在利用了這些安裝形態(tài)的情況下，需要將存儲(chǔ)器電路組裝入系統(tǒng)LSI自身的芯片內(nèi)、或者將存儲(chǔ)器電路搭載到用于搭載LSI芯片的搭載基板或安裝基板。在將存儲(chǔ)器電路組裝入芯片內(nèi)的情況下，將受到存儲(chǔ)器容量的制約。另外，在將存儲(chǔ)器電路搭載到基板的情況下，基板自身面積擴(kuò)大以及搭載成本增大等將成為課題。
[0004]作為以上所述課題的解決對(duì)策，有采用片上芯片(Chip on Chip:C0C)構(gòu)造的對(duì)策。圖16表示諸如在專利文獻(xiàn)I中所記載的現(xiàn)有一般COC構(gòu)造的截面構(gòu)成。如圖16所示，在彼此的元件形成面形成有多個(gè)焊盤的第一芯片11以及第二芯片12經(jīng)由在各焊盤之上分別形成的凸塊14而被電連接，另外通過(guò)底層填料樹脂材15相互被固定粘貼。
[0005]第一芯片11的與第二芯片12相反一側(cè)的面通過(guò)粘接材而被固定粘貼在布線基板等基板13之上。另外，在第一芯片11的上表面(元件形成面)設(shè)有引線接合用的焊盤，通過(guò)引線16而與基板13電連接。包含引線16在內(nèi)，第一芯片11以及第二芯片12被模制樹脂材17 (僅圖示外形的輪廓)所覆蓋。
[0006]如此，通過(guò)采用COC構(gòu)造，從而能夠?qū)⒍鄠€(gè)芯片11、12搭載在基板13之上，因此與通常的引線接合方式以及倒裝芯片方式相比，能夠高效且以小面積接合多個(gè)芯片。
[0007]另外，在專利文獻(xiàn)2以及專利文獻(xiàn)3中記載有使配置在第一半導(dǎo)體芯片之上的第二半導(dǎo)體芯片的配置位置進(jìn)行錯(cuò)位這樣的構(gòu)成。
[0008]在先技術(shù)文獻(xiàn)
[0009]專利文獻(xiàn)
[0010]專利文獻(xiàn)1:日本特開2010-141080號(hào)公報(bào)
[0011]專利文獻(xiàn)2:日本特開2007-207805號(hào)公報(bào)
[0012]專利文獻(xiàn)3:日本特開2005-183934號(hào)公報(bào)

【發(fā)明內(nèi)容】

[0013]發(fā)明所要解決的課題
[0014]但是，專利文獻(xiàn)I所記載的方法是以上層所搭載的芯片與下層所搭載的芯片相比是小型的情形為前提，在下層的芯片與上層的芯片相同或者較其為小型的情況下，則在下層的芯片上難以確保引線接合區(qū)域。在這種情況下，雖然可增大下層的芯片尺寸以在芯片上確保再布線區(qū)域來(lái)進(jìn)行對(duì)應(yīng)，但卻存在布線電阻增大且成本增大這樣的課題。
[0015]另外，對(duì)于專利文獻(xiàn)2以及專利文獻(xiàn)3所記載的方法，在第一半導(dǎo)體芯片是與其上所搭載的第二半導(dǎo)體芯片相同或者較其小的尺寸的情況下，即便使上下的芯片的配置位置相互錯(cuò)位，也難以確保所需的端子數(shù)，而且由于引線接合端子偏向芯片的一側(cè)，因此存在安裝基板的布線變復(fù)雜且成本增大這樣的問(wèn)題。進(jìn)而，還存在如下問(wèn)題，即:在第二半導(dǎo)體芯片的下側(cè)的一部分出現(xiàn)不存在第一半導(dǎo)體芯片的區(qū)域，在組裝后的品質(zhì)的可靠性上存在課題。
[0016]本發(fā)明是鑒于上述問(wèn)題而完成的，其目的在于:與上層以及下層的芯片尺寸無(wú)關(guān)地，使芯片的主面與基板的接合成為可能，能夠通過(guò)降低從芯片的主面至基板的布線電阻來(lái)防止因動(dòng)作速度的偏差等所引起的定時(shí)性能以及功能的誤動(dòng)作。
[0017]進(jìn)一步的目的在于:與上層以及下層的芯片尺寸無(wú)關(guān)地，即便在使上下芯片的配置發(fā)生錯(cuò)位的情況下，也能夠增大COC安裝時(shí)的接合端子數(shù)，也能夠以低成本實(shí)現(xiàn)基于端子數(shù)增大的高功能化。
[0018]更進(jìn)一步的目的在于:防止在上層的半導(dǎo)體芯片與基板之間產(chǎn)生空隙這樣的構(gòu)成，以確保組裝后的品質(zhì)的可靠性。
[0019]此外，在本發(fā)明中只要能實(shí)現(xiàn)上述多個(gè)目的當(dāng)中至少一個(gè)目的即可。
[0020]用于解決課題的手段
[0021]為了達(dá)成上述目的，本發(fā)明將具有COC構(gòu)造的半導(dǎo)體裝置設(shè)為如下的構(gòu)成，即:對(duì)一方的芯片設(shè)置擴(kuò)張部，并且使該一方的芯片的半導(dǎo)體區(qū)域的一部分不被覆蓋地配置其他的芯片，從而能夠通過(guò)導(dǎo)電性部件從半導(dǎo)體區(qū)域中形成的端子連接到基板。
[0022]在具有COC構(gòu)造的芯片的安裝中，例如使下層的芯片通過(guò)樹脂材等進(jìn)行了擴(kuò)張的情況下，本申請(qǐng)的
【發(fā)明者】們針對(duì)不易受到擴(kuò)張后的下層的芯片的引出布線(再布線)帶來(lái)的電阻增大所產(chǎn)生的布線延遲而引起的芯片的誤動(dòng)作的影響的方法進(jìn)行了研討，其結(jié)果得到了以下那樣的發(fā)明。即，作為不依存于上層以及下層的芯片的大小關(guān)系而使從芯片的引出布線的電阻降低的方案，能夠設(shè)為如下構(gòu)成，即:下層的芯片的半導(dǎo)體區(qū)域上的接合端子(芯片上端子)的一部分不被覆蓋地配置上層的芯片，從而能夠從芯片上端子向基板直接進(jìn)行連接(接合)。由此，能夠降低布線電阻，并且能夠增加接合端子數(shù)，能夠防止因芯片的動(dòng)作速度的偏差等所引起的LSI的動(dòng)作不良的發(fā)生。
[0023]具體而言，本發(fā)明所涉及的第一半導(dǎo)體裝置具備:基臺(tái)；第一半導(dǎo)體芯片，其被保持在基臺(tái)之上，且具有從主體部的側(cè)面向外方擴(kuò)張的擴(kuò)張部；第一導(dǎo)電性部件，其連接第一半導(dǎo)體芯片的擴(kuò)張部和基臺(tái)；和第二導(dǎo)電性部件，其連接第一半導(dǎo)體芯片的主體部和基臺(tái)。
[0024]根據(jù)第一半導(dǎo)體裝置，通過(guò)在作為下層芯片的第一半導(dǎo)體芯片設(shè)置擴(kuò)張部，則即使在下層芯片與上層芯片相比為相同或者小型的情況下，上層芯片搭載的自由度以及與基臺(tái)的接合的自由度也會(huì)變高。并且，不僅僅是擴(kuò)張部，還通過(guò)第二導(dǎo)電性部件將芯片的主體部和基臺(tái)進(jìn)行接合，由此即使對(duì)于要進(jìn)行高速動(dòng)作的電路構(gòu)成，也能夠以低電阻進(jìn)行布線。另外，能夠不使組裝成本上升地增加端子數(shù)。而且，由于在第二半導(dǎo)體芯片和基臺(tái)之間沒(méi)有廣生空隙，因此能夠提聞組裝后的品質(zhì)的可罪性。
[0025]在第一半導(dǎo)體裝置中優(yōu)選還具備被固定粘貼在第一半導(dǎo)體芯片之上并且經(jīng)由凸塊相連接的第二半導(dǎo)體芯片。
[0026]在該情況下，在第一半導(dǎo)體裝置中第二半導(dǎo)體芯片也可以為多個(gè)半導(dǎo)體芯片。
[0027]如此，通過(guò)搭載多個(gè)作為上層芯片的第二半導(dǎo)體芯片，從而能夠?qū)?yīng)大規(guī)模電路。
[0028]在第一半導(dǎo)體裝置中，第一半導(dǎo)體芯片中的擴(kuò)張部也可以僅被設(shè)置在主體部的一邊。
[0029]另外，在第一半導(dǎo)體裝置中，第一半導(dǎo)體芯片中的擴(kuò)張部也可以僅被設(shè)置在主體部的兩邊。
[0030]另外，在第一半導(dǎo)體裝置中，第一半導(dǎo)體芯片中的擴(kuò)張部也可以被設(shè)置在主體部的三邊。
[0031]如此，也可在考慮第一半導(dǎo)體芯片的尺寸和第二半導(dǎo)體芯片的尺寸之間的大小關(guān)系、以及各半導(dǎo)體芯片的高速動(dòng)作的必要性等的基礎(chǔ)上，根據(jù)需要來(lái)設(shè)定設(shè)于第一半導(dǎo)體芯片的擴(kuò)張部。
[0032]在第一半導(dǎo)體裝置具備第二半導(dǎo)體芯片的情況下，第一半導(dǎo)體芯片中的主體部的側(cè)面和第二半導(dǎo)體芯片的側(cè)面也可以被配置成:在俯視的情況下至少三個(gè)方向的側(cè)面發(fā)生錯(cuò)位。
[0033]如此，通過(guò)將第一半導(dǎo)體芯片中的擴(kuò)張部和主體部之間的邊界區(qū)域配置在與第二半導(dǎo)體芯片的周緣部不重合的位置，從而即使針對(duì)要進(jìn)行高速動(dòng)作的電路構(gòu)成，也能夠以低電阻進(jìn)行布線。并且，由于能夠避免組裝應(yīng)力集中在與第一半導(dǎo)體芯片中的擴(kuò)張部的邊界區(qū)域的情形，因此能夠抑制組裝成本。
[0034]本發(fā)明所涉及的第二半導(dǎo)體裝置具備:基臺(tái)；第一半導(dǎo)體芯片，其被固定粘貼在基臺(tái)之上，且具有從主體部的側(cè)面向外方擴(kuò)張的擴(kuò)張部；多個(gè)第二半導(dǎo)體芯片，分別被固定粘貼在第一半導(dǎo)體芯片之上，并且經(jīng)由凸塊相連接；和第一導(dǎo)電性部件，其連接第一半導(dǎo)體芯片的擴(kuò)張部和基臺(tái)。
[0035]根據(jù)第二半導(dǎo)體裝置，不僅能夠獲得第一半導(dǎo)體裝置的效果，而且通過(guò)搭載多個(gè)作為上層芯片的第二半導(dǎo)體芯片，從而能夠?qū)?yīng)大規(guī)模電路。因此，能夠以低成本實(shí)現(xiàn)基于多個(gè)芯片數(shù)的端子數(shù)增大的高功能化。
[0036]在第二半導(dǎo)體裝置中優(yōu)選還具備:第二導(dǎo)電性部件，其連接第一半導(dǎo)體芯片的主體部和基臺(tái)。
[0037]另外，在第二半導(dǎo)體裝置中，第一半導(dǎo)體芯片和基臺(tái)也可以僅通過(guò)設(shè)置在第一半導(dǎo)體芯片的擴(kuò)張部的第一導(dǎo)電性部件相連接。
[0038]第一半導(dǎo)體裝置也可以還具備:第二半導(dǎo)體芯片，在第一半導(dǎo)體芯片之上該第二半導(dǎo)體芯片使元件形成面的相反側(cè)的面與第一半導(dǎo)體芯片相對(duì)置地保持；和第三導(dǎo)電性部件，其在第一半導(dǎo)體芯片的主體部以及擴(kuò)張部之中的至少主體部，連接第二半導(dǎo)體芯片和第一半導(dǎo)體芯片。
[0039]如此，能夠采取不將作為上層芯片的第二半導(dǎo)體芯片倒裝芯片式安裝于第一半導(dǎo)體芯片之上，而通過(guò)作為第三導(dǎo)電性部件的引線進(jìn)行接合的構(gòu)成。
[0040]在該情況下，第一半導(dǎo)體裝置也可以還具備:第四導(dǎo)電性部件，其連接第二半導(dǎo)體芯片和第一半導(dǎo)體芯片的擴(kuò)張部。
[0041]另外，第一半導(dǎo)體裝置也可以還具備:第二半導(dǎo)體芯片，其被保持在第一半導(dǎo)體芯片和基臺(tái)之間，并且經(jīng)由第一凸塊而與第一半導(dǎo)體芯片連接，第一導(dǎo)電性部件為第二凸塊，并且第二導(dǎo)電性部件為第三凸塊。
[0042]如此，通過(guò)在作為上層芯片的第一半導(dǎo)體芯片設(shè)置擴(kuò)張部，從而即使在下層的第二半導(dǎo)體芯片較之第一半導(dǎo)體芯片為大型的情況下，單個(gè)或者多個(gè)第二半導(dǎo)體芯片搭載的自由度以及與基臺(tái)的接合的自由度也會(huì)變高。并且，通過(guò)在第一半導(dǎo)體芯片的擴(kuò)張部設(shè)置第二凸塊，從而能夠增加端子數(shù)。
[0043]在第一或者第二半導(dǎo)體裝置中，也可以在第一半導(dǎo)體芯片的擴(kuò)張部設(shè)有對(duì)第一導(dǎo)電性部件和主體部進(jìn)行連接的再布線。
[0044]在第一或者第二半導(dǎo)體裝置中，優(yōu)選第一半導(dǎo)體芯片中的擴(kuò)張部的側(cè)面在俯視的情況下較之第二半導(dǎo)體芯片中的最外側(cè)的側(cè)面的位置而位于外側(cè)。
[0045]在第一或者第二半導(dǎo)體裝置中，基臺(tái)可以為布線基板。
[0046]另外，在第一或者第二半導(dǎo)體裝置中，基臺(tái)可以為引線框。
[0047]發(fā)明效果
[0048]根據(jù)本發(fā)明所涉及的半導(dǎo)體裝置，能夠與芯片尺寸無(wú)關(guān)地增大COC安裝時(shí)的接合端子數(shù)，并且能夠降低從芯片的主面至基臺(tái)的布線電阻。另外，能夠防止因動(dòng)作速度的偏差等所引起的定時(shí)性能以及功能的誤動(dòng)作，且能夠以低成本實(shí)現(xiàn)基于端子數(shù)增大的高功能化。另外，由于在上層的半導(dǎo)體芯片與基臺(tái)之間沒(méi)有產(chǎn)生空隙，因此能夠提高組裝后的品質(zhì)的可靠性。
【專利附圖】

【附圖說(shuō)明】
[0049]圖1表示第一實(shí)施方式所涉及的半導(dǎo)體集成電路裝置，是圖2、圖3、圖4以及圖5的1-1線處的截面圖。
[0050]圖2是表示第一實(shí)施方式所涉及的半導(dǎo)體集成電路裝置的俯視圖。
[0051]圖3是表示第一實(shí)施方式的第一變形例所涉及的半導(dǎo)體集成電路裝置的俯視圖。
[0052]圖4是表示第一實(shí)施方式的第二變形例所涉及的半導(dǎo)體集成電路裝置的俯視圖。
[0053]圖5是表示第一實(shí)施方式的第三變形例所涉及的半導(dǎo)體集成電路裝置的俯視圖。
[0054]圖6表示第二實(shí)施方式所涉及的半導(dǎo)體集成電路裝置，是圖7的V1-VI線處的截面圖。
[0055]圖7是表示第二實(shí)施方式所涉及的半導(dǎo)體集成電路裝置的俯視圖。
[0056]圖8表示第二實(shí)施方式的一變形例所涉及的半導(dǎo)體集成電路裝置，是圖9的VII1-VIII線處的截面圖。
[0057]圖9是表示第二實(shí)施方式的一變形例所涉及的半導(dǎo)體集成電路裝置的俯視圖。
[0058]圖10表示第三實(shí)施方式所涉及的半導(dǎo)體集成電路裝置，是圖11的X-X線處的截面圖。
[0059]圖11是表示第三實(shí)施方式所涉及的半導(dǎo)體集成電路裝置的俯視圖。
[0060]圖12表示第三實(shí)施方式的一變形例所涉及的半導(dǎo)體集成電路裝置，是圖13的XI1-XII線處的截面圖。
[0061]圖13是表示第三實(shí)施方式的一變形例所涉及的半導(dǎo)體集成電路裝置的俯視圖。
[0062]圖14表示第四實(shí)施方式所涉及的半導(dǎo)體集成電路裝置，是圖15的XIV-XIV線處的截面圖。
[0063]圖15是表示第四實(shí)施方式所涉及的半導(dǎo)體集成電路裝置的俯視圖。
[0064]圖16是表示具有現(xiàn)有的COC構(gòu)造的半導(dǎo)體集成電路裝置的截面圖。
【具體實(shí)施方式】
[0065](第一實(shí)施方式)
[0066]參照?qǐng)D1以及圖2，對(duì)本發(fā)明的第一實(shí)施方式所涉及的半導(dǎo)體集成電路裝置進(jìn)行說(shuō)明。
[0067]如圖1以及圖2所示，第一實(shí)施方式所涉及的半導(dǎo)體集成電路裝置100中，第一半導(dǎo)體芯片101 (以下，僅稱之為“第一芯片101”)和在其上通過(guò)底層填料材105被固定粘貼的第二芯片102 (以下，僅稱之為“第二芯片102”)在包含被層疊的多個(gè)布線層的基板103的主面上，以第一芯片101處于下方地被固定粘貼。
[0068]第一芯片101由主體部IOlA和擴(kuò)張部IOlB構(gòu)成，該主體部IOlA例如由硅(Si)構(gòu)成，該擴(kuò)張部IOlB與主面(元件形成面)平行地從該主體部IOlA的兩個(gè)側(cè)面分別向外側(cè)延伸、且例如由樹脂材構(gòu)成。在主體部IOlA的主面上形成多個(gè)焊盤(未圖示)，主體部IOlA和擴(kuò)張部IOlB經(jīng)由與各焊盤連接的再布線108而被電連接。
[0069]再布線108在擴(kuò)張部IOlB之上與引線接合用的焊盤連接，經(jīng)由作為第一導(dǎo)電性部件的第一引線106a而與基板103電連接。進(jìn)而，形成于主體部IOlA的焊盤經(jīng)由作為第二導(dǎo)電性部件的第二引線106b而與基板103電連接。
[0070]在第二芯片102的元件形成面(下表面)形成有多個(gè)焊盤。各焊盤與在第一芯片101的元件形成面(上表面)所形成的多個(gè)焊盤對(duì)置，并且分別經(jīng)由凸塊104、或者經(jīng)由再布線108與擴(kuò)張部IOlB之上的凸塊104B而被電連接。
[0071]通過(guò)形成于基板103的主面上的模制樹脂材107(僅圖示外形的輪廓)，來(lái)覆蓋包括擴(kuò)張部IOlB及其上的再布線108在內(nèi)的第一芯片101、第二芯片102、第一引線106a以及第二引線106b。
[0072]另外，在基板103的與模制樹脂材107相反側(cè)的面(下表面)上，形成有與設(shè)于基板103的內(nèi)部的層疊布線以及通孔(via)電連接的多個(gè)凸塊150。
[0073]如此，第一實(shí)施方式所涉及的半導(dǎo)體集成電路裝置100采取的是第二芯片102相對(duì)于第一芯片101而被倒裝芯片式連接的片上芯片(COC)構(gòu)造。
[0074]根據(jù)該構(gòu)成，與作為下層芯片的第一芯片101的尺寸大小關(guān)系無(wú)關(guān)，尤其在第一芯片101的芯片尺寸與上層的第二芯片102的芯片尺寸相同或者比第二芯片102要小的情況下，通過(guò)在第一芯片101設(shè)置擴(kuò)張部101B，從而能夠增加第一芯片101的接合端子數(shù)。
[0075]而且，在第一實(shí)施方式中，不僅僅是擴(kuò)張部101B，還經(jīng)由第二引線106b將在第一芯片101的主體部IOlA所形成的焊盤與基板103電連接。其結(jié)果，半導(dǎo)體集成電路裝置100即使是需進(jìn)行高速動(dòng)作的電路構(gòu)成，也能夠以低電阻進(jìn)行布線。另外，通過(guò)擴(kuò)張部IOlB所用的第一引線106a和主體部IOlA所用的第二引線106b，能夠在基板103的主面上的第一芯片101的周邊部設(shè)置所需要的接合端子。另外，擴(kuò)張部IOlB所用的第一引線106a和第二芯片102經(jīng)由再布線108和凸塊104B而被電連接，由此不僅能增加與第二芯片102連接的端子數(shù)，且能以低電阻進(jìn)行布線。其結(jié)果，能夠不使組裝成本上升地增加端子數(shù)。[0076]由此，因能降低從第一芯片101的主面至基板103的布線電阻，所以能夠防止因動(dòng)作速度的偏差等所引起的定時(shí)性能以及功能的誤動(dòng)作，能夠以低成本實(shí)現(xiàn)基于端子數(shù)增大的聞功能化。
[0077]進(jìn)而，由于在第二芯片102與基板103之間沒(méi)有產(chǎn)生空隙，因此能確保組裝后的本集成電路裝置中的可靠性。
[0078]此外，關(guān)于作為第一芯片101的擴(kuò)張部IOlB的構(gòu)成材料的樹脂材，例如能夠利用環(huán)氧樹脂等。另外，擴(kuò)張部IOlB的構(gòu)成材料并不限于樹脂材，也可利用金屬，例如Fe-Ni系合金或者Cu系合金等其他的材料。此外，在擴(kuò)張部IOlB利用金屬等導(dǎo)電性材料的情況下，當(dāng)在該擴(kuò)張部IOlB設(shè)置再布線108時(shí)，需要使絕緣性材料介于擴(kuò)張部IOlB與再布線108之間。擴(kuò)張部IOlB的樹脂材以外的構(gòu)成材料也可應(yīng)用于以下的各實(shí)施方式及其變形例。
[0079]在本實(shí)施方式中，作為第二芯片102向第一芯片101搭載的搭載位置，第一芯片101中的主體部IOlA的剩余兩邊的周緣部之中至少一個(gè)周緣部需要從第二芯片的對(duì)應(yīng)的邊的外側(cè)的區(qū)域露出。此外，即使露出的區(qū)域?yàn)槎鄠€(gè)區(qū)域，只要第二引線106b設(shè)于多個(gè)周緣部之中的至少一個(gè)周緣部即可。
[0080]另外，在本實(shí)施方式中，雖然將第一芯片101以及第二芯片102的各平面形狀設(shè)為四邊形狀，但本發(fā)明并非一定限于四邊形狀。例如，即使是三邊形狀或者五邊形以上的多邊形狀也可應(yīng)用本發(fā)明。這也可應(yīng)用于以下的各實(shí)施方式及其變形例。
[0081](第一實(shí)施方式的第一變形例)
[0082]如圖3所示，第一實(shí)施方式的第一變形例所涉及的半導(dǎo)體集成電路裝置100中，在構(gòu)成該裝置的第一芯片101所設(shè)的擴(kuò)張部IOlB僅形成于第一芯片101的主體部IOlA的一邊。
[0083]在第一變形例中，作為第二芯片102向第一芯片101搭載的搭載位置，第一芯片101中的主體部IOlA的剩余三邊的周緣部之中至少一個(gè)周緣部需要從第二芯片的對(duì)應(yīng)的邊的外側(cè)的區(qū)域露出。此外，即使露出的區(qū)域?yàn)槎鄠€(gè)區(qū)域，只要第二引線106b設(shè)于多個(gè)周緣部之中的至少一個(gè)周緣部即可。
[0084](第一實(shí)施方式的第二變形例)
[0085]如圖4所示，第一實(shí)施方式的第二變形例所涉及的半導(dǎo)體集成電路裝置100中，在構(gòu)成該裝置的第一芯片101所設(shè)的擴(kuò)張部IOlB形成于第一芯片101的主體部IOlA的三邊。
[0086]在第二變形例中，作為第二芯片102向第一芯片101搭載的搭載位置，第一芯片101中的主體部IOlA的剩余一邊的周緣部需要從第二芯片的對(duì)應(yīng)的邊的外側(cè)的區(qū)域露出。
[0087]如第一實(shí)施方式及其變形例所示，設(shè)于第一芯片101的擴(kuò)張部IOlB能夠在考慮第一芯片101的尺寸和第二芯片102的尺寸之間的大小關(guān)系、以及各芯片101、102的高速動(dòng)作的必要性等的基礎(chǔ)上根據(jù)需要進(jìn)行設(shè)置。
[0088](第一實(shí)施方式的第三變形例)
[0089]如圖5所示，第一實(shí)施方式的第三變形例所涉及的半導(dǎo)體集成電路裝置100中，第一芯片101中的主體部IOlA的側(cè)面和第二芯片102的側(cè)面被配置成:在俯視的情況下至少
在三邊發(fā)生錯(cuò)位。
[0090]如此，通過(guò)使第一芯片101和第二芯片102雙方的芯片的側(cè)面相互錯(cuò)位，從而能夠避免應(yīng)力向第一芯片101中的主體部IOlA和其擴(kuò)張部IOlB之間的邊界部分的集中。[0091](第二實(shí)施方式)
[0092]以下，參照?qǐng)D6以及圖7，對(duì)本發(fā)明的第二實(shí)施方式所涉及的半導(dǎo)體集成電路裝置進(jìn)行說(shuō)明。在圖6以及圖7中，對(duì)于與圖1以及圖2所示的構(gòu)成部件相同的構(gòu)成部件賦予相同的標(biāo)號(hào)。
[0093]如圖6以及圖7所示，第二實(shí)施方式所涉及的半導(dǎo)體集成電路裝置100A，搭載了多個(gè)第二芯片102作為COC構(gòu)造中的上層的芯片。
[0094]在本實(shí)施方式中，例如利用4個(gè)第二芯片102，各芯片102的功能可全部不同，另外也可以是至少兩個(gè)具有相同功能。
[0095]另外，4個(gè)第二芯片102被配置成各自外側(cè)的側(cè)面位于第一芯片101的三邊的外偵U。因此，第一芯片101的擴(kuò)張部IOlB被設(shè)置在第二芯片102的側(cè)面較之主體部IOlA而位于外側(cè)的三邊。
[0096]此外，與第一實(shí)施方式相同地，第一芯片101的剩余一邊的主體部IOlA的主面需要從第二芯片102的側(cè)方露出，以確保設(shè)置第二引線106b的區(qū)域。
[0097]另外，根據(jù)第一芯片101和多個(gè)第二芯片102之間的芯片尺寸的大小關(guān)系，可如圖2那樣將第一芯片101的擴(kuò)張部IOlB僅設(shè)于兩邊,另外也可如圖3那樣僅設(shè)于一邊。
[0098]根據(jù)第二實(shí)施方式，與作為下層芯片的第一芯片101的尺寸大小關(guān)系無(wú)關(guān)，尤其在第一芯片101的芯片尺寸與用于搭載上層的多個(gè)第二芯片102所需的面積相同或者比其小的情況下，通過(guò)在第一芯片101設(shè)置至少一個(gè)擴(kuò)張部101B，從而能夠增加第一芯片101的接合端子數(shù)。
[0099]而且，在第二實(shí)施方式中，不僅僅是擴(kuò)張部101B，還經(jīng)由第二引線106b將在第一芯片101的主體部IOlA所形成的焊盤與基板103直接連接。其結(jié)果，半導(dǎo)體集成電路裝置100A即使是需進(jìn)行高速動(dòng)作的電路構(gòu)成，也能夠以低電阻進(jìn)行布線。另外，通過(guò)與擴(kuò)張部IOlB連接的第一引線106a和與主體部IOlA連接的第二引線106b，能夠在基板103的主面上的第一芯片101的周邊部設(shè)置所需要的接合端子。其結(jié)果，能夠不使組裝成本上升地增加端子數(shù)。
[0100]由此，因能降低從第一芯片101的主面至基板103的布線電阻，所以能夠防止因動(dòng)作速度的偏差等所引起的定時(shí)性能以及功能的誤動(dòng)作，能夠以低成本實(shí)現(xiàn)基于端子數(shù)增大的聞功能化。
[0101]另外，由于在多個(gè)第二芯片102與基板103之間沒(méi)有產(chǎn)生空隙，因此能夠確保組裝后的本集成電路裝置中的可靠性。
[0102]而且，在第二實(shí)施方式中，通過(guò)搭載多個(gè)第二芯片102，從而能夠?qū)Φ谝恍酒?01賦予更高的功能。
[0103]此外，在第二實(shí)施方式中，對(duì)第二芯片102為4個(gè)的情況進(jìn)行了說(shuō)明，但不限于4個(gè)，只要是2個(gè)以上均能獲得與本實(shí)施方式相同的效果。
[0104](第二實(shí)施方式的一變形例)
[0105]如圖8以及圖9所示，第二實(shí)施方式的一變形例所涉及的半導(dǎo)體集成電路裝置100A中，第一芯片101的主體部IOlA和基板103未通過(guò)第二引線相連接。
[0106]例如，在第一芯片101以及多個(gè)第二芯片102均是不需要進(jìn)行高速動(dòng)作的構(gòu)成的情況下，有時(shí)也可不通過(guò)第二引線而直接將第一芯片101的主體部IOlA和基板103相連接。
[0107]如此，能夠減小本變形例所涉及的半導(dǎo)體集成電路裝置100A的外形。
[0108]另外，通過(guò)使第一芯片101和多個(gè)第二芯片102雙方的芯片的側(cè)面相互錯(cuò)位，從而能夠避免應(yīng)力向第一芯片101中的主體部IOlA和其擴(kuò)張部IOlB之間的邊界部分的集中。
[0109](第三實(shí)施方式)
[0110]以下，參照?qǐng)D10以及圖11，對(duì)本發(fā)明的第三實(shí)施方式所涉及的半導(dǎo)體集成電路裝置進(jìn)行說(shuō)明。在圖10以及圖11中，對(duì)于與圖1以及圖2所示的構(gòu)成部件相同的構(gòu)成部件賦予相同的標(biāo)號(hào)。
[0111]如圖10以及圖11所示，第三實(shí)施方式所涉及的半導(dǎo)體集成電路裝置100B中，不是采用上層的第二芯片102在下層的第一芯片101的主面上經(jīng)由了凸塊的倒裝芯片式安裝，而采取的是將第二芯片102的元件形成面設(shè)為上方地進(jìn)行安裝的COC構(gòu)造。在此，第二芯片102和第一芯片101的主體部IOlA之間的電連接是通過(guò)作為第三導(dǎo)電性部件的第三引線106c來(lái)進(jìn)行的。
[0112]第二芯片102被配置成側(cè)面位于第一芯片101的兩邊的外側(cè)。因此，第一芯片101的擴(kuò)張部IOlB被設(shè)置在第二芯片102的側(cè)面較之主體部IOlA而位于外側(cè)的兩邊。
[0113]此外，與第一實(shí)施方式相同地，第一芯片101的剩余兩邊的主體部IOlA的主面需要從第二芯片102的側(cè)方露出，以確保設(shè)置第二引線106b以及第三引線106c的區(qū)域。
[0114]另外，根據(jù)第一芯片101和第二芯片102之間的芯片尺寸的大小關(guān)系，可如圖3那樣將第一芯片101的擴(kuò)張部IOlB僅設(shè)于一邊，另外也可如圖4那樣設(shè)于三邊。
[0115]根據(jù)第三實(shí)施方式，與作為下層芯片的第一芯片101的尺寸大小關(guān)系無(wú)關(guān)，尤其在第一芯片101的芯片尺寸與上層的第二芯片102的面積相同或者比其小的情況下，通過(guò)在第一芯片101設(shè)置至少一個(gè)擴(kuò)張部101B，從而能夠增加第一芯片101的接合端子數(shù)。
[0116]而且，在第三實(shí)施方式中，不僅僅是擴(kuò)張部101B，還經(jīng)由第二引線106b將在第一芯片101的主體部IOlA所形成的焊盤與基板103電連接。其結(jié)果，半導(dǎo)體集成電路裝置100B即使是需進(jìn)行高速動(dòng)作的電路構(gòu)成，也能夠以低電阻進(jìn)行布線。另外，通過(guò)擴(kuò)張部IOlB所用的第一引線106a和主體部IOlA所用的第二引線106b，能夠在基板103的主面上的第一芯片101的周邊部設(shè)置所需要的接合端子。其結(jié)果，能夠不使組裝成本上升地增加端子數(shù)。
[0117]由此，因能降低從第一芯片101的主面至基板103的布線電阻，所以能夠防止因動(dòng)作速度的偏差等所引起的定時(shí)性能以及功能的誤動(dòng)作，能夠以低成本實(shí)現(xiàn)基于端子數(shù)增大的聞功能化。
[0118]此外，即便在第三實(shí)施方式中，也可在下層的第一芯片101之上搭載多個(gè)第二芯片 102。
[0119](第三實(shí)施方式的一變形例)
[0120]如圖12以及圖13所示，第三實(shí)施方式的一變形例所涉及的半導(dǎo)體集成電路裝置100B中，對(duì)于第二芯片102的元件形成面和第一芯片101的擴(kuò)張部IOlB之間的電連接，利用的是作為第四導(dǎo)電性部件的第四引線106d。
[0121]由此，能夠增加第二芯片102和基板103之間的連接、或者第二芯片102和第一芯片101之間的連接的自由度。[0122]此外，對(duì)于第一芯片101的擴(kuò)張部IOlB中的與第四引線106d的連接部，雖沒(méi)有圖示，但形成有焊盤以及再布線。
[0123]另外，即便在本變形例中，也可在下層的第一芯片101之上搭載多個(gè)第二芯片102。
[0124](第四實(shí)施方式)
[0125]以下，參照?qǐng)D14以及圖15，對(duì)本發(fā)明的第四實(shí)施方式所涉及的半導(dǎo)體集成電路裝置進(jìn)行說(shuō)明。在圖14以及圖15中，對(duì)于與圖1以及圖2所示的構(gòu)成部件相同的構(gòu)成部件賦予相同的標(biāo)號(hào)。
[0126]如圖14以及圖15所示，第四實(shí)施方式所涉及的半導(dǎo)體集成電路裝置100C中，多個(gè)第二芯片102將其元件形成面設(shè)為上方，直接被固定粘貼至基板103的主面上。在第二芯片102的元件形成面(上表面)形成有多個(gè)焊盤。
[0127]第一芯片101由主體部IOlA和擴(kuò)張部IOlB構(gòu)成，該主體部IOlA由半導(dǎo)體構(gòu)成，該擴(kuò)張部IOlB與元件形成面(下表面)平行地從該主體部IOlA的兩邊的側(cè)面分別向外側(cè)延伸。在主體部IOlA的元件形成面形成有多個(gè)焊盤，主體部IOlA和擴(kuò)張部IOlB經(jīng)由與各焊盤連接的再布線108而被電連接。
[0128]再布線108在擴(kuò)張部IOlB之上與凸塊用的焊盤連接，經(jīng)由作為第二導(dǎo)電性部件的第二凸塊104b而與基板103電連接。進(jìn)而，形成于主體部IOlA的焊盤經(jīng)由第三凸塊104c而與基板103電連接。
[0129]第二芯片102的各焊盤與在第一芯片101的元件形成面所形成的多個(gè)焊盤對(duì)置，并且分別經(jīng)由作為第一導(dǎo)電性部件的第一凸塊104a而被電連接。
[0130]在第一芯片101與多個(gè)第二芯片102、第二凸塊104b以及第三凸塊104c之間填充有底層填料材105。
[0131]如此，第四實(shí)施方式所涉及的半導(dǎo)體集成電路裝置100C采取的是第一芯片101相對(duì)于多個(gè)第二芯片102被倒裝芯片式連接的片上芯片(COC)構(gòu)造。
[0132]此外，包含擴(kuò)張部IOlB的第一芯片101和底層填料材也可被模制樹脂材覆蓋。
[0133]根據(jù)該構(gòu)成，與作為上層芯片的第一芯片101的尺寸大小關(guān)系無(wú)關(guān)，尤其在第一芯片101的芯片尺寸與用于搭載下層的多個(gè)第二芯片102所需的面積相同或者比其小的情況下，通過(guò)在第一芯片101設(shè)置擴(kuò)張部101B，從而能增加第一芯片101的接合端子數(shù)。
[0134]而且，在第一實(shí)施方式中，不僅僅是擴(kuò)張部101B，還經(jīng)由第三凸塊104c將在第一芯片101的主體部IOlA所形成的焊盤與基板103直接連接。其結(jié)果，半導(dǎo)體集成電路裝置100C即使是需進(jìn)行高速動(dòng)作的電路構(gòu)成，也能夠以低電阻進(jìn)行布線。另外，通過(guò)設(shè)于擴(kuò)張部IOlB的第二凸塊104和設(shè)于主體部IOlA的第三凸塊104c，能夠在基板103的主面上的第一芯片101的周邊部設(shè)置所需要的接合端子。其結(jié)果，能夠不使組裝成本上升地增加端子數(shù)。
[0135]由此，因能降低從第一芯片101的主面至基板103的布線電阻，所以能夠防止因動(dòng)作速度的偏差等所引起的定時(shí)性能以及功能的誤動(dòng)作，能夠以低成本實(shí)現(xiàn)基于端子數(shù)增大的聞功能化。
[0136]而且，在第四實(shí)施方式中，通過(guò)搭載多個(gè)第二芯片102，從而能夠?qū)Φ谝恍酒?01賦予更高的功能。[0137]另外，通過(guò)在第一芯片101的主體部IOlA以及擴(kuò)張部IOlB分別配置第三凸塊104c以及第二凸塊104b，進(jìn)而通過(guò)將第三凸塊104c配置在第一芯片102的中央部，從而不僅可增加端子數(shù)，且能夠進(jìn)行適于高速動(dòng)作的凸塊接合。
[0138]此外，在上述的各實(shí)施方式及其變形例中，作為基板103而利用了包含被層疊的多個(gè)布線層的布線基板，但并不限于此，只要是具有導(dǎo)電部的基臺(tái)即可。例如，作為這種基臺(tái)，能夠利用引線框。
[0139]另外，在不脫離本發(fā)明的主旨的范圍內(nèi)，可將以上所述的第一?第四的各實(shí)施方式(包含變形例)中的各構(gòu)成要素進(jìn)行任意組合是不言而喻的。
[0140]例如，圖1所示的第一實(shí)施方式所涉及的半導(dǎo)體集成電路裝置的擴(kuò)張部IOlB之上所設(shè)的凸塊104B能夠應(yīng)用于除了第三實(shí)施方式及其變形例之外的構(gòu)成中。
[0141]工業(yè)上的可利用性
[0142]本發(fā)明所涉及的半導(dǎo)體裝置能夠以低成本實(shí)現(xiàn)基于端子數(shù)增大的高功能化，對(duì)于具有片上芯片構(gòu)造的半導(dǎo)體集成電路裝置等是有用的。
[0143]標(biāo)號(hào)說(shuō)明
[0144]100半導(dǎo)體集成電路裝置
[0145]100A半導(dǎo)體集成電路裝置
[0146]100B半導(dǎo)體集成電路裝置
[0147]100C半導(dǎo)體集成電路裝置
[0148]101 第一芯片
[0149]IOlA 主體部
[0150]IOlB 擴(kuò)張部
[0151]102 第二芯片
[0152]103 基板
[0153]104 凸塊
[0154]104B 凸塊
[0155]104a 第一凸塊
[0156]104b 第二凸塊
[0157]104c第三凸塊
[0158]105底層填料材
[0159]106a第一引線(第一導(dǎo)電性部件)
[0160]106b第二引線(第二導(dǎo)電性部件)
[0161 ] 106c第三弓丨線(第三導(dǎo)電性部件)
[0162]106d第四引線(第四導(dǎo)電性部件)
[0163]107模制樹脂材
[0164]108再布線
[0165]150 凸塊
【權(quán)利要求】
1.一種半導(dǎo)體裝置，具備: 基臺(tái); 第一半導(dǎo)體芯片，其被保持在所述基臺(tái)之上，且具有從主體部的側(cè)面向外方擴(kuò)張的擴(kuò)張部； 第一導(dǎo)電性部件，其連接所述第一半導(dǎo)體芯片的所述擴(kuò)張部和所述基臺(tái)；和 第二導(dǎo)電性部件，其連接所述第一半導(dǎo)體芯片的所述主體部和所述基臺(tái)。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其中， 所述半導(dǎo)體裝置還具備:第二半導(dǎo)體芯片，其被保持在所述第一半導(dǎo)體芯片之上，并且經(jīng)由凸塊而與所述第一半導(dǎo)體芯片連接。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體裝置，其中， 所述第二半導(dǎo)體芯片為多個(gè)半導(dǎo)體芯片。
4.根據(jù)權(quán)利要求1~3中任意一項(xiàng)所述的半導(dǎo)體裝置，其中， 所述第一半導(dǎo)體芯片中的所述擴(kuò)張部?jī)H被設(shè)置在所述主體部的一邊。
5.根據(jù)權(quán)利要求1~3中任意一項(xiàng)所述的半導(dǎo)體裝置，其中， 所述第一半導(dǎo)體芯片 中的所述擴(kuò)張部?jī)H被設(shè)置在所述主體部的兩邊。
6.根據(jù)權(quán)利要求1~3中任意一項(xiàng)所述的半導(dǎo)體裝置，其中， 所述第一半導(dǎo)體芯片中的所述擴(kuò)張部被設(shè)置在所述主體部的三邊。
7.根據(jù)權(quán)利要求2~6中任意一項(xiàng)所述的半導(dǎo)體裝置，其中， 所述第一半導(dǎo)體芯片中的所述主體部的側(cè)面和所述第二半導(dǎo)體芯片的最外側(cè)的側(cè)面被配置成:在俯視的情況下至少三個(gè)方向的側(cè)面發(fā)生錯(cuò)位。
8.一種半導(dǎo)體裝置，具備: 基臺(tái); 第一半導(dǎo)體芯片，其被保持在所述基臺(tái)之上，且具有從主體部的側(cè)面向外方擴(kuò)張的擴(kuò)張部； 多個(gè)第二半導(dǎo)體芯片，分別被保持在所述第一半導(dǎo)體芯片之上，并且經(jīng)由凸塊相連接；和 第一導(dǎo)電性部件，其連接所述第一半導(dǎo)體芯片的所述擴(kuò)張部和所述基臺(tái)。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體裝置，其中， 所述半導(dǎo)體裝置還具備:第二導(dǎo)電性部件，其連接所述第一半導(dǎo)體芯片的所述主體部和所述基臺(tái)。
10.根據(jù)權(quán)利要求8所述的半導(dǎo)體裝置，其中， 所述第一半導(dǎo)體芯片和所述基臺(tái)僅通過(guò)設(shè)置在所述第一半導(dǎo)體芯片的所述擴(kuò)張部的所述第一導(dǎo)電性部件相連接。
11.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其中， 所述半導(dǎo)體裝置還具備: 第二半導(dǎo)體芯片，在所述第一半導(dǎo)體芯片之上該第二半導(dǎo)體芯片使元件形成面的相反側(cè)的面與所述第一半導(dǎo)體芯片相對(duì)置地保持；和 第三導(dǎo)電性部件，其在所述第一半導(dǎo)體芯片的所述主體部以及所述擴(kuò)張部之中的至少所述主體部，連接所述第二半導(dǎo)體芯片和所述第一半導(dǎo)體芯片。
12.根據(jù)權(quán)利要求11所述的半導(dǎo)體裝置，其中， 所述半導(dǎo)體裝置還具備:第四導(dǎo)電性部件，其連接所述第二半導(dǎo)體芯片和所述第一半導(dǎo)體芯片的所述擴(kuò)張部。
13.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其中， 所述半導(dǎo)體裝置還具備:第二半導(dǎo)體芯片，其被保持在所述第一半導(dǎo)體芯片和所述基臺(tái)之間，并且經(jīng)由第一凸塊而與所述第一半導(dǎo)體芯片連接， 所述第一導(dǎo)電性部件為第二凸塊，并且所述第二導(dǎo)電性部件為第三凸塊。
14.根據(jù)權(quán)利要求1~13中任意一項(xiàng)所述的半導(dǎo)體裝置，其中， 在所述第一半導(dǎo)體芯片的所述擴(kuò)張部設(shè)有對(duì)所述第一導(dǎo)電性部件和所述主體部進(jìn)行連接的再布線。
15.根據(jù)權(quán)利要求2~14中任意一項(xiàng)所述的半導(dǎo)體裝置，其中， 所述第一半導(dǎo)體芯片中的所述擴(kuò)張部的側(cè)面在俯視的情況下較之所述第二半導(dǎo)體芯片中的最外側(cè)的側(cè)面的位置而位于外側(cè)。
16.根據(jù)權(quán)利要求1~15中任意一項(xiàng)所述的半導(dǎo)體裝置，其中， 所述基臺(tái)為布線基板。
17.根據(jù)權(quán)利要求1~15中任意一項(xiàng)所述的半導(dǎo)體裝置，其中， 所述基臺(tái)為引線框。
【文檔編號(hào)】H01L25/18GK103650134SQ201280031475
【公開日】2014年3月19日 申請(qǐng)日期:2012年8月24日 優(yōu)先權(quán)日:2011年10月20日
【發(fā)明者】橫山賢司, 川端毅 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社