具有多個(gè)可編程區(qū)的柵極陣列架構(gòu)的制作方法
【專利摘要】本發(fā)明揭示用于形成定制集成電路IC的系統(tǒng)及方法，所述定制集成電路IC具有：晶片上的第一固定(不可編程)區(qū)，其具有不可定制掩模層，其中所述第一固定區(qū)包含形成基本單元的多種晶體管以及第一互連層及在所述第一互連層上面的第二互連層；及可編程區(qū)，其在所述第一固定區(qū)上面，具有可定制掩模層，其中所述可編程區(qū)中的至少一個(gè)掩模層耦合到所述第二互連層，此提供對(duì)所述基本單元的所有晶體管節(jié)點(diǎn)的電接達(dá)，且其中所述可編程區(qū)包括耦合到所述可定制掩模層以對(duì)所述IC進(jìn)行定制的第三互連層?？稍谒隹删幊虆^(qū)上面形成第二固定區(qū)以提供多個(gè)固定區(qū)且減少在對(duì)所述定制IC進(jìn)行定制時(shí)所需的掩模的數(shù)目。
【專利說明】具有多個(gè)可編程區(qū)的柵極陣列架構(gòu)
【背景技術(shù)】
[0001 ] 本發(fā)明涉及一種定制半導(dǎo)體集成電路裝置。
[0002]當(dāng)今的復(fù)雜且高度集成的專用集成電路(ASIC)或芯片上系統(tǒng)(SoC)可含有多種可重新使用知識(shí)產(chǎn)權(quán)(IP)，例如中央處理單元(CPU)、存儲(chǔ)器、高速收發(fā)器及其它全定制或半定制功能塊以及其它。這些IP塊可為獨(dú)立設(shè)計(jì)的且借助全定制方法或半定制方法(例如標(biāo)準(zhǔn)單元技術(shù)或柵極陣列技術(shù))用潛在地兩個(gè)以上金屬層及通孔層來實(shí)施。舉例來說，存在于ASIC或SoC設(shè)計(jì)中的一個(gè)常見功能塊可為RAM塊。所述RAM塊可為全定制設(shè)計(jì)或金屬可編程設(shè)計(jì)且可潛在地含有三個(gè)或三個(gè)以上金屬及通孔層。以下情形也為極常見的:當(dāng)今的ASIC或SoC可取決于設(shè)計(jì)的復(fù)雜性而含有5或6個(gè)以上金屬層且最高達(dá)10個(gè)金屬層。
[0003]在制作高度集成ASIC或SoC中的一種眾所周知且常用的方法為標(biāo)準(zhǔn)單元技術(shù)。此技術(shù)可提供高的靈活程度，因?yàn)樗袑?作用層及互連層)是完全可定制的。因此，標(biāo)準(zhǔn)單元方法通常實(shí)現(xiàn)最優(yōu)化的裸片大小、最高的性能及最容易的IP集成。然而，在標(biāo)準(zhǔn)單元技術(shù)中，每一層均需要不同的掩模來在硅晶片上投射圖案以形成集成電路，且在當(dāng)今先進(jìn)的IC制作工藝節(jié)點(diǎn)(例如，45nm)中，掩模的成本可輕易超過每掩模組一百萬美元。因此，就時(shí)間及成本來說，標(biāo)準(zhǔn)單元技術(shù)正在變得不適合于許多ASIC或SoC的實(shí)現(xiàn)。
[0004]為了克服標(biāo)準(zhǔn)單元技術(shù)的缺點(diǎn)，特別是針對(duì)ASIC或SoC的高掩模成本及長(zhǎng)制造時(shí)間，已建議例如柵極陣列及經(jīng)結(jié)構(gòu)化ASIC技術(shù)的金屬可編程技術(shù)。金屬可編程技術(shù)的優(yōu)勢(shì)可包含減少的制造時(shí)間及掩模成本，因?yàn)楣潭ㄑ谀又锌纱嬖讵?dú)立于設(shè)計(jì)且僅需要對(duì)金屬或通孔層進(jìn)行定制以形成ASIC或SoC的一部分。在金屬可編程技術(shù)中，在不可編程層(例如，固定區(qū))中可存在多種基本單元，且基本單元的定制可僅通過金屬或通孔層來執(zhí)行。另夕卜，使用金屬可編程技術(shù)的ASIC或SoC裝置可含有多種IP塊，所述IP塊可能已含有許多金屬層，所述金屬塊可為不可定制的，因?yàn)檫@些金屬層是所述IP塊的本征部分且可能不能在其被集成到ASIC或SoC中時(shí)加以修改。
[0005]圖1A圖解說明可用于使用傳統(tǒng)柵極陣列技術(shù)制造集成電路100的示范性層堆疊。固定區(qū)200可含有用以形成P及N型MOS晶體管的襯底層201、擴(kuò)散層202及柵極電極層203。固定區(qū)200中的層可為不可定制的或可為不能改變的。因此，可預(yù)先確定并可在晶片上預(yù)先制作且可在稍后時(shí)間通過對(duì)可編程區(qū)210中的層進(jìn)行定制來對(duì)可用晶體管或基本單元進(jìn)行定制或編程。與標(biāo)準(zhǔn)單元技術(shù)相比，傳統(tǒng)柵極陣列技術(shù)可產(chǎn)生減少的數(shù)目的層，因?yàn)楣潭▍^(qū)200中的層在實(shí)施集成電路100時(shí)將為共用的。
[0006]圖1B圖解說明使用傳統(tǒng)柵極陣列技術(shù)的兩輸入NAND電路的不范性布局圖。最常用的柵極陣列基本單元含有兩個(gè)P型MOS晶體管21及兩個(gè)N型MOS晶體管22。這些晶體管可用為圖1A中的固定區(qū)200的部分的襯底層201、擴(kuò)散層202及柵極電極層203形成。在此圖解說明中，設(shè)計(jì)使用為可編程區(qū)210的部分的觸點(diǎn)層205及金屬層211將各種P型MOS節(jié)點(diǎn)連接到N型MOS節(jié)點(diǎn)以形成NAND功能電路。
[0007]在金屬可編程技術(shù)中已進(jìn)行許多嘗試來提供較小裸片大小及較佳性能的潛在優(yōu)勢(shì)，但仍可維持僅金屬可編程技術(shù)的潛在優(yōu)勢(shì)。第5，341，041號(hào)、第5，289，021號(hào)、第4，816，887號(hào)、第5，038，192號(hào)及第4，668，972號(hào)美國(guó)專利揭示許多不同柵極陣列基本單元架構(gòu)及基本單元中的不同大小晶體管以增強(qiáng)柵極密度(例如，裸片大小)。第6，617，761號(hào)美國(guó)專利揭示兩種不同類型的基本單元來增加?xùn)艠O密度及用于定制的經(jīng)提高金屬層級(jí)以增強(qiáng)標(biāo)準(zhǔn)單元及柵極陣列技術(shù)的全局路由及上市時(shí)間問題的解決。第7，463，062號(hào)、第6，985，012號(hào)、第6，930，511號(hào)、第6，194，912號(hào)美國(guó)專利揭示可通過具有在現(xiàn)場(chǎng)可編程門陣列(FPGA)中常見的查找表(LUT)基本單元的單通孔層定制的金屬可編程集成電路。這些揭示內(nèi)容可產(chǎn)生單掩?？删幊?C，這減少了掩模成本。然而，此類裝置可依賴于與過渡柵極陣列相比較大的基本單元，例如LUT。另外，此類裝置可能不提供與標(biāo)準(zhǔn)單元技術(shù)相當(dāng)?shù)拿芏?、功率及性能。?，870，513號(hào)及第4，910，417號(hào)美國(guó)專利揭示可含有多路復(fù)用器、簡(jiǎn)單組合邏輯單元或反相器以最小化可編程掩模層的數(shù)目的各種基本單元，但這些基本單元仍然不提供標(biāo)準(zhǔn)單元技術(shù)的相同密度、功率及性能。

【發(fā)明內(nèi)容】

[0008]在第一方面中，揭示用于形成定制集成電路(IC)的系統(tǒng)及方法，所述定制集成電路(IC)具有:晶片上的第一固定(不可編程)區(qū)，其具有不可定制掩模層，其中所述第一固定區(qū)包含形成基本單元的多種晶體管以及第一互連層及在所述第一互連層上面的第二互連層；及可編程區(qū)，其在所述第一固定區(qū)上面，具有可定制掩模層，其中所述可編程區(qū)中的至少一個(gè)掩模層耦合到所述第二互連層，此提供對(duì)所述基本單元的所有晶體管節(jié)點(diǎn)的電接達(dá)，且其中所述可編程區(qū)包括耦合到所述可定制掩模層以對(duì)所述IC進(jìn)行定制的第三互連層。
[0009]在第二方面中，一種定制集成電路(IC)包含:晶片上的第一固定(不可編程)區(qū)，其具有不可定制掩模層，其中所述第一固定區(qū)包含形成基本單元的多種晶體管以及第一互連層及在所述第一互連層上面的第二互連層；及可編程區(qū)，其在所述第一固定區(qū)上面，具有可定制掩模層，其中所述可編程區(qū)中的至少一個(gè)掩模層耦合到所述第二互連層，此提供對(duì)所述基本單元的所有晶體管節(jié)點(diǎn)的電接達(dá)，且其中所述可編程區(qū)包括耦合到所述可定制掩模層以對(duì)所述IC進(jìn)行定制的第三互連層；及第二固定區(qū)，其在所述可編程區(qū)上面以提供多個(gè)固定區(qū)且減少在對(duì)所述定制IC進(jìn)行定制時(shí)所需的掩模的數(shù)目。
[0010]在第三方面中，一種用以制作定制集成電路(IC)的方法包含:在晶片上制作具有不可定制掩模層的第一固定(不可編程)區(qū)且在所述第一固定區(qū)的一個(gè)或一個(gè)以上基本單元中形成第一互連層及第二互連層；在所述第一固定區(qū)上面制作具有可定制掩模層的可編程區(qū)；在所述可編程區(qū)上面制作第二固定(不可編程)區(qū)；將所述可編程區(qū)中的至少一個(gè)可定制掩模層電耦合到所述第一固定區(qū)中的所述第二互連層；及提供對(duì)所述基本單元的所有晶體管節(jié)點(diǎn)的完全接達(dá)以通過所述可編程區(qū)中的所述可定制掩模層完全地對(duì)所述IC進(jìn)行定制。
[0011]在第四方面中，一種用以制作定制集成電路(IC)的方法包含:在晶片上制作具有不可定制掩模層的第一固定(不可編程)區(qū)且在所述第一固定區(qū)的一個(gè)或一個(gè)以上基本單元中形成第一互連層及第二互連層；在所述第一固定區(qū)上面制作具有可定制掩模層的可編程區(qū)；將所述可編程區(qū)中的至少一個(gè)可定制掩模層電耦合到所述第一固定區(qū)中的第二互連層；及提供對(duì)基本單元的所有晶體管節(jié)點(diǎn)的完全接達(dá)以通過所述可編程區(qū)中的所述可定制掩模層完全地對(duì)所述IC進(jìn)行定制。
[0012]以上方面的實(shí)施方案可包含以下各項(xiàng)中的一者或一者以上。所述系統(tǒng)可在單個(gè)半導(dǎo)體集成電路裝置上提供可包含可編程單元陣列、RAM、R0M及/或其它功能(IP)的一組組件連同若干個(gè)互連層，所述這些均可通過比傳統(tǒng)柵極陣列可定制層(例如，觸點(diǎn)及金屬I以及互連層)高的互連層(舉例來說，通孔2及金屬3以及上面的互連層)定制。所述系統(tǒng)可提供多個(gè)不可編程層區(qū)以進(jìn)一步減少在ASIC或SoC的定制中所需的掩模的數(shù)目。所述系統(tǒng)可將可編程層提升到較高互連層以提供對(duì)可包含在基本單元中的所有晶體管節(jié)點(diǎn)(例如擴(kuò)散部、柵極電極)的接達(dá)以實(shí)現(xiàn)與具有較大基本單元(例如LUT或其它結(jié)構(gòu)ASIC基本單元)的其它金屬可編程技術(shù)相比增強(qiáng)的密度及性能?？墒褂每勺儏^(qū)，其中基于互連要求而選擇特定可編程層及固定層以通過將可編程層提升到在與標(biāo)準(zhǔn)單元或柵極陣列技術(shù)相比時(shí)更高的層而提供甚至更高層可編程性。
[0013]優(yōu)選實(shí)施例的潛在優(yōu)勢(shì)可包含以下各項(xiàng)中的一者或一者以上。所述系統(tǒng)可減少具有許多IP及多個(gè)本征金屬層的ASIC或SoC中的掩模成本，同時(shí)仍允許標(biāo)準(zhǔn)單元技術(shù)的上市時(shí)間、性能及密度。那些特征是在維持金屬可編程技術(shù)的優(yōu)勢(shì)的同時(shí)實(shí)現(xiàn)的。此外，較高互連層及所述特征的使用可產(chǎn)生勝過當(dāng)前可用的FPGA的性能優(yōu)勢(shì)及單位成本優(yōu)勢(shì)中的一者或兩者且還可通過減少所需掩模的數(shù)目而提供勝過傳統(tǒng)柵極陣列及標(biāo)準(zhǔn)單元解決方案的工具成本優(yōu)勢(shì)。較高互連層及所述特征的使用提供與標(biāo)準(zhǔn)單元技術(shù)相當(dāng)?shù)臇艠O密度及性能，此可由空軌跡及多個(gè)跡線端口的增強(qiáng)的可路由性產(chǎn)生。
[0014]鑒于附圖，根據(jù)閱讀以下優(yōu)選實(shí)施例，本發(fā)明的以上方面連同其它及新穎特征將變得充分清晰。然而，所述圖式僅出于解釋的目的，且本發(fā)明并不受其限制。
【專利附圖】

【附圖說明】
[0015]將基于以下各圖詳細(xì)地描述本發(fā)明的優(yōu)選示范性實(shí)施例，其中:
[0016]圖1A-1B展示示范性常規(guī)柵極陣列結(jié)構(gòu)。
[0017]圖2圖解說明根據(jù)本發(fā)明的一個(gè)方面的示范性定制高度集成電路(IC)。
[0018]圖3圖解說明可用于制作定制IC的一般化層堆疊。
[0019]圖4圖解說明形成夾在兩個(gè)固定區(qū)之間的可編程區(qū)的一個(gè)示范性層堆疊。
[0020]圖5A-5E圖解說明在固定區(qū)中具有互連層的基本單元的一些優(yōu)選實(shí)施例。
[0021]圖6A-6C圖解說明具有可編程區(qū)的集成電路的示范性布局圖。
[0022]圖7圖解說明具有多種基本單元的另一示范性集成電路布局。
[0023]圖8A-8C圖解說明具有不同類型的基本單元的各種集成電路布局實(shí)例。
[0024]圖9圖解說明其中集成電路包含具有一個(gè)或一個(gè)以上可編程層及一個(gè)或一個(gè)以上固定層或其任何組合的可變可編程區(qū)的又一實(shí)施例。
【具體實(shí)施方式】
[0025]在以下描述中，陳述眾多特定細(xì)節(jié)以便提供對(duì)本發(fā)明的透徹理解。然而，所屬領(lǐng)域的技術(shù)人員將明了，可在無這些特定細(xì)節(jié)中的一些或所有細(xì)節(jié)的情況下實(shí)踐本發(fā)明。在其它實(shí)例中，未詳細(xì)描述眾所周知的工藝操作以便不必要地使本發(fā)明模糊。[0026]圖2圖解說明根據(jù)本發(fā)明的一個(gè)方面的示范性定制高度集成電路(IC) 100。集成電路100可含有一個(gè)或一個(gè)以上中央處理單元(CPU) 101，其可為微處理器、微控制器、狀態(tài)機(jī)或其它適合處理單元。集成電路100還可含有可用于在IC100與系統(tǒng)中的其它IC之間傳送數(shù)據(jù)或信號(hào)的多種輸入與輸出(1/0)102。IC100還可含有多種存儲(chǔ)器103，其可為隨機(jī)存取存儲(chǔ)器(RAM)、只讀存儲(chǔ)器(ROM)、寄存器堆或其它類型的存儲(chǔ)器。IC100還可含有體現(xiàn)本發(fā)明的集成電路105且可包含于如圖2中所圖解說明的CPUlOl中以作為CPUlOl的元件。類似地，多種集成電路105可包含于功能電路塊中的任一者或全部中。此外，可通過使用例如標(biāo)準(zhǔn)單元、全定制或金屬可編程技等不同技術(shù)來實(shí)現(xiàn)圖2中所圖解說明的功能電路塊(或IP)，且這些功能塊可含有為所述功能塊的部分且可為不可定制的本征互連層。舉例來說，存儲(chǔ)器103中的一者可為全定制存儲(chǔ)器(RAM)且可含有多種CMOS晶體管及為所述存儲(chǔ)器的部分且可為不可定制或可為不能改變的本征互連層。當(dāng)用多種集成電路105及存儲(chǔ)器103以及高達(dá)金屬3本征互連層來形成集成電路100時(shí)，集成電路105可需要具有其通孔層的五個(gè)或五個(gè)以上金屬層來潛在地實(shí)現(xiàn)合理的可路由性及裸片大小?？尚枰~外的兩個(gè)或兩個(gè)以上層，因?yàn)樵诖藢?shí)例中存儲(chǔ)器可能已具有最高達(dá)金屬3，且為了實(shí)現(xiàn)存儲(chǔ)器上的信號(hào)連接，可需要至少兩個(gè)額外互連金屬層及其通孔層。舉例來說，可通過利用金屬4、通孔4及金屬5層以及其它來實(shí)現(xiàn)具有最高達(dá)金屬3本征層的存儲(chǔ)器上的信號(hào)連接或路由。在此實(shí)例中，使用傳統(tǒng)柵極陣列的定制可需要所有五個(gè)金屬層及其通孔層，但本發(fā)明的實(shí)施例中的一者可僅需要3個(gè)金屬層及通孔層來進(jìn)行定制且提供減少的掩模成本及較短的制造時(shí)間的潛在優(yōu)勢(shì)。
[0027]圖3圖解說明可用于制作IC100的一般化層堆疊。應(yīng)了解，圖3中所描述的一般化層堆疊不打算表示對(duì)CMOS制造工藝的窮盡性描述。然而，可根據(jù)標(biāo)準(zhǔn)CMOS制造工藝來構(gòu)建集成電路105。即使在具有η阱及P襯底的CMOS工藝的背景中描述了一些實(shí)施例，但所屬領(lǐng)域的技術(shù)人員容易理解，此概念適用于CMOS技術(shù)的所有變化形式，例如三阱CMOS或SOI (絕緣體上硅)。
[0028]現(xiàn)在轉(zhuǎn)到圖3，襯底201、擴(kuò)散層202及柵極電極層203可用于形成多種P型及N型MOS晶體管。此外，觸點(diǎn)層205、金屬I層211、通孔I層212及額外互連層可用于形成集成電路100。在當(dāng)今的CMOS工藝技術(shù)中，通常使用最高達(dá)10個(gè)金屬及通孔層來形成IC100。在標(biāo)準(zhǔn)單元技術(shù)中，圖3中所圖解說明的所有層均可為可定制的且可含有用于IC100的每一層的獨(dú)特圖案，因此需要獨(dú)特的掩模組。
[0029]在金屬可編程技術(shù)中，兩個(gè)不同區(qū)可含有多個(gè)互連層(例如，金屬層及通孔層)。所述區(qū)中的一者可為固定(不可編程)區(qū)，其中此區(qū)中的掩模層可為固定且不可定制的，而第二區(qū)可為可編程區(qū)，其中此區(qū)中的掩模層可經(jīng)定制以形成設(shè)計(jì)特定集成電路。
[0030]如圖4中所展示，優(yōu)選實(shí)施例潛在地減少可編程區(qū)中的掩模的數(shù)目，同時(shí)僅使用可編程區(qū)中的掩模層來提供晶體管層級(jí)定制。固定區(qū)上面的可變可編程區(qū)可用于在用可具有本征互連層的多種功能塊或知識(shí)產(chǎn)權(quán)(IP)實(shí)施集成電路時(shí)提供靈活性。圖4的系統(tǒng)通過在可編程區(qū)上面固定互連層(另一固定區(qū))來減少可定制層的存在，所述互連層可含有可潛在地用于(舉例來說)電力及接地分配網(wǎng)絡(luò)、時(shí)鐘網(wǎng)絡(luò)及全局信號(hào)網(wǎng)絡(luò)(例如系統(tǒng)復(fù)位、測(cè)試模式及測(cè)試啟用)的額外掩模層。
[0031]圖4圖解說明根據(jù)本發(fā)明的各種實(shí)施例用于制造集成電路100的一個(gè)示范性層堆疊。圖4的實(shí)施例增加固定區(qū)300中的層的數(shù)目且允許可編程層移動(dòng)到較高互連層而進(jìn)入到可編程區(qū)310中，因此減少形成IC100所需的掩模的數(shù)目。IC100可含有多種集成電路105及如同具有最高達(dá)金屬3的本征互連層的先前存儲(chǔ)器(RAM)實(shí)例具有可為不可定制的本征互連層的功能塊。
[0032]在圖4的實(shí)例中，除圖1A中針對(duì)傳統(tǒng)柵極陣列技術(shù)的情況所圖解說明的固定區(qū)200以外，固定區(qū)300還包含觸點(diǎn)層205、金屬I層211、通孔I層212及金屬2層221。各種實(shí)施例可通過將IClOO的經(jīng)預(yù)先制作晶片固持于金屬2層221處以用于在稍后時(shí)間的設(shè)計(jì)特定定制來增加固定層的數(shù)目且減少可定制層的數(shù)目以減少工具成本及制造時(shí)間。
[0033]在圖4中，IC100還可在可編程區(qū)310上面提供額外固定區(qū)320以進(jìn)一步減少可編程層。額外固定區(qū)320可含有通孔5層252及金屬6層261以及可用于(舉例來說)電力分配網(wǎng)絡(luò)、時(shí)鐘網(wǎng)絡(luò)及全局信號(hào)網(wǎng)絡(luò)(例如系統(tǒng)復(fù)位、測(cè)試模式及測(cè)試啟用)的額外互連層 270。
[0034]圖5A-5E圖解說明用以通過使用可編程區(qū)310中的一個(gè)或一個(gè)以上層來形成集成電路105的各種優(yōu)選實(shí)施例。電路105還可在固定區(qū)300中具有將經(jīng)預(yù)界定及經(jīng)預(yù)先制作以減少掩模成本及制造時(shí)間的層。
[0035]圖5A展示具有示范性基本單元400的一個(gè)實(shí)施例的示意圖,在此實(shí)例中，基本單元400含有四個(gè)MOS晶體管。在其它實(shí)施例中，所述基本單元也可含有六個(gè)或六個(gè)以上MOS晶體管。所述基本單元具有2個(gè)P型MOS晶體管及2個(gè)η型晶體管。MPL及MPR為ρ型晶體管，且左側(cè)P型晶體管MPL及右側(cè)ρ型晶體管MPR具有共同漏極節(jié)點(diǎn)PM且其被連接。左側(cè)P型晶體管MPL的源極節(jié)點(diǎn)被標(biāo)示為PL且右側(cè)ρ型晶體管MPR的源極節(jié)點(diǎn)被標(biāo)示為PR。類似地，MNL及MNR為η型MOS晶體管且左側(cè)η型晶體管MNL及右側(cè)η型晶體管MNR具有共同漏極節(jié)點(diǎn)匪。左側(cè)N型晶體管MPL的源極節(jié)點(diǎn)被標(biāo)示為NL且右側(cè)N型晶體管MNR的源極節(jié)點(diǎn)被標(biāo)示為NR。還圖解說明為ρ型晶體管的主體節(jié)點(diǎn)的PB及為η型晶體管的主體節(jié)點(diǎn)的NB。每個(gè)主體、源極、漏極及柵極節(jié)點(diǎn)可被提升到較高層級(jí)(例如，金屬2層)且通過可編程區(qū)310中的層編程。
[0036]圖5Β圖解說明等效于不意圖圖5Α的基本單兀400的不范性布局圖。MPL及MNL晶體管的柵極通過柵極電極連接且被標(biāo)示為GL。類似地，MPR及MNR晶體管的柵極通過柵極電連接且被標(biāo)示為GR。圖5Β也圖解說明每個(gè)主體、源極、漏極及柵極節(jié)點(diǎn)可被提升到較高層級(jí)(例如，金屬2)且通過可編程區(qū)310中的層編程。
[0037]圖5C圖解說明如圖5Β中所圖解說明的基本單元400的示范性布局圖且進(jìn)一步圖解說明可為固定區(qū)300的部分的觸點(diǎn)層205及金屬I層211。在常規(guī)標(biāo)準(zhǔn)單元技術(shù)及柵極陣列技術(shù)中，觸點(diǎn)層205及金屬I層211用于實(shí)現(xiàn)到不同晶體管節(jié)點(diǎn)的連接以形成如圖1Α-1Β中所圖解說明的預(yù)定功能。在圖5C的實(shí)施例中，觸點(diǎn)層205及金屬I層211可主要用于提供到用于所有晶體管節(jié)點(diǎn)的上部金屬2層221的傳導(dǎo)路徑。
[0038]在各種實(shí)施例中，用于柵極及擴(kuò)散節(jié)點(diǎn)的金屬I跡線將主要沿與柵極電極方向(y方向)相同的方向(平行于其)而定位。在此圖中，柵極電極層203主要沿垂直方向延展且用于除主體節(jié)點(diǎn)之外的所有晶體管節(jié)點(diǎn)的金屬I跡線可沿垂直方向。本發(fā)明的又一實(shí)施例，用于電力節(jié)點(diǎn)(VCC)的金屬I跡線可正交于柵極電極方向且實(shí)現(xiàn)到P型晶體管的主體節(jié)點(diǎn)的連接。用于接地節(jié)點(diǎn)(VSS)的金屬I跡線也可正交于柵極電極方向且實(shí)現(xiàn)到η型晶體管的主體節(jié)點(diǎn)的連接。
[0039]圖?圖解說明如圖5C中所展示的基本單元400的示范性布局圖且進(jìn)一步圖解說明固定區(qū)300中的通孔層212及金屬2層221。除電力(VCC)及接地(VSS)跡線外，金屬2跡線可正交于金屬I層。在一個(gè)實(shí)施方案中，電力(VCC)及接地(VSS)金屬2跡線提供于金屬I跡線的頂部上且與通孔層212連接以增加載流能力，同時(shí)在使用可編程區(qū)310對(duì)基本單元400進(jìn)行定制以形成具有不同功能性的單元時(shí)潛在地促進(jìn)較簡(jiǎn)單的電力及接地連接。
[0040]本發(fā)明的又一實(shí)施例，基本單元400可包含可不具有到任何晶體管節(jié)點(diǎn)的連接且將用作用于較高層級(jí)信號(hào)連接的饋通線的多種金屬2221跡線。在圖中，金屬2跡線411、412及413為可用于在較高互連層處形成不同單元功能的饋通跡線且其可促進(jìn)從一個(gè)基本單元到一個(gè)或一個(gè)以上基本單元的水平信號(hào)連接。如圖中所圖解說明，圖5A中所展示的每個(gè)晶體管節(jié)點(diǎn)被提升(使得可用或可電接達(dá))到金屬2層221且可用于使用可編程區(qū)310中的層形成具有不同功能性的單元。
[0041]圖5E展不圖的簡(jiǎn)化布局圖，其僅圖解說明具有從圖5A中所展不的每個(gè)晶體管節(jié)點(diǎn)引出的對(duì)應(yīng)節(jié)點(diǎn)的金屬2層。圖5E還圖解說明可由金屬3層231及金屬5層251使用的垂直軌跡420以及可由金屬4層241及金屬6層261使用的水平軌跡430，且這些軌跡可基于金屬及通孔間隔以及寬度制造設(shè)計(jì)規(guī)則而呈對(duì)應(yīng)層的最小金屬間距。
[0042]根據(jù)一個(gè)實(shí)施例，金屬2層221可具有優(yōu)選水平方向且金屬3層231可具有將正交于金屬2層221的優(yōu)選方向的優(yōu)選垂直方向。類似地，金屬4層241可具有優(yōu)選水平方向且金屬5層251可具有將正交于金屬4層241的優(yōu)選方向且與金屬2層221的優(yōu)選方向相同的的優(yōu)選垂直方向。
[0043]根據(jù)另一實(shí)施例，金屬2跡線可具有不同的形狀及長(zhǎng)度，如關(guān)于金屬2跡線411及412所圖解說明。金屬2跡線覆蓋來自其它層(例如，金屬3、金屬5)的垂直跡線可使用的一個(gè)以上垂直路由軌跡，以簡(jiǎn)化在形成不同功能電路時(shí)的布局且提供一個(gè)或一個(gè)以上空軌跡(例如，無用于所述層的金屬跡線)以增加?xùn)艠O利用密度。
[0044]根據(jù)本發(fā)明的又一實(shí)施例，用于電力VCC及接地VSS的金屬2跡線可具有與基本單元400的其它金屬2跡線相比相同或不同的寬度且可具有與其它金屬2跡線相比相同或不同的間隔(間距)。此實(shí)施例的潛在優(yōu)勢(shì)可在設(shè)計(jì)電力及接地分配網(wǎng)絡(luò)時(shí)提供增強(qiáng)的靈活性且可提供使用可編程區(qū)金屬層310減小電力連接的頻率的潛在優(yōu)勢(shì)，因此可產(chǎn)生較佳的可路由性及柵極利用率。
[0045]根據(jù)本發(fā)明的進(jìn)一步實(shí)施例，基本單元400可用于僅利用來自可編程區(qū)310的層形成多種功能，例如，反相器、緩沖器、NAND、N0R、觸發(fā)器、鎖存器、多路復(fù)用器及其它功能電路。
[0046]圖6A圖解說明根據(jù)本發(fā)明的某些實(shí)施例的兩輸入NAND電路的示范性布局圖，所述兩輸入NAND電路具有僅使用來自可編程區(qū)300的通孔2層222及金屬3層231形成NAND功能電路的一個(gè)基本單元400?；締卧?00的金屬2跡線可覆蓋一個(gè)以上垂直軌跡且可經(jīng)布置以提供較簡(jiǎn)單的晶體管節(jié)點(diǎn)連接，因此與傳統(tǒng)柵極陣列相比，所得布局可具有潛在地減少數(shù)目的被占據(jù)的垂直金屬軌跡且可提供可用于形成集成電路100的一個(gè)或一個(gè)以上空垂直軌跡(不具有相同層金屬跡線)。
[0047]現(xiàn)在參考圖6A中的實(shí)例，可僅使用3/4的金屬3垂直軌跡來形成NAND功能。因此，所述裝置可具有可用于實(shí)施集成電路100的I個(gè)空金屬3垂直跡線510 (無金屬3跡線)。可借助圖6B來圖解說明所述潛在優(yōu)勢(shì)，其中兩個(gè)不同的兩輸入NAND電路彼此緊挨放置。在此實(shí)例中，為圖6A中的垂直跡線510的垂直跡線520無金屬3跡線且可用于實(shí)施集成電路100時(shí)的信號(hào)連接。
[0048]現(xiàn)在轉(zhuǎn)到圖6A，一些實(shí)施例的另一說明性優(yōu)勢(shì)可為用于A2端口 501及ZN端口 503的金屬3跡線在沿端口的垂直方向上無其它金屬3跡線(可接達(dá))，因此可使用金屬3提供到這些端口的潛在連接且可在實(shí)施集成電路100時(shí)潛在地增強(qiáng)可路由性及柵極利用密度。圖6A的實(shí)施例的其它優(yōu)勢(shì)為A1、A2及A3金屬3端口可覆蓋多種水平軌跡且可提供潛在地增強(qiáng)的信號(hào)連接，因?yàn)樽詣?dòng)信號(hào)路由器可選擇用于信號(hào)連接的最優(yōu)水平路由跡線，而無需在實(shí)施集成電路100時(shí)借助多個(gè)金屬層及通孔層轉(zhuǎn)變或改變方向。舉例來說，端口 ZN503覆蓋10個(gè)水平路由軌跡，自動(dòng)信號(hào)路由器可從所述10個(gè)水平路由軌跡中進(jìn)行選擇以提供短且直的信號(hào)連接(例如，在金屬4中)而無需借助多個(gè)金屬層及通孔層轉(zhuǎn)變或改變方向。
[0049]圖6C圖解說明可使用3個(gè)基本單元400通過連接到反相器的4輸入NAND形成的4輸入“與”電路的布局圖且進(jìn)一步圖解說明可存在可供稍后使用的一個(gè)或一個(gè)以上空金屬3垂直軌跡。垂直軌跡521、522、523為空的且無金屬3跡線，因此在實(shí)施集成電路100時(shí)提供潛在地增強(qiáng)的信號(hào)連接。根據(jù)本發(fā)明的實(shí)施例，可用一個(gè)以上基本單元400實(shí)施的功能電路可潛在地具有一個(gè)以上空金屬3垂直軌跡，因此具有較佳的可路由性及較高的柵極利用率。
[0050]圖7圖解說明具有多種基本單元400的另一示范性集成電路105。所述示范性IC含有僅具有如圖5E中所展示的金屬2層的基本單元400的4X4陣列。根據(jù)一個(gè)實(shí)施例，多種基本單元400可布置成若干行且交替行可具有圍繞X軸的對(duì)稱性(例如，關(guān)于X軸為鏡像的)以便共享電力(VCC)或接地(VSS)總線。雖然特定實(shí)施例可具有布置成若干行的基本單元400，但其它實(shí)施例可具有布置成若干列的基本單元400。
[0051]本發(fā)明的其它實(shí)施例可具有一個(gè)或一個(gè)以上不同類型的基本單元400以進(jìn)一步促進(jìn)功能塊的布局。圖8A及SB圖解說明可具有不同金屬2跡線圖案同時(shí)可具有圖5C中所圖解說明的相同基本單元400的示范性基本單元。
[0052]舉例來說，圖8A可為具與圖5E相同的金屬2圖案的第一類型(類型A)的基本單元400。圖SB可為具有與圖5E相比可不同的金屬2圖案的第二類型(類型B)的基本單元400，且可存在一個(gè)或一個(gè)以上不同金屬2圖案。圖SB可為此實(shí)例且第二類型的基本單元400含有可不同于圖8A中的金屬2跡線701的一個(gè)金屬2跡線702。
[0053]圖SC圖解說明含有多種第一及第二類型的基本單元400的集成電路105的另一實(shí)施例。所述示范性圖含有兩種類型的基本單元400的4X4陣列。所述實(shí)施例為有利的，因?yàn)槠洚a(chǎn)生較長(zhǎng)的金屬2跡線703，此可提供用于形成大單元功能的較容易布局且可含有待連接的大量基本單元400。
[0054]圖9圖解說明其中集成電路100包含具有一個(gè)或一個(gè)以上可編程層及一個(gè)或一個(gè)以上固定層或其任何組合的可變可編程區(qū)890的又一實(shí)施例。固定區(qū)800可與先前所描述的相同且可用于通過使用可編程區(qū)810形成集成電路105。然而，為了借助各種本征金屬層用多種功能塊形成集成電路100，在一些情況中，可需要額外互連層。因此，圖9的實(shí)施例可利用增加的數(shù)目的固定層800且可利用可編程區(qū)810來形成集成電路105，且另外可基于集成電路100的互連要求而添加額外可編程及固定層，且進(jìn)一步最小化可編程互連層的數(shù)目。
[0055]所屬領(lǐng)域的技術(shù)人員將認(rèn)識(shí)到，前述描述僅為說明性的且決不打算為限制性。此技術(shù)人員從對(duì)本發(fā)明的審閱將容易聯(lián)想到本發(fā)明的其它實(shí)施例。
[0056]盡管已陳述了優(yōu)選實(shí)施例連同修改及變化形式以展示本發(fā)明的特定有利細(xì)節(jié)，但在本發(fā)明的較寬廣方面內(nèi)涵蓋進(jìn)一步實(shí)施例、修改及變化形式，所有這些均由所附權(quán)利要求書的精神及范圍陳述。
【權(quán)利要求】
1.一種定制集成電路1C，其包括: 晶片上的第一固定(不可編程)區(qū)，其具有不可定制掩模層，其中所述第一固定區(qū)包含形成基本單元的多種晶體管以及第一互連層及在所述第一互連層上面的第二互連層；及 可編程區(qū)，其在所述第一固定區(qū)上面，具有可定制掩模層，其中所述可編程區(qū)中的至少一個(gè)掩模層耦合到所述第二互連層，此提供對(duì)所述基本單元的所有晶體管節(jié)點(diǎn)的電接達(dá)，且其中所述可編程區(qū)包括耦合到所述可定制掩模層以對(duì)所述IC進(jìn)行定制的第三互連層。
2.根據(jù)權(quán)利要求1所述的定制1C，其包括在所述可編程區(qū)上面的第二固定區(qū)以提供多個(gè)固定區(qū)且減少在對(duì)所述定制IC進(jìn)行定制時(shí)所需的掩模的數(shù)目。
3.根據(jù)權(quán)利要求1所述的定制1C，其中所述可編程區(qū)包括第二通孔(通孔2層)及第三互連層(金屬3層)。
4.根據(jù)權(quán)利要求1所述的定制1C，其包括形成于所述固定及可編程區(qū)中的一個(gè)或一個(gè)以上組件，所述組件選自以下各項(xiàng)中的一者:可編程單元陣列、存儲(chǔ)器、定制功能單元及知識(shí)產(chǎn)權(quán)單元。
5.根據(jù)權(quán)利要求1所述的定制1C，其包括一組組件及一個(gè)或一個(gè)以上互連層，其中所述組的組件可通過所述可編程區(qū)中的第三互連層定制以形成芯片上系統(tǒng)SoC或?qū)Ｓ肐CASIC0
6.根據(jù)權(quán)利要求1 所述的定制1C，其包括具有第一互連堆疊高度的第一組件及具有不同于所述第一堆疊高度的第二互連堆疊高度的第二組件，所述定制IC進(jìn)一步包括用以填補(bǔ)高度差的可變區(qū)，且其中基于互連要求而將一個(gè)或一個(gè)以上可編程層提升到所述可變區(qū)中的較高層級(jí)互連層。
7.根據(jù)權(quán)利要求2所述的定制1C，其中所述第二固定區(qū)包括用于多種電力分配網(wǎng)絡(luò)、時(shí)鐘網(wǎng)絡(luò)以及包含系統(tǒng)復(fù)位、測(cè)試模式及測(cè)試啟用信號(hào)的全局信號(hào)網(wǎng)絡(luò)的一個(gè)或一個(gè)以上額外互連層。
8.根據(jù)權(quán)利要求1所述的定制1C，其中每一基本單元包括具有兩個(gè)P型MOS晶體管及兩個(gè)η型MOS晶體管的四個(gè)晶體管。
9.根據(jù)權(quán)利要求1所述的定制1C，其中每一基本單元包括六個(gè)或六個(gè)以上晶體管。
10.根據(jù)權(quán)利要求1所述的定制1C，其包括用于柵極及擴(kuò)散節(jié)點(diǎn)的主要沿平行于柵極電極方向的第一方向的一個(gè)或一個(gè)以上第一金屬跡線。
11.根據(jù)權(quán)利要求1所述的定制1C，其包括用于電力節(jié)點(diǎn)(VCC)及接地節(jié)點(diǎn)(VSS)的正交于柵極電極方向的一個(gè)或一個(gè)以上第一金屬跡線以分別實(shí)現(xiàn)到P型晶體管的主體節(jié)點(diǎn)及η型晶體管的主體節(jié)點(diǎn)的連接。
12.根據(jù)權(quán)利要求1所述的定制IC,其包括正交于第一金屬層定位的第二金屬層。
13.根據(jù)權(quán)利要求1所述的定制1C，其包括形成于第一金屬(金屬I)跡線的頂部上且與第一通孔(通孔I)層連接以增加載流能力的電力(VCC)及接地(VSS)第二金屬跡線。
14.根據(jù)權(quán)利要求1所述的定制1C，其中電力(VCC)及接地(VSS)第二金屬跡線具有與基本單元中的其它第二金屬(金屬2)跡線相比相同或不同的寬度。
15.根據(jù)權(quán)利要求1所述的定制1C，其中電力(VCC)及接地(VSS)第二金屬跡線具有與基本單元中的其它第二金屬(金屬2)跡線相比相同或不同的間隔(間距)。
16.根據(jù)權(quán)利要求1所述的定制1C，其中所述基本單元的所述第二金屬跡線經(jīng)成形或布置以沿垂直方向提供無其它金屬3跡線的一個(gè)或一個(gè)以上第三金屬(金屬3)路由軌跡以用于增強(qiáng)的可路由性。
17.根據(jù)權(quán)利要求1所述的定制1C，其包括在多個(gè)水平軌跡上方的伸長(zhǎng)的第三金屬連接端口，從而提供增強(qiáng)的水平金屬連接以最小化使用多個(gè)金屬層及通孔層轉(zhuǎn)變或改變路由方向。
18.一種定制集成電路1C，其包括: 晶片上的第一固定(不可編程)區(qū)，其具有不可定制掩模層，其中所述第一固定區(qū)包含形成基本單元的多種晶體管以及第一互連層及在所述第一互連層上面的第二互連層； 可編程區(qū)，其在所述第一固定區(qū)上面，具有可定制掩模層，其中所述可編程區(qū)中的至少一個(gè)互連層耦合到所述第二互連層以提供對(duì)所述基本單元的所有晶體管節(jié)點(diǎn)的電接達(dá)，且其中所述可編程區(qū)包括耦合到所 述可定制掩模層以對(duì)所述IC進(jìn)行定制的第三互連層；及 第二固定區(qū)，其在所述可編程區(qū)上面以提供多個(gè)固定區(qū)且減少在對(duì)所述定制IC進(jìn)行定制時(shí)所需的掩模的數(shù)目。
19.一種用以制作定制集成電路IC的方法，其包括: 在晶片上制作具有不可定制掩模層的第一固定(不可編程)區(qū)且在所述第一固定區(qū)的一個(gè)或一個(gè)以上基本單元中形成第一互連層及第二互連層； 在所述第一固定區(qū)上面制作具有可定制掩模層的可編程區(qū)； 在所述可編程區(qū)上面制作第二固定(不可編程)區(qū)； 將所述可編程區(qū)中的至少一個(gè)可定制掩模層電耦合到所述第一固定區(qū)中的所述第二互連層；及 提供對(duì)所述基本單元的所有晶體管節(jié)點(diǎn)的完全接達(dá)以通過所述可編程區(qū)中的所述可定制掩模層完全地對(duì)所述IC進(jìn)行定制。
20.一種用以制作定制集成電路IC的方法，其包括: 在第一固定區(qū)上面制作具有可定制掩模層的可編程區(qū)； 將所述可編程區(qū)中的至少一個(gè)可定制掩模層電耦合到所述第一固定區(qū)中的第二互連層;及 提供對(duì)基本單元的所有晶體管節(jié)點(diǎn)的完全接達(dá)以通過所述可編程區(qū)中的所述可定制掩模層完全地對(duì)所述IC進(jìn)行定制。
【文檔編號(hào)】H01L23/485GK104011857SQ201280049037
【公開日】2014年8月27日 申請(qǐng)日期:2012年9月28日 優(yōu)先權(quán)日:2011年10月7日
【發(fā)明者】喬納森·C·帕克, 薩拉赫·M·維菲力, 江葦芝, 許文達(dá), 鄭國(guó)雄, 杰里米·嘉健·李 申請(qǐng)人:貝圣德公司