半導體裝置及其制造方法、電子部件的制作方法
【專利摘要】提供一種能夠防止貫通電極中的空洞產生，并且與以往相比可靠性高的半導體裝置及其制造方法、以及電子部件。在Si基板(29)上的柵極絕緣膜(30)上形成電極層(51)。在柵極絕緣膜(30)上形成層間絕緣膜(31)后，通過鑲嵌法，形成包括與電極層(51)為相同圖案的下側布線(42)、和為相反圖案的下側絕緣膜(43)在內的下側極板(40)。接著，形成貫通孔(59)，同時，在貫通孔(59)內使形成有與下側絕緣膜(43)為相同圖案的突出部(60)的第1層間絕緣膜(32)露出。然后，在按照突出部(60)的一部分作為蝕刻殘渣而殘留的方式對第1層間絕緣膜(32)進行蝕刻后，形成通孔絕緣膜(38)，并對貫通孔(59)底面的通孔絕緣膜(38)進行蝕刻。接著，通過在貫通孔(59)的通孔絕緣膜(38)的內側使電極材料鍍覆生長，來形成貫通電極(17)。
【專利說明】半導體裝置及其制造方法、電子部件
【技術領域】
[0001]本發(fā)明涉及一種具有貫通電極的半導體裝置及其制造方法、以及具備該半導體裝置的電子部件(封裝(packing))。
【背景技術】
[0002]近年來，開發(fā)了對具有貫通電極的半導體裝置進行多個層疊，來形成小型、大容量、聞功能的電子部件的技術。
[0003]具有貫通電極的半導體裝置在例如專利文獻I以及2中公開。
[0004]專利文獻I以及2的半導體裝置包括:Si基板；設置在Si基板中的貫通電極；形成在Si基板的表面的電極極板(pad);和形成在電極極板上的再配置布線層。
[0005]相關的半導體裝置是通過例如下面的方法制造的。首先，在Si基板的表面隔著絕緣膜來形成電極極板，并形成再配置布線層。接下來，使用第I蝕刻氣體(SF6),從Si基板的背面到Si基板的途中進行干蝕刻(dry etching)。然后,通過使用第2蝕刻氣體(C4F8)來對Si基板的剩余部分進行干蝕刻，從而形成到達電極極板的貫通孔。然后，在貫通孔的側面形成絕緣膜，在絕緣膜的內側形成貫通電極。通過以上的工序，獲得具有貫通電極的半導體裝置。
[0006]在先技術文獻
[0007]專利文獻
[0008]專利文獻1:日本特開2011-86773號公報
[0009]專利文獻2:日本特開2011-86850號公報
[0010]發(fā)明要解決的課題
[0011]本發(fā)明的目的在于，提供一種能夠防止貫通電極中空洞(void)的產生，并且與以往相比可靠性高的半導體裝置及其制造方法。
[0012]本發(fā)明的另一個目的在于，提供一種能夠防止半導體裝置的貫通電極中空洞的產生，并且與以往相比可靠性高的電子部件。
【發(fā)明內容】
[0013]解決課題的手段
[0014]本發(fā)明的半導體裝置包括:半導體基板；柵極絕緣膜，其形成在所述半導體基板的表面；層間絕緣膜，其形成在所述柵極絕緣膜上；表面電極，其包括具有以規(guī)定圖案選擇性地埋入至所述層間絕緣膜的鑲嵌結構的多個布線、和使用所述層間絕緣膜的一部分來配置在相鄰的所述布線間的布線間絕緣膜；貫通電極，其在所述半導體基板的所述表面與背面之間貫通，并與所述表面電極電連接；和通孔絕緣膜，其設置在所述貫通電極與所述半導體基板之間(權利要求1)。
[0015]該半導體裝置能夠通過例如包括以下工序的本發(fā)明的半導體裝置的制造方法(權利要求13)來制造:在半導體基板的表面形成柵極絕緣膜的工序；在所述柵極絕緣膜上，選擇性地形成規(guī)定圖案的電極層的工序；在所述柵極絕緣膜上，按照覆蓋所述電極層的方式來形成層間絕緣膜的工序；利用鑲嵌法將與所述電極層為相同的圖案的電極材料選擇性地埋入至所述層間絕緣膜，從而形成表面電極的工序，該表面電極包括與所述電極層為相同的圖案的多個布線、和利用所述層間絕緣膜的一部分來形成在相鄰的所述布線間且與所述電極層為相反的圖案的布線間絕緣膜；通過從所述半導體基板的背面進行蝕刻來對所述半導體基板以及所述電極層進行除去，從而形成貫通孔，同時在該貫通孔內使形成有與所述布線間絕緣膜為相同的圖案的突出部的所述層間絕緣膜露出的工序；按照所述突出部的一部分作為蝕刻殘渣而殘留的方式，對所述層間絕緣膜進行蝕刻，直到所述表面電極的所述布線經由所述貫通孔露出為止的工序；在所述貫通孔的底面以及側面形成通孔絕緣膜的工序；對所述貫通孔的所述底面的所述通孔絕緣膜進行蝕刻，直到所述表面電極的所述布線露出為止的工序；和通過在所述貫通孔的所述通孔絕緣膜的內側使電極材料鍍覆生長，從而按照與所述表面電極電連接的方式來形成貫通電極的工序。
[0016]另外，該半導體裝置也能夠通過包括以下工序的本發(fā)明的半導體裝置的制造方法(權利要求16)來制造:在半導體基板的表面，選擇性地埋入規(guī)定圖案的絕緣層的工序；在所述半導體基板的所述表面形成柵極絕緣膜的工序；在所述柵極絕緣膜上形成層間絕緣膜的工序；利用鑲嵌法將與所述絕緣層為相反的圖案的電極材料選擇性地埋入至所述層間絕緣膜，從而形成表面電極的工序，該表面電極包括與所述絕緣層為相反的圖案的多個布線、和利用所述層間絕緣膜的一部分來形成在相鄰的所述布線間且與所述絕緣層為相同的圖案的布線間絕緣膜；通過從所述半導體基板的背面進行蝕刻來對所述半導體基板進行除去，從而形成貫通孔，同時在該貫通孔內使與所述布線間絕緣膜為相同的圖案的所述絕緣層露出的工序；按照所述層間絕緣膜中的所述絕緣層的正下方的部分作為蝕刻殘渣而殘留的方式，對所述層間絕緣膜進行蝕刻，直到所述表面電極的所述布線經由貫通孔露出為止的工序；在所述貫通孔的底面以及側面形成通孔絕緣膜的工序；對所述貫通孔的所述底面的所述通孔絕緣膜進行蝕刻，直到所述表面電極的所述布線露出為止的工序；和通過在所述貫通孔的所述通孔絕緣膜的內側使電極材料鍍覆生長，從而按照與所述表面電極電連接的方式來形成貫通電極的工序。
[0017]根據(jù)本發(fā)明的方法，預先形成與表面電極的布線間絕緣膜為相反的圖案的電極層，或者與表面電極的布線間絕緣膜為相同的圖案的絕緣層。由此，在從背面起向著表面電極對半導體基板進行蝕刻來形成貫通孔時，在布線間絕緣膜上，能夠將層間絕緣膜的突出部的一部分，或者層間絕緣膜中的絕緣層的正下方的部分作為蝕刻殘渣而殘留。
[0018]因此，在形成通孔絕緣膜時，在蝕刻殘渣的正上方位置(布線間絕緣膜的正上方位置)，通孔絕緣膜以與布線間絕緣膜相同的圖案而被提高加固該蝕刻殘渣的高度的部分。也就是說，在通孔絕緣膜中，在存在蝕刻殘渣的部分與不存在蝕刻殘渣的部分之間產生高度差。
[0019]在通孔絕緣膜的蝕刻工序中，由于上述被提高加固的部分相對于未被提高加固的部分，成為與布線間絕緣膜為相同的圖案的蝕刻余量(margin)，因此即使對通孔絕緣膜進行蝕刻直到表面電極的布線露出為止，也能夠消除或減少基于該蝕刻的布線間絕緣膜的蝕刻量。
[0020]其結果，能夠對表面電極的布線間的高度差的產生進行抑制。因此，在使電極材料鍍覆生長時，由于在貫通孔的內面能夠以良好的被膜性來形成晶種膜，因此能夠防止空洞(空穴)的產生。
[0021]由此，在本發(fā)明的半導體裝置中，能夠對貫通電極中的空洞的產生進行防止，并能夠實現(xiàn)與以往相比可靠性高的半導體裝置。
[0022]另外，本發(fā)明的半導體裝置也可以例如，在形成所述貫通孔的工序中，通過形成具有比所述表面電極的直徑還小的直徑的貫通孔，從而所述表面電極進一步包括:對置部，該對置部與所述貫通電極對置；伸出部，該伸出部在橫向上從所述對置部伸出；和電極層，該電極層配置在所述柵極絕緣膜與所述層間絕緣膜之間，與所述伸出部的所述布線為相同的圖案(權利要求2)，也可以進一步包括絕緣層，該絕緣層埋入至所述半導體基板的所述表面，并與所述伸出部的所述布線間絕緣膜為相同的圖案(權利要求3)。
[0023]另外，形成所述電極層的工序最好是通過與在所述半導體基板的所述表面形成的半導體元件的柵極電極相同的工序來執(zhí)行(權利要求14)，在所述半導體基板是硅基板的情況下，最好包括形成多晶硅層的工序(權利要求15)。
[0024]通過該方法，能夠在不增加工序數(shù)的情況下，高效地形成電極層。
[0025]另外，形成所述絕緣層的工序最好包括:通過從所述表面對所述半導體基板進行蝕刻，從而形成所述規(guī)定圖案的淺槽的工序；和通過向所述淺槽填充絕緣材料，從而按照使所述絕緣層相對于所述半導體基板的所述表面埋入至所述背面?zhèn)鹊姆绞絹硇纬伤鼋^緣層的工序(權利要求17)。
[0026]根據(jù)該方法，例如在通過STI (Shallow Trench Isolation:淺槽隔離)工序在半導體基板中形成多個元件分離區(qū)域的情況下，由于能夠通過與該STI工序相同的工序來形成絕緣層，因此能夠高效地形成絕緣層。
[0027]另外，在本發(fā)明的半導體裝置中，在所述表面電極中的與所述貫通電極之間的連接面上，所述布線與所述布線間絕緣膜最好被齊平地形成(權利要求4)。
[0028]根據(jù)該結構，能夠進一步提高相對于貫通孔的底面的晶種膜的被膜性。
[0029]另外，在本發(fā)明的半導體裝置中，在所述表面電極中，所述布線與所述布線間絕緣膜也可以交替排列為條紋狀(權利要求5)。
[0030]另外，所述布線也可以包括Cu布線(權利要求6)。另外，所述表面電極也可以包括隔著多個所述層間絕緣膜而層疊的多層電極(權利要求7)。
[0031]另外，本發(fā)明的半導體裝置也可以包括配置在所述貫通電極的正上方位置的外部連接用的表面凸塊，使得在所述表面凸塊與所述貫通電極之間放置所述表面電極(權利要求8)，也可以包括配置在所述貫通電極的所述背面?zhèn)鹊亩瞬康?、外部連接用的背面凸塊(權利要求9)。
[0032]另外，所述貫通電極也可以形成為圓柱狀(權利要求10)。
[0033]另外，所述半導體基板的所述表面也可以包括形成有多個半導體元件的元件形成面(權利要求11)。
[0034]另外，本發(fā)明的電子部件包括:中介層，其在背面具有多個外部端子；權利要求1?11中的任意一項所述的半導體裝置，該半導體裝置在所述中介層的表面，以所述表面朝向上方的姿勢層疊；第2半導體裝置，其具有多個背面凸塊，按照該背面凸塊與所述貫通電極電連接的方式而層疊在所述半導體裝置的所述表面；和樹脂封裝，其對所述半導體裝置以及所述第2半導體裝置進行密封(權利要求12)。
[0035]發(fā)明效果
[0036]根據(jù)該結構，由于裝載了本發(fā)明的半導體裝置，因此能夠實現(xiàn)與以往相比可靠性聞的電子部件。
【專利附圖】
【附圖說明】
[0037]圖1是與本發(fā)明的一個實施方式有關的電子部件的示意性截面圖。
[0038]圖2是對圖1的電子部件的系統(tǒng)結構進行示意性表示的框圖。
[0039]圖3是圖1的Si中介層(interposer)以及運算芯片中的貫通電極的布局圖。
[0040]圖4是用于對圖1的運算芯片的結構(第I實施方式)進行說明的示意性截面圖，對設置了貫通電極的部分進行放大表示。
[0041]圖5是表示圖4的下側絕緣膜的形狀的例子的圖，對通過圖4的虛線V來圍繞的部分進行放大表示。
[0042]圖6是圖4的表面極板(下側極板)的布局圖。
[0043]圖7A是表不圖4的運算芯片的制造工序的一部分的圖。
[0044]圖7B是表示圖7A的接下來的工序的圖。
[0045]圖7C是表示圖7B的接下來的工序的圖。
[0046]圖7D是表示圖7C的接下來的工序的圖。
[0047]圖7E是表示圖7D的接下來的工序的圖。
[0048]圖7F是表示圖7E的接下來的工序的圖。
[0049]圖7G是表示圖7F的接下來的工序的圖。
[0050]圖7H是表示圖7G的接下來的工序的圖。
[0051]圖71是表示圖7H的接下來的工序的圖。
[0052]圖7J是表示圖71的接下來的工序的圖。
[0053]圖7K是表示圖7J的接下來的工序的圖。
[0054]圖7L是表示圖7K的接下來的工序的圖。
[0055]圖7M是表示圖7L的接下來的工序的圖。
[0056]圖7N是表示圖7M的接下來的工序的圖。
[0057]圖70是表示圖7N的接下來的工序的圖。
[0058]圖7P是表示圖70的接下來的工序的圖。
[0059]圖7Q是表示圖7P的接下來的工序的圖。
[0060]圖8是用于對圖1的運算芯片的結構(第2實施方式)進行說明的示意性截面圖，對設置了貫通電極的部分進行放大表示。
[0061]圖9A是表不圖8的運算芯片的制造工序的一部分的圖。
[0062]圖9B是表示圖9A的接下來的工序的圖。
[0063]圖9C是表示圖9B的接下來的工序的圖。
[0064]圖9D是表示圖9C的接下來的工序的圖。
[0065]圖9E是表示圖9D的接下來的工序的圖。
[0066]圖9F是表示圖9E的接下來的工序的圖。[0067]圖9G是表示圖9F的接下來的工序的圖。
[0068]圖9H是表示圖9G的接下來的工序的圖。
[0069]圖91是表示圖9H的接下來的工序的圖。
[0070]圖9J是表示圖91的接下來的工序的圖。
[0071]圖9K是表示圖9J的接下來的工序的圖。
[0072]圖9L是表示圖9K的接下來的工序的圖。
[0073]圖9M是表示圖9L的接下來的工序的圖。
[0074]圖9N是表示圖9M的接下來的工序的圖。
[0075]圖90是表示圖9N的接下來的工序的圖。
[0076]圖9P是表示圖90的接下來的工序的圖。
【具體實施方式】
[0077]下面，參照附圖來對本發(fā)明的實施方式進行詳細說明。
[0078]圖1是與本發(fā)明的一個實施方式有關的電子部件I的示意性截面圖。圖2是對圖1的電子部件I的系統(tǒng)結構進行示意性表示的框圖。
[0079]電子部件I包括:樹脂中介層2 ;從樹脂中介層2的表面3起按順序層疊的運算芯片4、Si中介層5以及存儲器芯片6 ;和樹脂封裝7 ;并且在內部組裝有電源系統(tǒng)布線8以及信號系統(tǒng)布線9。另外，運算芯片4、Si中介層5以及存儲器芯片6是層疊在樹脂中介層2的表面3的多個半導體裝置的一個例子，并不僅限于此。
[0080]樹脂中介層2由樹脂制(例如，環(huán)氧樹脂)基板構成，在其表面3層疊運算芯片4等，在其背面10形成多個外部端子11。樹脂中介層2的尺寸是14mm角，例如也可以是IOmm角~15_角。厚度是0.7mm,例如也可以是0.6mm~0.7mm。
[0081]外部端子11是與安裝基板(印刷布線板)上的焊盤(land)(電極)之間的電連接用的端子。外部端子11使用例如焊錫等金屬材料來形成為球狀，例如互相隔開間隔地被配置為矩陣狀。各外部端子11經由貫通于樹脂中介層2的表面3與背面10之間的導電性的通孔導體(未圖示)，來與運算芯片4的背面凸塊19 (后述)電連接。
[0082]在本實施方式中，運算芯片4、Si中介層5以及存儲器芯片6互為相同大小地形成，按照側面相互一致的方式而被整齊地層疊。這些芯片的尺寸是IOmm角，例如也可以是6mm角~IOmm角。芯片的厚度比樹脂中介層2小，是0.05mm,例如也可以是0.04mm~0.06mm。
[0083]這些多個半導體芯片4~6中，在位于最上層的作為第二半導體裝置的存儲器芯片6與樹脂中介層2之間的、作為半導體裝置的運算芯片4中，如圖2所示，組裝有邏輯(Logic).控制電路12。邏輯.控制電路12與電子部件I的電源系統(tǒng)布線8以及信號系統(tǒng)布線9連接。 另外，在運算芯片4中，在其表面13形成構成該邏輯?控制電路12的晶體管(例如，CMOS晶體管)、二極管、電阻、電容器等多個半導體元件。也就是說，在運算芯片4中，與存儲器芯片6對置的表面13是元件形成面，以該元件形成面13朝向上方的姿勢，運算芯片4被層疊于樹脂中介層2。
[0084]另外，在運算芯片4以及作為半導體裝置的Si中介層5中，形成分別貫通表面13、15與背面14、16之間的多個貫通電極17、18，在各貫通電極17、18的背面14、16側的端部各設置I個背面凸塊19、20。背面凸塊19、20使用例如焊錫等金屬材料來形成為球狀。另外，運算芯片4的背面凸塊19與表面13上的半導體元件電連接。
[0085]另一方面，在最上層的存儲器芯片6中，組裝有存儲器單元陣列21 (在本實施方式中為SRAM:Static Random Access Memory的單兀陣列)以及控制電路22,這些電路21、22與電子部件I的電源系統(tǒng)布線8以及信號系統(tǒng)布線9連接。具體來講，控制電路22通過電源系統(tǒng)布線8與存儲器單元陣列21連接，存儲器單元陣列21通過信號系統(tǒng)布線9與運算芯片4的邏輯?控制電路12連接。另外，在存儲器芯片6中，在其背面23形成構成該存儲器單元陣列21以及控制電路22的晶體管、二極管、電阻、電容器等多個半導體元件。也就是說，在存儲器芯片6中，與運算芯片4對置的背面23是元件形成面，以該元件形成面23朝向下方的姿勢，存儲器芯片6被層疊于樹脂中介層2。另外，在存儲器芯片6中，在其背面23設置多個背面凸塊24。背面凸塊24使用例如焊錫等金屬材料而形成為球狀。該背面凸塊24與背面23上的半導體元件電連接。
[0086]并且，存儲器芯片6的背面凸塊24通過Si中介層5的貫通電極18以及背面凸塊20而被中繼，與間距不同的運算芯片4的貫通電極17以及背面凸塊19電連接。由此，被層疊配置的多個半導體芯片相互電連接，并與樹脂中介層2的外部端子11電連接。
[0087]另外，雖然在本實施方式中，由于運算芯片4與存儲器芯片6之間的端子間距互不相同，因此配置了在其間擔任電中繼的Si中介層5，但在該端子間距全部相同的情況下，也可以省略Si中介層5。
[0088]樹脂封裝7 (例如，環(huán)氧樹脂)為了使樹脂中介層2的背面10露出，僅對樹脂中介層2的表面3側進行密封，為了使運算芯片4、Si中介層5以及存儲器芯片6不露出，而覆蓋這些芯片全體。此外，樹脂封裝7按照其側面與樹脂中介層2的側面一致為齊平的方式來形成。
[0089]圖3是圖1的Si中·介層5以及運算芯片4中的貫通電極17、18的布局圖。
[0090]如圖1所示，在本實施方式中，在被層疊配置的多個半導體芯片4~6中，在運算芯片4以及Si中介層5中分別設置貫通電極17、18。
[0091]在運算芯片4中，例如，排列為多列(在本實施方式中為2列)的貫通電極17沿著對運算芯片4的中央部25進行包圍的周邊部26而被設置為環(huán)狀。另外，運算芯片4的貫通電極17也可以分別例如被不規(guī)則地隨機配置，并作為整體被設置為沿著運算芯片4的周邊部26的環(huán)狀。
[0092]由此，運算芯片4能夠利用貫通電極17，來向存儲器芯片6發(fā)送電力以及電信號。也就是說，運算芯片4的貫通電極17形成電子部件I的電源系統(tǒng)布線8以及信號系統(tǒng)布線9，并通過該布線8、9來發(fā)送電力以及信號。
[0093]另一方面，在Si中介層5中，例如，單列的貫通電極18沿著對Si中介層5的中央部27進行包圍的周邊部28而被設置為環(huán)狀(下面，存在將這些貫通電極18稱為周邊部28的貫通電極18的情況。)，并且在被該周邊部28包圍的中央部27，以多個貫通電極18作為I個組，來將多個組配置為矩陣狀(下面，存在將這些貫通電極18稱為中央部27的貫通電極18的情況。)。
[0094]在本實施方式中，周邊部28的各貫通電極18按照分別與運算芯片4的各貫通電極17配置在同一直線上的方式，而被配置在運算芯片4的各貫通電極17的正上方。[0095]在中央部27的貫通電極18的各個組中，以配置為矩陣狀的多個貫通電極18為I個塊，來設置多個塊。具體來講，在本實施方式中，8個組被配置為2行4列(2X4)的矩陣狀，在各個組中，以4行64列(4X64)的貫通電極18為I塊，設置2塊，也就是說，每I個組合計設置512個貫通電極18。由于具有8個該組，因此在Si中介層5整體中，設置4096個(512個X8組)貫通電極18。
[0096]由此，Si中介層5能夠利用例如中央部27的貫通電極18，在運算芯片4 (例如，邏輯.控制電路12)與存儲器芯片6 (例如，存儲器單元陣列21)之間對中央部27的貫通電極18的數(shù)目的比特數(shù)(在本實施方式中是4096比特)的電信號進行中繼。也就是說，Si中介層5的中央部27的貫通電極18形成電子部件I的信號系統(tǒng)布線9，并通過該布線9，來對電信號進行雙方向地發(fā)送接收。另外，貫通電極18的配置和數(shù)目只是本發(fā)明的一個例子，能夠配合各個電子部件I的設計來適當?shù)刈兏?。例如，I塊256個貫通電極18也可以被配置為8行32列(8X32)的矩陣狀。
[0097]另外，Si中介層5利用例如周邊部28的貫通電極18，來對從運算芯片4向存儲器芯片6(例如，控制電路22)發(fā)送的電力以及電信號進行中繼。也就是說，Si中介層5的周邊部28的貫通電極18形成電子部件I的電源系統(tǒng)布線8以及信號系統(tǒng)布線9，并通過該布線8、9來發(fā)送電力以及電信號。
[0098]圖4是用于對圖1的運算芯片4的結構(第I實施方式)進行說明的示意性截面圖，對設置了貫通電極17的部分進行放大表示。圖5是對圖4的下側絕緣膜43的形狀的例子進行表示的圖，對通過圖4的虛線V來圍繞的部分進行放大表示。圖6是圖4的表面極板37 (下側極板40)的布局圖。
[0099]運算芯片4包括:作為成為運算芯片4的主體的半導體基板的Si基板29、柵極絕緣膜30、層間絕緣膜31 (第I~第5層間絕緣膜32~36)、作為表面電極的表面極板37、貫通電極17、通孔絕緣膜38、表面凸塊39、背面凸塊19。
[0100]Si基板29是例如厚度30 μ m~50 μ m的基板，在其表面13 (元件形成面)，柵極絕緣膜30以及多個(在本實施方式中是5層)層間絕緣膜31按照此順序層疊。柵極絕緣膜30是與形成在該表面13的晶體管(未圖示)所具有的柵極絕緣膜為一體的膜，在與該晶體管之間被共有。
[0101]表面極板37形成為四角形狀，在本實施方式中，具有埋入至多個層間絕緣膜的多層極板結構。
[0102]具體來講，表面極板37形成為縱橫長度1^\1^是25.711111\25.711111尺寸(設計規(guī)則為90nm的情況)的正方形，具有將表面極板37分別埋入至配置在第3層間絕緣膜34的上下的第2層間絕緣膜33以及第4層間絕緣膜35中的雙層極板結構。該表面極板37包括:被埋入至第2層間絕緣膜33的下側極板40 ;和被埋入至第4層間絕緣膜35的上側極板41。另外，表面極板37也可以是長方形和圓形。
[0103]下側極板40包括:具有以條紋圖案而被選擇性地埋入至第2層間絕緣膜33的鑲嵌結構的、由銅(Cu)構成的下側布線42 ;和使用第2層間絕緣膜33的一部分而被配置在相鄰的下側布線42間 的條紋狀的下側絕緣膜43 (布線間絕緣膜)。
[0104]由此，在下側極板40中，下側布線42與下側絕緣膜43被交替排列為條紋狀。下偵_線42的寬度W1是I μ m左右，下側絕緣膜43的寬度W2是0.3 μ m左右，下側極板40的厚度T1是0.3 μ m左右。對于寬度W1以及寬度W2，只要是在通過鑲嵌法來將下側布線42埋入至第I層間絕緣膜32時，在下側布線42中不產生凹陷(dishing)的范圍就可以，并不特另IJ限制。
[0105]另外，在下側極板40中，下側絕緣膜43的形狀可以如圖5(a)所示，在與貫通電極17之間的連接面上與下側布線42 —致為齊平，也可以如圖5(b)所示，相對于下側布線42向貫通電極17側隆起。另外，也可以如圖5(c)所示，相對于下側布線42向貫通電極17的相反側凹陷。
[0106]另外，如圖6所示，下側極板40在Si基板29上，條紋方向可以有規(guī)則地一致為相同方向(圖6的紙面右側的列)，也可以是縱條紋的下側極板40以及橫條紋的下側極板40被交替配置等條紋方向為不規(guī)則的(圖6的紙面左側的列)。
[0107]上側極板41也與下側極板40同樣地，包括:具有以條紋圖案被選擇性地埋入至第4層間絕緣膜35的鑲嵌結構的、由銅(Cu)構成的上側布線44 ;和使用第4層間絕緣膜35的一部分來配置在相鄰的上側布線44間的條紋狀的上側絕緣膜45 (布線間絕緣膜);但上側絕緣膜45的間距P1 (相鄰的上側絕緣膜45間的距離)與下側絕緣膜43的間距P2不同。
[0108]在本實施方式中，上側絕緣膜45的間距P1比下側絕緣膜43的間距P2寬，上側絕緣膜45在下側布線42的正上方，以與下側布線42相同的寬度W4( = W1)，按照隔I列下側布線42的方式進行配置。由此，上側布線44的寬度W3比下側布線42的寬度W1寬，例如為1.8μπι左右。另外，上側極板41的厚度T2是0.3 μ m左右(=1\)。另外，對于寬度W3以及寬度W4,只要是在通過鑲嵌法來將上側布線44埋入至第4層間絕緣膜35時，在上側布線44中不產生凹陷的范圍就可以，并不特別限制。
[0109]另外，圖5(a)?圖5(c)所示的下側絕緣膜43的形狀可以適用于上側絕緣膜45的形狀，圖6所示的下側極板40的布局可以適用于上側極板41的布局。
[0110]并且，在相互上下重合的下側極板40的下側布線42與上側極板41的上側布線44之間，經由貫通第3層間絕緣膜34的多個導電性(例如，鎢(W))的通孔導體46來電連接。
[0111]另外，表面極板37的層結構并不僅限于雙層結構，也可以是例如3層結構、4層結構、5層結構及其以上的層結構。另外，表面極板37的布線材料只要是能夠形成鑲嵌結構的材料就可以，也可以是除了 Cu以外的金屬材料。
[0112]貫通電極17由銅(Cu)構成，形成為從Si基板29的背面14起，垂直于該背面14地貫通Si基板29、柵極絕緣膜30以及第I層間絕緣膜32而達到表面極板37 (下側極板40)的圓柱狀。由此，貫通電極17以及表面極板37在Si基板29的厚度方向上排列在同一直線上。另外，貫通電極17以及表面極板37不是必須排列在同一直線上，例如，表面極板37也可以通過從貫通電極17的Si基板29的表面13側端部起引導再布線等，從而配置在俯視下從貫通電極17離開的位置。
[0113]貫通電極17具有比表面極板37的縱橫長度U、L2小的直徑R1，如圖4的虛線所示，在從Si基板29的表面13側來看的俯視中，收容在相比表面極板37的外周更靠內側處。在本實施方式中，例如，R1 = ΙΟμπι左右。
[0114]由此，各表面極板40、41包括:俯視下與貫通電極17重合對置的、與貫通電極17為相同俯視形狀的對置部47、48 ;和從對置部47、48起在橫向(沿著Si基板29的表面13的方向)上伸出，并包圍對置部47、48的伸出部49、50。[0115]并且，在本實施方式中，在柵極絕緣膜30與層間絕緣膜31 (第I層間絕緣膜32)之間，形成與下側極板40的伸出部49的下側布線42為相同條紋圖案的電極層51，其中，下側極板40是在多層表面極板37中與貫通電極17直接連接的。
[0116]在本實施方式中，電極層51是形成在與形成于該表面13的晶體管(未圖示)所具有的柵極電極(未圖示)相同層的層，由作為與Si基板29相同材料的多晶硅構成。另夕卜，在作為基板，使用除了 Si基板29以外的部件的情況下，電極層51的材料最好也變更為與該被采用的基板的材料相同的材料。
[0117]通孔絕緣膜38由氧化硅(SiO2)構成，被設置在貫通電極17與Si基板29之間以及Si基板29的背面14整個區(qū)域中。
[0118]在本實施方式中，通孔絕緣膜38包括:對貫通電極17的側面(周面)進行覆蓋的主體部52以及對Si基板29的背面14進行覆蓋的背面部53。通孔絕緣膜38的主體部52以及通孔絕緣膜38的背面部53形成為互為一體。
[0119]另外，通孔絕緣膜38形成為主體部52比背面部53薄。例如，主體部52的厚度是
0.5 μ m左右，背面部53的厚度是I μ m左右。
[0120]表面凸塊39在第5層間絕緣膜36上,按照在與貫通電極17之間放置表面極板37的方式，在貫通電極17的正上方位置各配置I個。各表面凸塊39相對于相互上下重合的上側極板41，經由貫通第4層間絕緣膜35的導電性(例如，鎢(W))的通孔導體54而電連接。另外，各表面凸塊39在運算芯片4上層疊了 Si中介層5的狀態(tài)下，與例如Si中介層5的背面凸塊20 (參見圖1)連接。
[0121]背面凸塊19如前所述，在各貫通電極17的背面14側的端部各設置I個。
[0122]在本實施方式中，以上說明的運算芯片4的結構也可以被采用于形成有貫通電極18的半導體基板(Si基板)，即Si中介層5。
[0123]圖7A?圖7Q是按照工序順序來對圖4的運算芯片4的制造工序進彳丁表不的圖。
[0124]在制造圖4的運算芯片4中，首先，利用公知的方法，通過對Si基板29的表面13進行離子注入(例如，η型離子、P型離子)，來形成構成半導體元件的雜質區(qū)域。
[0125]接下來，如圖7Α所示，通過熱氧化法來形成柵極絕緣膜30。
[0126]接下來，如圖7Β所示，利用CVD法，通過在柵極絕緣膜30上堆積多晶硅，與半導體元件(MOSFET)的柵極電極同時地形成電極層51。通過利用與柵極電極相同的工序來形成電極層51，能夠在不使工序數(shù)增加的情況下，高效地形成電極層51。
[0127]接下來,如圖7C所示,在電極層51上形成光致抗蝕劑(photoresist) 55 (例如,聚酰亞胺等有機抗蝕劑)，其中，該光致抗蝕劑55在應形成下側絕緣膜43的區(qū)域具有開口。
[0128]接下來，如圖7D所示，經由光致抗蝕劑55，向電極層51供給蝕刻氣體，并對電極層51進行干蝕刻。由此，電極層51形成為與下側布線42相同的圖案(與下側絕緣膜43相反的圖案)。然后，如圖7E所示，光致抗蝕劑55被除去。
[0129]接下來，如圖7F所示，通過鑲嵌法、光刻法、CVD等公知的半導體裝置的制造技術，在柵極絕緣膜30上，順序形成第I層間絕緣膜32、第2層間絕緣膜33、下側極板40、第3層間絕緣膜34、通孔導體46、第4層間絕緣膜35、上側極板41、第5層間絕緣膜36、通孔導體54以及表面凸塊39。此時，下側極板40通過鑲嵌法，形成為下側布線42是與電極層51相同的圖案，下側絕緣膜43是與電極層51相反的圖案。[0130]接下來，如圖7G所示，在Si基板29的表面13側，通過粘合劑56來粘合玻璃基板57 (支撐體)。
[0131]接下來，如圖7H所示，使用例如研磨機等，來從背面14側對Si基板29進行研磨(背面研磨)，使Si基板29薄化。在本實施方式中，將700 μ m以上的Si基板29研磨到30 μ m ~ 50 μ m 為止。
[0132]接下來，如圖71所示，在Si基板29的背面14形成光致抗蝕劑58 (例如，聚酰亞胺等有機抗蝕劑)，其中，該光致抗蝕劑58在應形成貫通電極17的區(qū)域具有開口。
[0133]接下來，如圖7J所示，經由光致抗蝕劑58來向Si基板29供給蝕刻氣體，從背面14側對Si基板29進行干蝕刻。該蝕刻一直持續(xù)到Si基板29、柵極絕緣膜30以及電極層51的一部分(被配置在光致抗蝕劑58的開口正下方的部分)被除去。由此，在Si基板29中形成貫通孔59。同時，在各貫通孔59內，作為蝕刻殘渣，第I層間絕緣膜32中的下側絕緣膜43的正上方部分，作為以與下側絕緣膜43相同的圖案來向貫通孔59的開口端突出的突出部60而殘留。
[0134]接下來，如圖7K所示，以殘留了形成貫通孔59時的光致抗蝕劑58的狀態(tài)，對形成貫通孔59底面的第I層間絕緣膜32進行蝕刻。該蝕刻一直持續(xù)到下側布線42露出為止。此時，由于第I層間絕緣膜32的突出部60相對于其以外的部分，是與下側絕緣膜43為相同圖案的蝕刻余量，因此在下側布線42露出了的時刻，突出部60的一部分作為蝕刻殘渣而殘留在下側絕緣膜43上。
[0135]接下來，如圖7L所示，在除去光致抗蝕劑58后，通過CVD法，在貫通孔59的內面以及Si基板29的背面14形成通孔絕緣膜38，以使得在貫通孔59內露出的表面極板37 (下側極板40)以及突出部60被覆蓋。此時，在蝕刻殘渣的突出部60的正上方位置(下側絕緣膜43的正上方位置)，通孔絕緣膜38以與下側絕緣膜43相同的圖案，被提高加固該突出部60的高度的部分。也就是說，在通孔絕緣膜38中，在存在突出部60的部分與不存在突出部60的部分之間產生高度差。
[0136]接下來，如圖7M所示，通過蝕刻，對通孔絕緣膜38中面臨貫通孔59的開口端的部分，具體來講是表面極板37上的部分(底面部分)進行選擇性除去。由此，在貫通孔59內，與下側布線42以及下側絕緣膜43幾乎一致為齊平的下側極板40再次露出。
[0137]接下來，如圖7N所示，在對通孔絕緣膜38的表面濺射了晶種膜(例如，Ti/Cu的層疊膜)后，通過電解鍍覆，從該晶種膜使Cu鍍覆生長。由此，向貫通孔59中的通孔絕緣膜38的內側填充Cu(電極材料)，并形成與表面極板37電連接的貫通電極17。
[0138]接下來，如圖70所不，通過CMP (Chemical Mechanical Polishing)法來對貫通電極17的多余部分(貫通孔59以外的部分)進行研磨除去，直到研磨面與通孔絕緣膜38的背面部53 —致為齊平為止。
[0139]然后，如圖7P所示，在各貫通電極17分別形成I個背面凸塊19，如圖7Q所示，通過將Si基板29從玻璃基板57取下，從而得到圖4的運算芯片4。
[0140]以上，根據(jù)本實施方式的方法，通過圖7A?圖7E的工序，預先形成與下側極板40的下側絕緣膜43為相反圖案的電極層51，該下側極板40是在多層表面極板37中與貫通電極17直接連接(在貫通孔59內露出)的。
[0141]由此，在圖7J的工序中，在從背面14向表面極板37對Si基板29進行蝕刻來形成貫通孔59時，作為蝕刻殘渣，能夠將第I層間絕緣膜32中的下側絕緣膜43的正上方部分，作為以與下側絕緣膜43相同的圖案向貫通孔59的開口端突出的突出部60而殘留。
[0142]因此，在圖7L的工序中，在形成通孔絕緣膜38時，在蝕刻殘渣的突出部60的正上方位置(下側絕緣膜43的正上方位置)，通孔絕緣膜38以與下側絕緣膜43相同的圖案，被提高加固該突出部60的高度的部分。也就是說，在通孔絕緣膜38中，在存在突出部60的部分與不存在突出部60的部分之間產生高度差。
[0143]然后，在圖7M的通孔絕緣膜38的蝕刻工序中，由于通孔絕緣膜38的被提高加固的部分相對于未被提高加固的部分成為與下側絕緣膜43相同圖案的蝕刻余量，因此即使對通孔絕緣膜38進行蝕刻直到露出下側布線42為止，也能夠消除或減少基于該蝕刻的下側絕緣膜43的蝕刻量。
[0144]其結果，能夠對下側極板40的下側布線42間的高度差的產生進行抑制。因此，在圖7N的工序中使Cu鍍覆生長時，由于在貫通孔59的內面能夠以良好的被膜性來形成晶種膜，因此能夠防止空洞(空穴)的產生。
[0145]反過來講，若在通孔絕緣膜38的蝕刻時，下側絕緣膜43與通孔絕緣膜38 —起被蝕刻除去，在下側布線42間產生高度差，則存在用于在該高度差部分鍍覆生長的晶種膜不能良好地形成的擔心。其結果，存在在鍍覆生長后的貫通電極17中，在下側布線42間的高度差部分附近產生空洞的情況。
[0146]對此，在圖4的運算芯片4中，由于能夠對貫通電極17中的空洞的產生進行防止，因此能夠實現(xiàn)與以往相比可靠性高的半導體芯片。
[0147]并且，根據(jù)圖1的電子部件1，由于裝載了上述能夠防止空洞(空穴)產生的運算芯片4以及Si中介層5，因此能夠實現(xiàn)與以往相比可靠性高的電子部件。
[0148]圖8是用于對圖1的運算芯片4的結構(第2實施方式)進行說明的示意性截面圖，對設置了貫通電極17的部分進行放大表示。另外，在圖8中，對所述圖4中所示的各部所對應的部分，賦予與其各部相同的參照符號。另外，以下，省略對于賦予了相同參照符號的部分的詳細說明。
[0149]在圖8的運算芯片4中，不形成電極層51，取而代之地，形成以與下側極板40的伸出部49的下側絕緣膜43相同的條紋圖案相對于Si基板29的表面13選擇性地埋入至背面14側的絕緣層61。
[0150]圖9A?圖9P是按照工序順序來對圖8的運算芯片的制造工序的一部分進彳丁表不的圖。
[0151]在制造圖8的運算芯片4中，首先，如圖9A所示，在具有700 μ m以上厚度的Si基板29的表面13，形成具有與下側絕緣膜43為相同的圖案(與下側布線42為相反的圖案)的開口的光致抗蝕劑62。
[0152]接下來，如圖9B所示，經由光致抗蝕劑62，向Si基板29供給蝕刻氣體，并從表面13側起對Si基板29進行干蝕刻。由此,形成該圖案的淺槽(shallow trench)630
[0153]接下來，如圖9C所示，通過CVD法向該淺槽63填充SiO2(絕緣材料)。
[0154]接下來，如圖9D所示，通過利用CMP來除去淺槽63外的SiO2，從而形成被埋入至Si基板29的絕緣層61。由于形成該圖9A?圖9D中所示的絕緣層61的工序能夠通過與利用例如STI (Shallow Trench Isolation:淺槽隔離)工序來在Si基板29中形成多個元件分離區(qū)域的工序相同的工序來進行，因此能夠高效地形成絕緣層61。然后，通過熱氧化來形成柵極絕緣膜30。
[0155]接下來，如圖9E所示，通過鑲嵌法、光刻法、CVD等公知的半導體裝置的制造技術，在柵極絕緣膜30上按順序形成第I層間絕緣膜32、第2層間絕緣膜33、下側極板40、第3層間絕緣膜34、通孔導體46、第4層間絕緣膜35、上側極板41、第5層間絕緣膜36、通孔導體54以及表面凸塊39。此時，通過鑲嵌法，下側極板40形成為下側布線42是與絕緣層61為相反的圖案，下側絕緣膜43是與絕緣層61為相同的圖案。
[0156]接下來，如圖9F所示，在Si基板29的表面13側，通過粘合劑56來粘合玻璃基板57 (支撐體)。
[0157]接下來，如圖9G所示，使用例如研磨機等，來從背面14側對Si基板29進行研磨(背面研磨)，使Si基板29薄化。在本實施方式中，將700 μ m以上的Si基板29研磨到30 μ m ~ 50 μ m 為止。
[0158]接下來，如圖9H所示，在Si基板29的背面14形成光致抗蝕劑58 (例如，聚酰亞胺等有機抗蝕劑)，其中，該光致抗蝕劑58在應形成貫通電極17的區(qū)域具有開口。
[0159]接下來，如圖91所示，經由光致抗蝕劑58來向Si基板29供給蝕刻氣體，從背面14側對Si基板29進行干蝕刻。該蝕刻一直持續(xù)到Si基板29被除去，并且絕緣層61以及柵極絕緣膜30露出為止。由此，在Si基板29中形成貫通孔59。同時，在各貫通孔59內，絕緣層61作為以與下側絕緣膜43相同的圖案朝向貫通孔59的開口端突出的突出部而殘甶。
[0160]接下來，如圖9J所示，以殘留了形成貫通孔59時的光致抗蝕劑58的狀態(tài)，對形成貫通孔59的底面的絕緣層61、柵極絕緣膜30以及第I層間絕緣膜32進行蝕刻。該蝕刻一直持續(xù)到下側布線42露出為止。此時，由于形成絕緣層61的部分相對于其以外的部分，是與下側絕緣膜43相同圖案的蝕刻余量，因此在下側布線42露出的時刻，第I層間絕緣膜32中的絕緣層61的正下方部分作為突出部64 (蝕刻殘渣)而殘留在下側絕緣膜43上。
[0161]接下來，圖9K所示，在除去了光致抗蝕劑58后，通過CVD法，在貫通孔59的內面以及Si基板29的背面14形成通孔絕緣膜38，以使得在貫通孔59內露出的表面極板37 (下側極板40)以及突出部64(第I層間絕緣膜32)被覆蓋。此時，在突出部64的正上方位置(下側絕緣膜43的正上方位置)，通孔絕緣膜38以與下側絕緣膜43相同的圖案，被提高加固該突出部60的高度的部分。也就是說，在通孔絕緣膜38中，在存在突出部64的部分與不存在突出部64的部分之間產生高度差。
[0162]接下來，如圖9L所示，通過蝕刻，對通孔絕緣膜38中的面臨貫通孔59的開口端的部分，具體來講是表面極板37上的部分(底面部分)進行選擇性除去。由此，在貫通孔59內，與下側布線42以及下側絕緣膜43幾乎一致為齊平的下側極板40再次露出。
[0163]接下來，如圖9M所示，在對通孔絕緣膜38的表面濺射了晶種膜(例如，Ti/Cu的層疊膜)后，通過電解鍍覆，從該晶種膜使Cu鍍覆生長。由此，向貫通孔59中的通孔絕緣膜38的內側填充Cu(電極材料)，并形成與表面極板37電連接的貫通電極17。
[0164]接下來，如圖9N所不，通過CMP (Chemical Mechanical Polishing)法來對貫通電極17的多余部分(貫通孔59以外的部分)進行研磨除去，直到研磨面與通孔絕緣膜38的背面部53 —致為齊平為止。[0165]然后，如圖90所示，在各貫通電極17分別形成I個背面凸塊19，如圖9P所示，通過將Si基板29從玻璃基板57取下，從而得到圖8的運算芯片4。
[0166]以上，根據(jù)本實施方式的方法，通過圖9A?圖9D的工序，預先形成與下側極板40的下側絕緣膜43為相同圖案的絕緣層61，該下側極板40是在多層表面極板37中與貫通電極17直接連接(在貫通孔59內露出)的。
[0167]由此，在圖91的工序中，在從背面14向表面極板37對Si基板29進行蝕刻米形成貫通孔59時，作為蝕刻殘渣，能夠將絕緣層61作為以與下側絕緣膜43相同的圖案來朝向貫通孔59的開口端突出的蝕刻殘渣而殘留。
[0168]因此，在圖9K的工序中，在形成通孔絕緣膜38時，在蝕刻殘渣的突出部64的正上方位置(下側絕緣膜43的正上方位置)，通孔絕緣膜38以與下側絕緣膜43相同的圖案，被提高加固該突出部64的高度的部分。也就是說，在通孔絕緣膜38中，在存在突出部64的部分與不存在突出部64的部分之間產生高度差。
[0169]然后，在圖9L的通孔絕緣膜38的蝕刻工序中，由于通孔絕緣膜38的被提高加固的部分相對于未被提高加固的部分成為與下側絕緣膜43相同圖案的蝕刻余量，因此即使對通孔絕緣膜38進行蝕刻直到露出下側布線42為止，也能夠消除或減少基于該蝕刻的下側絕緣膜43的蝕刻量。
[0170]其結果，能夠對下側極板40的下側布線42間的高度差的產生進行抑制。因此，在圖9M的工序中使Cu鍍覆生長時，由于在貫通孔59的內面能夠以良好的被膜性來形成晶種膜，因此能夠防止空洞(空穴)的產生。
[0171]由此，在圖8的運算芯片4中，能夠防止貫通電極17中的空洞產生，并能夠實現(xiàn)與以往相比可靠性高的半導體芯片。
[0172]以上，對本發(fā)明的實施方式進行了說明，但本發(fā)明也可以以其他的實施方式來實施。
[0173]例如，貫通電極17也可以是橢圓柱狀、四棱柱狀、六棱柱狀、八棱柱狀。
[0174]另外，在圖7A?圖7E的工序中，形成電極層51的工序是通過與形成半導體元件(MOSFET)的柵極電極的工序相同的工序來進行的，但也可以獨立進行。
[0175]另外，在圖9A?圖9D的工序中，形成絕緣層61的工序是通過與在Si基板29中形成元件分離區(qū)域的STI工序相同的工序來進行的，但也可以獨立進行。
[0176]另外，能夠在權利要求中所述的事項范圍內，實施各種設計變更。
[0177]符號說明:
[0178]I 電子部件
[0179]2 樹脂中介層
[0180]3 (樹脂中介層的)表面
[0181]4 運算芯片
[0182]5 Si中介層
[0183]6 存儲器芯片
[0184]7 樹脂封裝
[0185]8 電源系統(tǒng)布線
[0186]9 信號系統(tǒng)布線[0187]10(樹脂中介層的)背面
[0188]11外部端子
[0189]12邏輯?控制電路
[0190]13(運算芯片的)表面
[0191]14(運算芯片的)背面
[0192]15(Si中介層的)表面
[0193]16(Si中介層的)背面
[0194]17(運算芯片的)貫通電極
[0195]18(Si中介層的)貫通電極
[0196]19(運算芯片的)背面凸塊
[0197]20(Si中介層的)背面凸塊
[0198]21存儲器單元陣列
[0199]22控制電路
[0200]23(存儲器芯片的)背面
[0201]24(存儲器芯片的)背面凸塊
[0202]25(運算芯片的)中央部
[0203]26(運算芯片的)周邊部
[0204]27(Si中介層的)中央部
[0205]28(Si中介層的)周邊部
[0206]29Si 基板
[0207]30柵極絕緣膜
[0208]31層間絕緣膜
[0209]32第I層間絕緣膜
[0210]33第2層間絕緣膜
[0211]34第3層間絕緣膜
[0212]35第4層間絕緣膜
[0213]36第5層間絕緣膜
[0214]37表面極板
[0215]38通孔絕緣膜
[0216]39表面凸塊
[0217]40下側極板
[0218]41上側極板
[0219]42下側布線
[0220]43下側絕緣膜
[0221]44上側布線
[0222]45上側絕緣膜
[0223]46通孔導體
[0224]47(下側極板的)對置部
[0225]48(上側極板的)對置部[0226]49(下側極板的)伸出部
[0227]50(上側極板的)伸出部
[0228]51電極層
[0229]52(通孔絕緣膜的)主體部
[0230]53(通孔絕緣膜的)背面部
[0231]54通孔導體
[0232]55光致抗蝕劑
[0233]56粘合劑[0234]57玻璃基板
[0235]58光致抗蝕劑
[0236]59貫通孔
[0237]60突出部
[0238]61絕緣層
[0239]62光致抗蝕劑
[0240]63淺槽
[0241]64突出部
【權利要求】
1.一種半導體裝置，包括: 半導體基板； 柵極絕緣膜，其形成在所述半導體基板的表面； 層間絕緣膜，其形成在所述柵極絕緣膜上； 表面電極，其包括具有以規(guī)定圖案選擇性地埋入至所述層間絕緣膜的鑲嵌結構的多個布線、和使用所述層間絕緣膜的一部分來配置在相鄰的所述布線間的布線間絕緣膜； 貫通電極，其在所述半導體基板的所述表面與背面之間貫通，并與所述表面電極電連接；和 通孔絕緣膜，其設置在所述貫通電極與所述半導體基板之間。
2.根據(jù)權利要求1所述的半導體裝置，其特征在于， 所述表面電極還包括: 對置部，該對置部與所述貫通電極對置； 伸出部，該伸出部在橫向上從所述對置部伸出；和 電極層，該電極層配置在所述柵極絕緣膜與所述層間絕緣膜之間，與所述伸出部的所述布線為相同的圖案。
3.根據(jù)權利要求1所述的半導體裝置，其特征在于， 所述表面電 極還包括: 對置部，該對置部與所述貫通電極對置； 伸出部，該伸出部在橫向上從所述對置部伸出；和 絕緣層，該絕緣層埋入至所述半導體基板的所述表面，并與所述伸出部的所述布線間絕緣膜為相同的圖案。
4.根據(jù)權利要求1~3中的任意一項所述的半導體裝置，其特征在于， 在所述表面電極中的與所述貫通電極之間的連接面上，所述布線與所述布線間絕緣膜被齊平地形成。
5.根據(jù)權利要求1~4中的任意一項所述的半導體裝置，其特征在于， 在所述表面電極中，所述布線與所述布線間絕緣膜交替排列為條紋狀。
6.根據(jù)權利要求1~5中的任意一項所述的半導體裝置，其特征在于， 所述布線包括Cu布線。
7.根據(jù)權利要求1~6中的任意一項所述的半導體裝置，其特征在于， 所述表面電極包括隔著多個所述層間絕緣膜而層疊的多層電極。
8.根據(jù)權利要求1~7中的任意一項所述的半導體裝置，其特征在于， 所述半導體裝置包括配置在所述貫通電極的正上方位置的外部連接用的表面凸塊，使得在所述表面凸塊與所述貫通電極之間放置所述表面電極。
9.根據(jù)權利要求1~8中的任意一項所述的半導體裝置，其特征在于， 所述半導體裝置包括配置在所述貫通電極的所述背面?zhèn)鹊亩瞬康摹⑼獠窟B接用的背面凸塊。
10.根據(jù)權利要求1~9中的任意一項所述的半導體裝置，其特征在于， 所述貫通電極形成為圓柱狀。
11.根據(jù)權利要求1~10中的任意一項所述的半導體裝置，其特征在于，所述半導體基板的所述表面包括形成有多個半導體元件的元件形成面。
12.—種電子部件，包括: 中介層，其在背面具有多個外部端子； 權利要求1~11中的任意一項所述的半導體裝置，該半導體裝置在所述中介層的表面，以所述表面朝向上方的姿勢層疊； 第2半導體裝置，其具有多個背面凸塊，按照該背面凸塊與所述貫通電極電連接的方式而層疊在所述半導體裝置的所述表面；和 樹脂封裝，其對所述半導體裝置以及所述第2半導體裝置進行密封。
13.一種半導體裝置的制造方法，包括: 在半導體基板的表面形成柵極絕緣膜的工序； 在所述柵極絕緣膜上，選擇性地形成規(guī)定圖案的電極層的工序； 在所述柵極絕緣膜上，按照覆蓋所述電極層的方式來形成層間絕緣膜的工序； 利用鑲嵌法將與所述電極層為相同的圖案的電極材料選擇性地埋入至所述層間絕緣膜，從而形成表面電極的工序，該表面電極包括與所述電極層為相同的圖案的多個布線、和利用所述層間絕緣膜的一部分來形成在相鄰的所述布線間且與所述電極層為相反的圖案的布線間絕緣膜； 通過從所述半導體基板的背面進行蝕刻來對所述半導體基板以及所述電極層進行除去，從而形成貫通孔，同時在該貫通孔內使形成有與所述布線間絕緣膜為相同的圖案的突出部的所述層間絕緣膜露出`的工序； 按照所述突出部的一部分作為蝕刻殘渣而殘留的方式，對所述層間絕緣膜進行蝕刻，直到所述表面電極的所述布線經由所述貫通孔露出為止的工序； 在所述貫通孔的底面以及側面形成通孔絕緣膜的工序； 對所述貫通孔的所述底面的所述通孔絕緣膜進行蝕刻，直到所述表面電極的所述布線露出為止的工序；和 通過在所述貫通孔的所述通孔絕緣膜的內側使電極材料鍍覆生長，從而按照與所述表面電極電連接的方式來形成貫通電極的工序。
14.根據(jù)權利要求13所述的半導體裝置的制造方法，其特征在于， 形成所述電極層的工序通過與在所述半導體基板的所述表面形成的半導體元件的柵極電極相同的工序來執(zhí)行。
15.根據(jù)權利要求13或者14中的任意一項所述的半導體裝置的制造方法，其特征在于， 所述半導體基板是硅基板， 形成所述電極層的工序包括形成多晶硅層的工序。
16.一種半導體裝置的制造方法，包括: 在半導體基板的表面，選擇性地埋入規(guī)定圖案的絕緣層的工序； 在所述半導體基板的所述表面形成柵極絕緣膜的工序； 在所述柵極絕緣膜上形成層間絕緣膜的工序； 利用鑲嵌法將與所述絕緣層為相反的圖案的電極材料選擇性地埋入至所述層間絕緣膜，從而形成表面電極的工序，該表面電極包括與所述絕緣層為相反的圖案的多個布線、和利用所述層間絕緣膜的一部分來形成在相鄰的所述布線間且與所述絕緣層為相同的圖案的布線間絕緣膜； 通過從所述半導體基板的背面進行蝕刻來對所述半導體基板進行除去，從而形成貫通孔，同時在該貫通孔內使與所述布線間絕緣膜為相同的圖案的所述絕緣層露出的工序；按照所述層間絕緣膜中的所述絕緣層的正下方的部分作為蝕刻殘渣而殘留的方式，對所述層間絕緣膜進行蝕刻，直到所述表面電極的所述布線經由貫通孔露出為止的工序；在所述貫通孔的底面以及側面形成通孔絕緣膜的工序； 對所述貫通孔的所述底面的所述通孔絕緣膜進行蝕刻，直到所述表面電極的所述布線露出為止的工序；和 通過在所述貫通孔的所述通孔絕緣膜的內側使電極材料鍍覆生長，從而按照與所述表面電極電連接的方式來形成貫通電極的工序。
17.根據(jù)權利要求16所述的半導體裝置的制造方法，其特征在于， 形成所述絕緣層的工序包括: 通過從所述表面對所述半導體基板進行蝕刻，從而形成所述規(guī)定圖案的淺槽的工序；和 通過向所述淺槽填充絕緣材料，從而按照使所述絕緣層相對于所述半導體基板的所述表面埋入至所述背面?zhèn)鹊姆绞絹硇纬伤鼋^緣層的`工序。
【文檔編號】H01L21/768GK103875063SQ201280050894
【公開日】2014年6月18日 申請日期:2012年11月14日 優(yōu)先權日:2011年11月15日
【發(fā)明者】三橋敏郎 申請人:羅姆股份有限公司