半導體器件的制作方法
【專利摘要】MOSFET(1)設置有：襯底(10)，其包括碳化硅、在其一個主表面(10A)側開口、具有被形成在其中的具有側壁表面(19A)的溝槽(19)；柵極絕緣膜(21)，其被形成為與側壁表面(19A)的頂部接觸；以及柵電極(23)，其被形成為與柵極絕緣膜(21)的頂部接觸，其中，在位于側壁表面(19A)上并且一邊上的長度為100nm的正方形區(qū)域內的表面粗糙度為1.0nm?RMS或更小。
【專利說明】半導體器件
【技術領域】
[0001]本發(fā)明涉及一種半導體器件，并且更加具體地，涉及一種具有被形成在包括溝槽壁表面的區(qū)域中的溝道區(qū)的溝槽柵極型半導體器件。
【背景技術】
[0002]近年來，為了實現(xiàn)半導體器件的高擊穿電壓、低功率，以及在高溫環(huán)境下的利用，已經(jīng)開始采用碳化硅作為用于半導體器件的材料。碳化硅是具有比硅的帶隙大的帶隙的寬帶隙半導體，在傳統(tǒng)上已經(jīng)使用硅作為用于半導體器件的材料。因此，通過采用碳化硅作為用于半導體器件的材料，半導體器件能夠具有高擊穿電壓、減小的導通電阻等等。此外，與采用硅作為其材料的半導體器件相比，即使在高溫環(huán)境下，由此采用碳化硅作為其材料的半導體器件有利地具有被較少地劣化的特性。
[0003]在這樣的采用碳化硅作為其材料的半導體器件中，已經(jīng)提出對于單位單元的小型化等等有利的溝槽柵極型。此外，已經(jīng)提出了通過避免由離子諸如對溝道形成表面造成的損壞來提高在溝槽柵極型半導體器件中的開關特性(參見例如日本專利特開N0.9-74191(專利文獻 I))。
[0004]引用列表
[0005]專利文獻
[0006]PTLl:日本專利特開 N0.9-74191
【發(fā)明內容】

[0007]技術問題
[0008]然而，即使如在專利文獻I中所描述地避免通過離子注入對溝道表面的損壞，溝槽柵極型半導體器件也可能具有增加的溝道電阻，并且可以進一步要求減小導通電阻。
[0009]已經(jīng)提出本發(fā)明以處理這樣的問題，并且本發(fā)明的一個目的是為了提供一種半導體器件，該半導體器件能夠抑制溝槽柵極型半導體器件的溝道電阻，并且實現(xiàn)導通電阻的進一步減小。
[0010]技術解決方案
[0011]根據(jù)本發(fā)明的半導體器件包括:襯底,在該襯底中形成有溝槽,并且該襯底由碳化硅制成，該溝槽在一個主表面?zhèn)乳_口并且具有側壁表面；柵極絕緣膜，該柵極絕緣膜被形成在與其接觸的側壁表面上；以及柵電極，該柵電極被形成在與其接觸的柵極絕緣膜上。襯底包括源極區(qū)，該源極區(qū)具有第一導電類型，該源極區(qū)被布置為在側壁表面處被暴露；和體區(qū)，該體區(qū)具有第二導電類型，該體區(qū)被布置在相對于源極區(qū)與主表面相反的位置上，與源極區(qū)接觸，并且在側壁表面處被暴露。在側壁表面中具有IOOnm的各個邊的正方形區(qū)域具有以RMS表示的不大于1.0nm的表面粗糙度。
[0012]本發(fā)明的發(fā)明人研究了即使避免通過離子注入對溝道形成表面的損壞也不能夠充分地減小溝道柵極型半導體器件的溝道電阻的理由。結果，發(fā)明人已經(jīng)發(fā)現(xiàn)，與傳統(tǒng)的表面粗糙度相比，通過減小要形成溝道區(qū)的溝槽的側壁表面的表面粗糙度，能夠減小溝道電阻。更加具體地，在如在具有IOOnm的各個邊的正方形區(qū)域中計算的微觀范圍中，通過將側壁表面的表面粗糙度設定為以RMS表示的不大于1.0nm，能夠有效地減小溝道電阻。
[0013]在根據(jù)本發(fā)明的半導體器件中，溝槽的側壁表面的微觀表面粗糙度被減小到以RMS表示的不大于1.0nm。結果，根據(jù)按照本發(fā)明的半導體器件，能夠提供一種能夠抑制溝道電阻并且實現(xiàn)進一步減小導通電阻的溝槽柵極型半導體器件。通過將微觀表面粗糙度設定為以RMS表不的不大于0.4nm,能夠進一步減小溝道電阻。另一方面，由于在碳化娃晶體內的原子排列，微觀表面粗糙度不小于0.07nm。例如，通過AFM(原子力顯微鏡)，能夠測量這樣的微觀表面粗糙度。
[0014]在上述的半導體器件中，側壁表面可以具有比主表面的表面粗糙度低的表面粗糙度。因此，通過減小側壁表面的表面粗糙度以小于主表面的表面粗糙度，能夠更加可靠地抑制溝道電阻。
[0015]在上述半導體器件中，溝槽可以還具有底壁表面，該底壁表面被形成為與側壁表面相交，并且側壁表面可以具有比底壁表面的表面粗糙度低的表面粗糙度。因此，通過減小側壁表面的表面粗糙度以小于溝槽的底壁表面的表面粗糙度，能夠更加可靠地抑制溝道電阻。
[0016]在上述半導體器件中，由側壁表面相對于構成襯底的碳化硅的{01-12}面形成的角可以小于由主表面相對于構成襯底的碳化硅的{0001}面形成的角。
[0017]通過使側壁表面接近{01-12}面，能夠減小溝道電阻。另外，通過將由側壁表面相對于{01-12}面形成的角減小到使得該角小于由主表面相對于{0001}面形成的角，即，襯底主表面相對于{0001}面的偏離角，能夠進一步可靠地抑制溝道電阻。
[0018]在上述半導體器件中，由主表面相對于構成襯底的碳化硅的{0001}面形成的角可以不大于8°。因此，當從通過在允許容易生長的〈0001〉方向中生長碳化硅而制作的單晶碳化硅的晶錠獲得SiC襯底時，能夠以高產(chǎn)率獲得并且以較低的成本制造襯底。
[0019]在上述半導體器件中，側壁表面可以對應于構成襯底的碳化硅的特定晶面。通過使用特定晶面構成側壁表面，側壁表面的微觀表面粗糙度能夠被容易地減小到以RMS表示的不大于1.0nm。
[0020]在上述半導體器件中，側壁表面可以對應于包括構成襯底的碳化硅的(0-33-8)面的(0-11-2)面。
[0021]通過使用由(0-11-2)面制成的晶面構成側壁表面，能夠進一步減小溝道電阻。因為當(0-11-2)面被微觀地形成為包括(0-33-8)面的(0-11-2)面時，(0_11_2)面變成化學穩(wěn)定的，能夠相對容易地形成(0-11-2)面。更加具體地，通過被形成為通過交替地設置(0-33-8)面和被連接到(0-33-8)面且不同于(0_33_8)面的、例如(0_11_1)面的另一面構成的面能夠相對容易地形成(0-11-2)面。在此，術語“微觀地”指的是“精密到使得考慮至少大約是原子間的間距的兩倍大的尺寸的程度”。
[0022]在上述半導體器件中，可以通過熱蝕刻形成側壁表面。因此，使用碳化硅的特定晶面容易地構成側壁表面。
[0023]發(fā)明的有益效果
[0024]從上面的描述顯然的是，根據(jù)按照本發(fā)明的半導體器件，能夠提供一種半導體器件，該半導體器件能夠抑制溝槽柵極型半導體器件的溝道電阻，并且實現(xiàn)導通電阻的進一步減小。
【專利附圖】

【附圖說明】
[0025]圖1是示出MOSFET的結構的示意性的橫截面圖。
[0026]圖2是示意性地示出用于制造MOSFET的方法的流程圖。
[0027]圖3是用于圖示用于制造MOSFET的方法的示意性的橫截面圖。
[0028]圖4是用于圖示用于制造MOSFET的方法的示意性的橫截面圖。
[0029]圖5是用于圖示用于制造MOSFET的方法的示意性的橫截面圖。
[0030]圖6是用于圖示用于制造MOSFET的方法的示意性的橫截面圖。
[0031]圖7是用于圖示用于制造MOSFET的方法的示意性的橫截面圖。
[0032]圖8是用于圖示用于制造MOSFET的方法的示意性的橫截面圖。
[0033]圖9是用于圖示用于制造MOSFET的方法的示意性的橫截面圖。
[0034]圖10是用于圖示用于制造MOSFET的方法的示意性的橫截面圖。
[0035]圖11是用于圖示用于制造MOSFET的方法的示意性的橫截面圖。
【具體實施方式】
[0036]在下文中，將會參考附圖描述本發(fā)明的實施例。應注意的是，在下面提及的附圖中，相同或者相對應的部分被給予相同的附圖標記并且沒有被重復地描述。此外，在本說明書中，通過[]表示單獨取向，通過〈>表示群取向，通過O表示單獨的面，并且通過{}表示群面。另外，負指數(shù)應當通過在數(shù)字上面放上(橫條)來被晶體學地指示，但是在本說明書中通過在數(shù)字前面放上負號來指示。此外，六方晶碳化硅的Si(硅)面被定義為(0001)面，并且其C(碳)面被定義為(000-1)面。結果，例如，在{01-12}面當中，在Si面?zhèn)鹊拿姹槐磉_為(01-12)面，并且在C面?zhèn)鹊拿姹槐磉_為(0-11-2)面。在此，在Si面?zhèn)鹊拿嬷傅氖窍鄬τ赟i面具有小于90°的角的面，并且在C面?zhèn)鹊拿嬷傅氖窍鄬τ贑面具有小于90°的角的面。
[0037]首先，作為本發(fā)明的一個實施例，將會描述作為半導體器件的溝槽型MOSFET (金屬氧化物半導體場效應晶體管)，以及其制造方法。參考圖1，M0SFET1包括具有η型導電性(第一導電類型)的碳化硅襯底11、由碳化硅制成并且具有η型導電性的漂移層12、具有P型導電性(第二導電類型)的P型體區(qū)14、具有η型導電性的η+區(qū)15、以及具有ρ型導電性的P+區(qū)16。碳化硅襯底11、漂移層12、ρ型體區(qū)14、η+區(qū)15和ρ+區(qū)16構成襯底10。
[0038]漂移層12被形成在碳化硅襯底11的一個主表面IlA上，并且具有η型導電性，因為其包含η型雜質。被包含在漂移層12中的η型雜質是例如N(氮)，并且以比被包含在碳化硅襯底11中的η型雜質的濃度(密度)低的濃度被包含。漂移層12是被形成在碳化硅襯底11的一個主表面IlA上的外延生長層。漂移層12可以包括緩沖層，該緩沖層在與碳化硅襯底11的界面附近具有增加的雜質濃度。
[0039]在襯底10中形成溝道19，溝道19具有錐形的側壁表面19Α和平坦的底壁表面19Β,側壁表面19Α之間的寬度從在與碳化娃襯底11側相反的一側的主表面IOA朝著碳化硅襯底11側逐漸地變窄；底壁表面19Β與側壁表面19Α相交并且沿著主表面IOA延伸。溝道19的各個側壁表面19A可以被形成為相對于構成襯底10的碳化娃的{0001}面具有不小于45°并且不大于90°的角。
[0040]ρ型體區(qū)14被形成為在襯底10內包括溝槽19的側壁(即，構成溝槽19的側壁的一部分)，并且在遠離溝槽19的側壁的方向中沿著主表面IlA延伸。ρ型體區(qū)14具有ρ型導電性，因為其包含P型雜質。被包含在P型體區(qū)14中的ρ型雜質是例如Al (鋁)、B(硼)
坐坐寸寸ο
[0041]作為源極區(qū)的n+區(qū)15被形成為在襯底10內包括溝槽19的側壁，并且從ρ型體區(qū)14到主表面IOA延伸。具體地，η+區(qū)15被形成為與ρ型體區(qū)14接觸，并且包括溝槽19的側壁和主表面10Α。η.區(qū)15以比被包含在漂移層12中的η型雜質的濃度(密度)高的濃度包含η型雜質，例如P(磷)等等。
[0042]ρ+區(qū)16被形成在襯底10內以包括主表面IOA并且與η+區(qū)15相鄰(即，與其接觸)。P+區(qū)16以比被包含在P型體區(qū)14中的P型雜質的濃度(密度)高的濃度包含P型雜質，例如Al等等。溝槽19被形成以穿透η+區(qū)15和ρ型體區(qū)14并且到達漂移層12。
[0043]具體地，襯底10包括η+區(qū)15和ρ型體區(qū)14，作為源極區(qū)的η+區(qū)15被布置為在溝槽19的側壁表面19Α處暴露；ρ型體區(qū)14被布置在與主表面IOA相反的η+區(qū)15的側面上、與η+區(qū)15接觸，并且被暴露在側壁表面19Α處。
[0044]此外，參考圖1，M0SFET1包括用作柵極絕緣膜的柵極氧化物膜21、柵電極23、源極接觸電極22、層間絕緣膜24、源極布線25、漏電極26、以及背側表面保護電極27。
[0045]柵極氧化物膜21被形成為覆蓋溝槽19的表面并且在主表面IOA上延伸，并且是由例如二氧化硅(SiO2)制成。
[0046]柵電極23被布置成與柵極氧化物膜21接觸以填充溝槽19。柵電極23是由例如諸如被摻雜有雜質的多晶硅、Al等等的導體制成。
[0047]源極接觸電極22被布置成通過從n+區(qū)15上方延伸到p+區(qū)16上方來與n+區(qū)15和P+區(qū)16接觸。此外，源極接觸電極22是由能夠與η.區(qū)15和ρ+區(qū)16歐姆接觸的材料，例如，NixSiy (硅化鎳)、TixSiy (硅化鈦)、AlxSiy (硅化鋁)、TixAlySiz (硅化鈦鋁)等等制成。
[0048]層間絕緣膜24被形成在襯底10的主表面IOA上方以與柵極氧化物膜21 —起包圍柵電極23，并且將柵電極23與源極接觸電極22和源極布線25隔離，并且是由例如用作絕緣體的二氧化硅(SiO2)制成。
[0049]源極布線25被形成在襯底10的主表面IOA上方以覆蓋中間絕緣膜24和源極接觸電極22的表面。此外，源極布線25是由諸如Al的導體制成，并且經(jīng)由源極接觸電極22被與η+區(qū)15電氣地連接。
[0050]漏電極26被形成為與碳化硅襯底11的、在與形成有漂移層12 —側相反的一側的主表面IlB接觸。漏電極26是由能夠與碳化硅襯底11歐姆接觸的材料，例如，與用于源極接觸電極22的材料相同的材料制成，并且與碳化硅襯底11電氣地連接。
[0051]背側表面保護電極27被形成為覆蓋漏電極26，并且是由例如用作導體的Al等等制成。
[0052]接下來，將會描述MOSFETI的操作。參考圖1，在柵電極23具有比閾值電壓小的電壓的狀態(tài)下，即，在截止狀態(tài)下，即使電壓被施加在漏電極26和源極接觸電極22之間，在ρ型體區(qū)14和漂移層12之間的pn結也被反向偏置，并且從而獲得非導電狀態(tài)。另一方面，當?shù)扔诨蛘吒哂陂撝惦妷旱碾妷罕皇┘拥綎烹姌O23時，反型層被形成在ρ型體區(qū)14的與柵極氧化物膜21接觸的部分附近的溝道區(qū)中。結果，n+區(qū)15和漂移層12被相互電氣地連接，并且實現(xiàn)導通狀態(tài)，并且電流在源極接觸電極22和漏電極26之間流動。
[0053]在此，在根據(jù)本實施例的M0SFET1中，在溝槽19的側壁表面19A中具有IOOnm的各個邊的正方形區(qū)域具有以RMS表示的不大于1.0nm的表面粗糙度。因此，與柵極氧化物膜21接觸的ρ型體區(qū)14的表面被平滑，抑制了溝道電阻。結果，根據(jù)本實施例的M0SFET1用作能夠實現(xiàn)導通電阻的減小的溝槽柵極型半導體器件。應注意的是，通過將側壁表面19A的表面粗糙度設定為以RMS表示的不大于0.4nm，能夠更加容易地抑制溝道電阻。
[0054]優(yōu)選地，在M0SFET1中，側壁表面19A具有比主表面IOA的表面粗糙度(RMS)低的表面粗糙度。由此，能夠更加可靠地抑制溝道電阻。
[0055]優(yōu)選地，在M0SFET1中，側壁表面19A具有比底壁表面的表面粗糙度(RMS)低的表面粗糙度。由此，能夠更加可靠地抑制溝道電阻。
[0056]優(yōu)選地，在M0SFET1中，由側壁表面19A相對于構成襯底10的碳化硅的{01-12}面形成的角比由主表面IOA相對于構成襯底10的碳化硅的{0001}面形成的角小。因此，能夠進一步可靠地減小溝道電阻。
[0057]優(yōu)選地，在M0SFET1中，由主表面IOA相對于構成襯底10的碳化硅的{0001}面形成的角不大于8°。因此，當從通過在允許容易生長的〈0001〉方向中生長碳化硅制作的單晶碳化硅的晶錠獲得碳化硅襯底11時，能夠以高產(chǎn)率獲得并且以較低的成本制造碳化硅襯底11。
[0058]此外，在M0SFET1中，側壁表面19A可以對應于構成襯底10的碳化硅的特定晶面。通過使用特定晶面構成側壁表面19A，側壁表面19A的表面粗糙度能夠被容易地減小。
[0059]此外，在M0SFET1中，側壁表面19A可以對應于包括構成襯底10的碳化硅的(0-33-8)面的(0-11-2)面。因此，能夠進一步減小溝道電阻。
[0060]另外，在M0SFET1中，可以通過熱蝕刻來形成側壁表面19A。因此，使用碳化硅的特定晶面容易地構成側壁表面19A。
[0061]接下來，將會參考圖2至圖11描述用于制造本實施例的M0SFET1的方法的一個示例。參考圖2，在用于制造本實施例中的M0SFET1的方法中，首先，作為步驟(SlO)，執(zhí)行碳化硅襯底制備步驟。在此步驟(SlO)中，參考圖3，制備由例如4H六方晶的碳化硅制成的碳化硅襯底11。
[0062]接下來，作為步驟(S20)，執(zhí)行漂移層形成步驟。在此步驟(S20)中，參考圖3，通過外延生長，由碳化硅制成的漂移層12被形成在碳化硅襯底11的一個主表面IlA上。
[0063]接下來，作為步驟(S30)，執(zhí)行體區(qū)形成步驟。在此步驟(S30)中，參考圖3和圖4，通過將例如Al離子注入到漂移層12中來形成ρ型體區(qū)14。在這種場合下，ρ型體區(qū)14被形成為具有等于圖4中的ρ型體區(qū)14和η.區(qū)15的組合厚度的厚度。
[0064]接下來，作為步驟(S40)，執(zhí)行源極接觸區(qū)形成步驟。在此步驟(S40)中，參考圖4，通過將例如P離子注入到在步驟(S30)中形成的ρ型體區(qū)14來形成η+區(qū)15。結果，獲得在圖4中示出的結構。
[0065]接下來，作為步驟(S50)，執(zhí)行掩膜形成步驟。在此步驟(S50)中，參考圖5，形成掩膜層90，掩膜層90例如在要形成溝槽19的所期望的區(qū)域處具有開口 90A，并且是由二氧化娃制成。
[0066]接下來，作為步驟(S60)，執(zhí)行RIE步驟。在此步驟(S60)中，使用在步驟(S50)中形成的掩膜層90作為掩膜來執(zhí)行RIE (反應離子蝕刻)。因此，蝕刻沿著箭頭α線性地進行，形成具有與開口 90Α的平面形狀大體上相同的平面形狀的溝槽19。雖然溝槽19被形成為去除在圖5中的η+區(qū)15的一部分，溝槽19可以被形成為穿透η+區(qū)15并且到達ρ型體區(qū)14。
[0067]接下來，作為步驟(S70)，執(zhí)行熱蝕刻步驟。在此步驟中，參考圖5和圖6，使用例如鹵素基氣體執(zhí)行熱蝕刻。由此，沿著箭頭β擴大在步驟(S60)中形成的溝道。結果，形成溝槽19，其穿透η+區(qū)15和ρ型體區(qū)14并且在沿著碳化硅襯底11的主表面IlA的方向中(在圖5中，在紙面的深度方向中)延伸。
[0068]在這樣的場合下，參考圖6,例如,襯底10的主表面IOA相對于(000_1)面具有不大于8°的偏離角。由此，溝槽19的側壁表面19Α能夠對應于化學穩(wěn)定的晶面,例如,包括(0-33-8)面的(0-11-2)面。結果，能夠顯著地減小側壁表面19Α的表面粗糙度，并且能夠減小溝道電阻。其后，如在圖7中所示，去除掩膜層90，并且從而完成溝槽19。通過這樣的程序，溝槽19的側壁表面19Α的微觀表面粗糙度能夠被減小到以RMS表示的不大于1.0nm,并且側壁表面19Α的表面粗糙度能夠被減小到比主表面IOA和底壁表面19Β的表面粗糙度低。
[0069]接下來，作為步驟(S80)，執(zhí)行電勢保持區(qū)形成步驟。在此步驟(S80)中，參考圖7和圖8，通過將例如Al離子注入到在步驟(S40)中形成的η+區(qū)15，來形成ρ+區(qū)16。例如，能夠通過在η+區(qū)15的表面上，形成由二氧化硅(SiO2)制成并且在要注入離子的所期望的區(qū)域處具有開口的掩膜層，來執(zhí)行用于形成P+區(qū)16的離子注入。因此，完成構成M0SFET1的襯底10。
[0070]接下來，作為步驟(S90)，執(zhí)行活化退火步驟。在此步驟(S90)中，通過加熱襯底10活化在步驟(S30)、(S40)、以及(S80)中引進的雜質。具體地，襯底10被加熱到例如不小于1600°C并且不大于1900°C的溫度范圍，并且被保持不小于一分鐘并且不大于30分鐘的時段。因此，在其中引進有雜質的區(qū)域中產(chǎn)生所期望的載流子。
[0071]接下來，作為步驟(S100)，執(zhí)行柵極氧化物膜形成步驟。在此步驟(S100)中，參考圖9，例如，通過在氧氣氛中將襯底加熱到1300°C并且將其保持60分鐘的加熱處理，形成柵極氧化物膜21。
[0072]接下來，作為步驟(SllO)，執(zhí)行柵電極形成步驟。在此步驟(SllO)中，參考圖10，例如，通過LPCVD (低壓化學氣相沉積)方法，形成多晶硅膜填充溝槽19。因此，形成柵電極23。
[0073]接下來，作為步驟(S120)，執(zhí)行層間絕緣膜形成步驟。在此步驟(S120)中，參考圖10和圖11，例如，通過P(等離子體)-CVD方法形成由用作絕緣體的SiO2制成的層間絕緣膜24，以覆蓋柵電極23和柵極氧化物膜21。
[0074]接下來，作為步驟(S130)，執(zhí)行歐姆電極形成步驟。在此步驟(S130)中，參考圖11，穿透層間絕緣膜24和柵極氧化物膜21的空穴部分被形成在要形成源極接觸電極22的所期望的區(qū)域處。然后，例如，形成由Ni制成的膜以填充空穴部分。另一方面，形成要用作漏電極26的膜，例如由Ni制成的膜，以與碳化硅襯底11的、在與漂移層12側相反的一側的主表面接觸。其后，執(zhí)行合金加熱處理以將由Ni制成的膜的至少一部分硅化，并且從而完成源極接觸電極22和漏電極26。
[0075]接下來，作為步驟(S140)，執(zhí)行布線形成步驟。在此步驟(S140)中，參考圖11和1，例如，通過蒸鍍方法，由用作導體的Al制成的源極布線25被形成在主表面IOA上方，以覆蓋層間絕緣膜24和源極接觸電極22的上表面。此外，形成也由Al制成的背側保護電極27，以覆蓋漏電極26。通過上面的程序，完成作為本實施例中的半導體器件的M0SFET1的制造。
[0076]雖然上述實施例已經(jīng)描述作為本實施例的半導體器件的一個示例的溝槽型M0SFET，但是本發(fā)明中的半導體器件不限于此，并且可廣泛地應用于諸如溝槽型IGBT (絕緣柵雙極晶體管)的具有溝槽柵極的半導體器件。
[0077]應當理解，在此公開的實施例在任何方面是說明性的并且是非限制性的。本發(fā)明的范圍由權利要求的范圍而不是在上面的描述來限定，并且旨在包括等效于權利要求的范圍內的意義和范圍的任何修改。
[0078]工業(yè)適用性
[0079]根據(jù)本發(fā)明的半導體器件可以特別地有利地應用于具有溝槽柵極的半導體器件。
[0080]附圖標記列表
[0081]I:M0SFET ； 10:襯底；IOA:王表面；11:碳化娃襯底；11A, IIB:王表面；12:漂移層；14:p型體區(qū)；15:n+區(qū)；16:p+區(qū)；19:溝槽；19A:側壁表面；19B:底壁表面；21:柵極氧化物膜；22:源極接觸電極；23:柵電極；24:層間絕緣膜；25:源極布線；26:漏電極；27:背側表面保護電極；90:掩膜層；90A:開口。
【權利要求】
1.一種半導體器件,包括: 襯底，所述襯底具有形成在所述襯底中的溝槽，并且所述襯底由碳化硅制成，所述溝槽在一個主表面?zhèn)乳_口并且具有側壁表面； 柵極絕緣膜，所述柵極絕緣膜與所述側壁表面接觸地形成在所述側壁表面上；以及 柵電極，所述柵電極與所述柵極絕緣膜接觸地形成在所述柵極絕緣膜上， 其中，所述襯底包括 具有第一導電類型的源極區(qū)，所述源極區(qū)被布置為在所述側壁表面處被暴露，以及 具有第二導電類型的體區(qū)，所述體區(qū)相對于所述源極區(qū)被布置在與所述一個主表面相反的位置上，所述體區(qū)與所述源極區(qū)接觸，并且在所述側壁表面處被暴露，并且 在所述側壁表面中的每個邊為IOOnm的正方形區(qū)域具有以RMS表示的不大于1.0nm的表面粗糙度。
2.根據(jù)權利要求1所述的半導體器件，其中，所述側壁表面具有比所述主表面的表面粗糙度低的表面粗糙度。
3.根據(jù)權利要求1或2所述的半導體器件，其中 所述溝槽還具有底壁表面，所述底壁表面被形成為與所述側壁表面相交，并且 所述側壁表面具有比所述底壁表面的表面粗糙度低的表面粗糙度。
4.根據(jù)權利要求1至3中的任何一項所述的半導體器件，其中，由所述側壁表面相對于構成所述襯底的碳化硅的101-12}面形成的角小于由所述主表面相對于構成所述襯底的碳化硅的{0001}面形成的角。
5.根據(jù)權利要求1至4中的任何一項所述的半導體器件，其中，由所述主表面相對于構成所述襯底的碳化硅的{0001}面形成的角不大于8°。
6.根據(jù)權利要求1至5中的任何一項所述的半導體器件，其中，所述側壁表面與構成所述襯底的碳化娃的特定晶面對應。
7.根據(jù)權利要求6所述的半導體器件，其中，所述側壁表面與包括構成所述襯底的碳化硅的(0-33-8)面的(0-11-2)面對應。
8.根據(jù)權利要求6或7所述的半導體器件，其中，通過熱蝕刻形成所述側壁表面。
【文檔編號】H01L29/41GK103930996SQ201280054320
【公開日】2014年7月16日 申請日期:2012年10月12日 優(yōu)先權日:2011年12月19日
【發(fā)明者】增田健良 申請人:住友電氣工業(yè)株式會社