半導(dǎo)體器件及其制造方法
【專利摘要】本發(fā)明公開了一種半導(dǎo)體器件及其制造方法，所述半導(dǎo)體器件包括：襯底，所述襯底包括單元區(qū)和外圍電路區(qū)；掩埋柵，所述掩埋柵形成在單元區(qū)的襯底中；位線，所述位線形成在掩埋柵之間的單元區(qū)之上，并且包括第一阻擋層；以及柵，所述柵形成在外圍電路區(qū)之上，并且包括第二阻擋層和第三阻擋層。
【專利說明】半導(dǎo)體器件及其制造方法
[0001]相關(guān)申請的交叉引用
[0002]本申請要求2012年8月31日提交的申請?zhí)枮?0-2012-0096386的韓國專利申請的優(yōu)先權(quán)，其全部內(nèi)容通過引用合并于此。
【技術(shù)領(lǐng)域】
[0003]本發(fā)明的示例性實施例涉及半導(dǎo)體器件的制造技術(shù)，更具體而言，涉及具有掩埋柵的半導(dǎo)體器件及其制造方法。
【背景技術(shù)】
[0004]由于半導(dǎo)體制造工藝在微小尺度中執(zhí)行，所以難以保持和實現(xiàn)各種元件特性和工藝。具體地，在40nm或更小的情況下，在形成柵結(jié)構(gòu)、位線結(jié)構(gòu)、接觸結(jié)構(gòu)等方面存在限制。即使形成了這些結(jié)構(gòu)，也難以保證期望的器件特性。在這點上，近來，已經(jīng)提出了通過將柵掩埋在襯底中而形成的掩埋柵(BG)。由于整個柵結(jié)構(gòu)掩埋在襯底中，所以可以容易地保證溝道長度和寬度，并且與平面柵或凹面柵相比可以減小柵與位線之間產(chǎn)生的寄生電容。
[0005]此外，在具有單元區(qū)和外圍電路區(qū)的半導(dǎo)體器件中，由于掩埋柵形成在單元區(qū)中，所以因為形成在外圍電路區(qū)中的外圍柵的高度而在單元區(qū)和外圍電路區(qū)之間產(chǎn)生了臺階部分。為了有效地利用這樣的臺階部分，已經(jīng)提出了同時形成外圍電路區(qū)的外圍柵和單元區(qū)的位線的柵位線(GBL)工藝。
[0006]然而，在根據(jù)現(xiàn)有技術(shù)的GBL工藝中，由于同時形成單元區(qū)的位線和外圍電路區(qū)的外圍柵，所以形成了具有與外圍柵的高度相對應(yīng)的大的高度的位線，導(dǎo)致單元區(qū)中的位線之間的寄生電容增加。因此，位線感測余量減小。

【發(fā)明內(nèi)容】

[0007]本發(fā)明的示例性實施例針對一種能夠增加位線感測余量的半導(dǎo)體器件及其制造方法。
[0008]根據(jù)本發(fā)明的一個實施例，一種半導(dǎo)體器件包括:襯底，所述襯底包括單元區(qū)和外圍電路區(qū)；掩埋柵，所述掩埋柵形成在單元區(qū)的襯底中；位線，所述位線形成在掩埋柵之間的單元區(qū)之上，并且包括第一阻擋層；以及柵，所述柵形成在外圍電路區(qū)之上，并且包括第二阻擋層和第三阻擋層。
[0009]根據(jù)本發(fā)明的另一個實施例，一種制造半導(dǎo)體器件的方法包括以下步驟:在襯底中形成單元區(qū)和外圍電路區(qū)；在包括單元區(qū)和外圍電路區(qū)的襯底之上形成第一導(dǎo)電層；在第一導(dǎo)電層之上形成第一阻擋層；刻蝕第一阻擋層和第一導(dǎo)電層以在單元區(qū)中形成位線接觸插塞；在單元區(qū)和外圍電路區(qū)之上形成第二阻擋層；在第二阻擋層之上形成第二導(dǎo)電層；以及刻蝕第二阻擋層、第二導(dǎo)電層以在單元區(qū)上形成位線，并且刻蝕第一阻擋層、第二阻擋層以及第二導(dǎo)電層以在外圍電路區(qū)中形成柵。
[0010]根據(jù)本發(fā)明的技術(shù)，允許形成在單元區(qū)的位線上的阻擋層的層疊結(jié)構(gòu)與形成在外圍電路區(qū)的外圍柵上的阻擋層的層疊結(jié)構(gòu)彼此不同，以提供高度比外圍柵的高度更低的位線，使得可以減小位線之間的寄生電容。因此，位線感測余量可以增加。
【專利附圖】

【附圖說明】
[0011]圖1A是說明根據(jù)本發(fā)明的一個實施例的半導(dǎo)體器件的截面圖。
[0012]圖1B是說明根據(jù)本發(fā)明的一個實施例的半導(dǎo)體器件的一個修改實例的截面圖。
[0013]圖2A至圖21是說明根據(jù)本發(fā)明的一個實施例的制造半導(dǎo)體器件的方法的示圖。
[0014]圖3是說明根據(jù)本發(fā)明的一個實施例的半導(dǎo)體器件的位線寄生電容的圖。
【具體實施方式】
[0015]以下將參照附圖更詳細(xì)地描述本發(fā)明的示例性實施例。但是，本發(fā)明可以用不同的方式實施，而不應(yīng)解釋為局限于本文所列的實施例。確切地說，提供這些實施例使得本說明書充分與完整，并向本領(lǐng)域技術(shù)人員充分傳達本發(fā)明的范圍。在說明書中，相同的附圖標(biāo)記在本發(fā)明的不同附圖與實施例中表示相似的部分。
[0016]附圖并非按比例繪制，在某些情況下，為了清楚地示出實施例的特征可能對比例做夸大處理。應(yīng)當(dāng)容易理解的是:本公開中的“在…上”和“在…之上”的含義應(yīng)當(dāng)采用最廣義的方式來解釋，使得“在…上”的意思不僅是“直接在某物上”，而是還包括在具有中間特征或中間層的情況下“在某物上”的意思；而“在…之上”的意思不僅是指在“在某物之上”，還可以包括在沒有中間特征或中間層的情況下“在某物之上”(即，直接在某物上)的意思。
[0017]本發(fā)明的實施例 提供了一種能夠通過減小位線之間的寄生電容(由于在包括形成在單元區(qū)中的掩埋柵的半導(dǎo)體器件中同時形成單元區(qū)的位線和外圍電路區(qū)的外圍柵而引起的)來增加位線感測余量的半導(dǎo)體器件及其制造方法。為此，在本發(fā)明的實施例中，可以利用柵位線(GBL)工藝同時形成單元區(qū)的位線和外圍電路區(qū)的外圍柵，并且形成在位線上的阻擋層的層疊結(jié)構(gòu)可以與形成在外圍柵上的阻擋層的層疊結(jié)構(gòu)不同，使得位線的高度與外圍柵相比降低。因此，可以減小位線之間的寄生電容。
[0018]圖1A是說明根據(jù)本發(fā)明的一個實施例的半導(dǎo)體器件的截面圖，圖1B是說明對本發(fā)明的上述實施例的修改的截面圖。
[0019]如圖1A和圖1B所示，襯底101包括單元區(qū)和外圍電路區(qū)，有源區(qū)通過形成在襯底101中的隔離層102而在單元區(qū)和外圍電路區(qū)中形成。襯底101可以包括硅襯底，并且隔離層102可以包括淺溝槽隔離(STI)。
[0020]單元區(qū)的襯底101形成有多個掩埋柵。掩埋柵可以包括:溝槽103，所述溝槽103形成在襯底101中；柵電介質(zhì)層(未示出)，所述柵電介質(zhì)層形成在溝槽103的表面上；柵電極104，所述柵電極104用于部分地填充柵電介質(zhì)層上的溝槽103 ;以及覆蓋層105，所述覆蓋層105用于填充柵電極104上的溝槽103。溝槽103可以包括同時跨過隔離層102和有源區(qū)的線圖案，并且形成在隔離層102中的溝槽103的深度可以與形成在有源區(qū)中的溝槽103的深度大體相等或更深。在后者的情況下，由于在溝槽103之下的有源區(qū)具有銷形結(jié)構(gòu)，所以可以有效地控制柵。
[0021]在包括掩埋柵的單元區(qū)的襯底101上，形成有層間電介質(zhì)層106和位線控制插塞108，位線控制插塞108通過穿通層間電介質(zhì)層106而與掩埋柵之間的襯底101接觸。位線控制插塞108可以具有將導(dǎo)電材料填充在形成于層間電介質(zhì)層106中的接觸孔107中的結(jié)構(gòu)(參見圖1B)，或可以具有將絕緣材料(例如，位線間隔件112)插入在接觸孔107的側(cè)壁與位線控制插塞108的側(cè)壁之間的結(jié)構(gòu)(參見圖1A)。
[0022]層間電介質(zhì)層106可以包括單層，所述單層包括氧化物層、氮化物層、以及氮氧化物層，或?qū)娱g電介質(zhì)層106可以包括這些層的疊層。位線控制插塞108可以包括含硅層。含硅層可以包括用于改善導(dǎo)電性的雜質(zhì)。例如，含硅層可以包括多晶硅層。
[0023]在包括位線控制插塞108的層間電介質(zhì)層106上，形成有位線BL。位線BL可以包括:第一阻擋層109，所述第一阻擋層109形成在位線控制插塞108上；位線電極110，所述位線電極110在第一阻擋層109上；以及第一硬掩模層111，所述第一硬掩模層111在位線電極110上。位線電極110可以包括為低電阻材料的金屬性層，第一硬掩模層111可以包括絕緣層。例如，位線電極110可以包括鎢層(W)，第一硬掩模層111可以包括氮化物層。
[0024]第一阻擋層109可以包括層疊了不同材料的疊層。具體地，第一阻擋層109可以包括如下疊層，其中順序地層疊了含有第一材料的層(“第一層”)、第一層上的含有第二材料的層(“第二層”)、以及第二層上的含有第三材料的層(“第三層”)，其中，第一層可以改善與位線控制插塞108的接觸電阻，第二層可以防止位線控制插塞108與位線電極110之間的相互擴散，第三層可以增加位線電極110的晶粒尺寸以減小位線電極110的電阻。
[0025]第一層可以包括能夠通過與包括含硅層的位線控制插塞108反應(yīng)來形成歐姆接觸(例如，金屬硅化物)的材料。例如，第一層可以包括鈦層(Ti)。
[0026]第二層可以包括能夠形成擴散阻擋層的材料，所述擴散阻擋層用于大體防止位線控制插塞108與位線電極110之間的相互擴散。例如，第二層可以包括氮化鎢層(WN)。關(guān)于氮化鎢層，在工藝期間的第一材料層(即，鈦層)與氮化鎢層的氮反應(yīng)，以在氮化鎢層的界面上形成氮化鈦層，氮化鈦層可以執(zhí)行用于大體防止位線控制插塞108與位線電極110之間的相互擴散的擴散阻擋層的作用。
[0027]第三層可以包括能夠增加包括鎢層的位線電極110的晶粒尺寸以減小位線電極110的電阻的材料。例如，第三層可以包括鶴娃氮化物層(WSiN, tungsten siliconnitride)。鎢硅氮化物層具有非晶狀態(tài)，并且用作一種增加鎢層的晶粒尺寸的用于鎢層的晶種(seed)。隨著鎢層的晶粒尺寸增加，鎢層的電阻減小。
[0028]形成在位線電極110上的第一硬掩模層111可以包括能夠在工藝期間大體防止在位線電極110和第一硬掩模層111之間形成絕緣材料的絕緣層。例如，形成在包括鎢層的位線電極Iio上的第一硬掩模層111可以包括利用爐以低壓形成的低壓氮化物層(LP氮化物)。此時，壓力是0.25托。
[0029]外圍電路區(qū)的襯底上形成有外圍柵PG。外圍柵PG可以包括順序地層疊了柵電介質(zhì)層113、第一柵電極114、第二阻擋層115、第三阻擋層116、第二柵電極117以及第二硬掩模層118的層疊結(jié)構(gòu)。
[0030]第一柵電極114、第二柵電極117以及第二硬掩模層118可以分別包括與單元區(qū)的位線控制插塞108、位線電極110以及第一硬掩模層111大體相同的材料。這是因為它們是經(jīng)由GBL工藝同時形成的。因此，第一柵電極114可以包括含硅層，其中，含硅層可以包括摻入雜質(zhì)的含硅層。具體地，對于第一柵電極114的摻雜，要摻入的雜質(zhì)的導(dǎo)電類型是基于外圍柵PG的導(dǎo)電類型來確定的。例如，當(dāng)外圍柵PG具有P型溝道時,第一柵電極114可以包括摻入P型雜質(zhì)的含硅層。第二柵電極117可以包括金屬性層，例如鎢層。第二硬掩模層118可以包括絕緣層，例如，在爐內(nèi)形成的低壓氮化物層。
[0031]第二阻擋層115和第三阻擋層116可以具有與第一阻擋層109大體相同的結(jié)構(gòu)。即，第二阻擋層115和第三阻擋層116可以包括順序地層疊了第一層、第二層以及第三層的疊層，這與第一阻擋層109相似。具體地，第二阻擋層115和第三阻擋層116可以包括順序地層疊了鈦層、氮化鎢層以及鎢硅氮化物層的疊層。
[0032]第二阻擋層115的厚度可以比第三阻擋層116的厚度大，第三阻擋層116可以具有與單元區(qū)的第一阻擋層109大體相同的厚度。即，外圍柵PG的高度可以具有比位線BL的高度大第二阻擋層115的厚度。
[0033]單元區(qū)的位線BL形成在位線間隔件112的側(cè)壁之間，外圍電路區(qū)的外圍柵PG形成在外圍間隔件119的側(cè)壁之間。位線間隔件112和外圍柵間隔件119可以包括絕緣層。例如，位線間隔件112和外圍柵間隔件119可以包括單層，所述單層包括氧化物層、氮化物層、或氮氧化物層，或者位線間隔件112和外圍柵間隔件119可以包括這些層的疊層。形成在位線BL的兩個側(cè)壁上的位線間隔件112的厚度可以與形成在外圍柵PG的兩個側(cè)壁上的外圍柵間隔件119的厚度大體相等或不同。
[0034]在具有上述結(jié)構(gòu)的半導(dǎo)體器件中，第一阻擋層109形成在單元區(qū)中，第二阻擋層115和第三阻擋層116層疊在外圍電路區(qū)中。因此，在大體保持外圍電路區(qū)的外圍柵PG的特性的同時，可以降低單元區(qū)的位線BL的高度，并且可以減小單元區(qū)的位線BL的寄生電容。因此,可以增加位線感測余量。
[0035]圖2A至圖21是說明制造具有如圖1A所示的結(jié)構(gòu)的半導(dǎo)體器件的步驟的截面圖。
[0036]如圖2A所示，在具有單元區(qū)和外圍電路區(qū)的襯底21中形成隔離層22。這里，隔離層22與圖1A中所示的隔離層102相同。因而，在單元區(qū)和外圍電路區(qū)中限定有源區(qū)?？梢岳脺\溝槽隔離(STI)工藝來形成隔離層22。
[0037]在單元區(qū)的襯底21中形成多個溝槽23A和23B。用于形成溝槽23A和23B的刻蝕工藝可以包括各向異性刻蝕。可以將溝槽23A和23B形成為同時跨過有源區(qū)和隔離層22的線圖案。此時，形成在有源區(qū)中的溝槽23B和形成在隔離層22中的溝槽23A可以具有大體相同的深度，或者形成在隔離層22中的溝槽23A可以具有比形成在有源區(qū)中的溝槽23B更大的深度。
[0038]在溝槽23A和23B的表面上形成柵電介質(zhì)層(未示出)。柵電介質(zhì)層可以由氧化物層形成，其中，可以利用熱氧化或自由基氧化來形成氧化物層。
[0039]在包括襯底21的所得結(jié)構(gòu)上形成柵導(dǎo)電層以填充溝槽23A和23B，然后順序地執(zhí)行平坦化和回刻蝕以形成部分地填充溝槽23A和23B的多個柵電極24。可以利用化學(xué)機械拋光(CMP )來執(zhí)行平坦化。
[0040]將絕緣材料沉積在包括襯底21的所得結(jié)構(gòu)上以填充溝槽23A和23B，然后執(zhí)行平坦化以在填充溝槽23A和23B的柵電極上形成覆蓋層25。覆蓋層25可以由絕緣層形成?？商孢x地，覆蓋層25可以填充溝槽23A和23B并且同時覆蓋包括襯底21的所得結(jié)構(gòu)。
[0041]因此，可以形成包括溝槽23A或23B、柵電介質(zhì)層(未示出)、柵電極24以及覆蓋層25的掩埋柵。
[0042]在包括襯底21的所得結(jié)構(gòu)上形成層間電介質(zhì)層26。層間電介質(zhì)層26可以由單層形成，所述單層包括氧化物層、氮化物層、或氮氧化物層，或者層間電介質(zhì)層26可以由這些
層的疊層形成。
[0043]在層間電介質(zhì)層26上形成外圍開放掩模(未不出),并且利用所述外圍開放掩模來刻蝕層間電介質(zhì)層26，使得暴露出外圍電路區(qū)的襯底21。
[0044]如圖2B所示，在外圍電路區(qū)的襯底21上形成柵電介質(zhì)層27。柵電介質(zhì)層27可以包括氧化硅層、氮氧化硅層或高k材料。當(dāng)柵電介質(zhì)層27包括高k材料時，還可以在襯底21與柵電介質(zhì)層27之間形成界面層。界面層可以包括氧化硅層或氮氧化硅層。高k材料具有比氧化硅SiO2的介電常數(shù)(大約3.9)更大的介電常數(shù)。
[0045]選擇性地刻蝕單元區(qū)的層間電介質(zhì)層26，以形成暴露出掩埋柵之間的襯底21的位線接觸孔28。
[0046]如圖2C所示，在包括襯底21的所得結(jié)構(gòu)上形成第一導(dǎo)電層29以填充單元區(qū)的位線接觸孔28，并且也在外圍電路區(qū)的柵電介質(zhì)層27上形成第一導(dǎo)電層29。第一導(dǎo)電層29可以包括含娃層。例如，第一導(dǎo)電層29可以包括多晶娃層。
[0047]單元區(qū)和外圍電路區(qū)的第一導(dǎo)電層29可以由未摻雜的層或摻入雜質(zhì)的層形成。
[0048]如圖2D所示，在第一導(dǎo)電層29上形成第一阻擋層30。第一阻擋層30可以具有層疊了不同材料層的疊層。例如，可以通過順序地層疊鈦層(Ti)、氮化鎢層(WN)以及鎢硅氮化物層(WSiN)來形成第一阻擋層30。例如，鈦層可以具有大約32A的厚度，氮化鎢層可以具有大約60 A的厚度，鎢硅氮化物層可以具有大約40 A的厚度。第一阻擋層30可以經(jīng)由物理氣相沉積(PVD)來形成。
[0049]如圖2E所示，在外圍電路區(qū)的第一阻擋層30上形成單元開放掩模31。利用單元開放掩模31來去除單元區(qū)的第一阻擋層30。因此，第一阻擋層30A僅形成在外圍電路區(qū)上，使得可以保證要形成在外圍電路區(qū)上的外圍柵PG的特性。此外，去除單元區(qū)的第一阻擋層30是為了減小后續(xù)位線BL的高度，使得可以減小寄生電容。因此，可以增加位線感測余量。這里，圖2E的第一阻擋層30A與圖1A的第二阻擋層115相對應(yīng)。
[0050]利用單兀開放掩模31來刻蝕第一導(dǎo)電層29。此時,刻蝕第一導(dǎo)電層29直到暴露出層間電介質(zhì)層26的表面。因此，形成初步位線接觸插塞29A，其包括填充在位線接觸孔28中的第一導(dǎo)電層29。
[0051]此外，可以不刻蝕單元區(qū)的第一導(dǎo)電層29。然而，由于單元區(qū)的后續(xù)位線的高度因為第一導(dǎo)電層29而增加，所以寄生電容增加，導(dǎo)致位線感測余量減小。在這點上，為了減小寄生電容，可以刻蝕第一導(dǎo)電層29。
[0052]如圖2F所示，在包括襯底21的所得結(jié)構(gòu)上形成第二阻擋層32。第二阻擋層32可以由層疊了不同材料層的疊層形成，并且可以具有與第一阻擋層30A大體相同的結(jié)構(gòu)。此時，為了大體防止要形成在單元區(qū)上的位線的高度增加，第二阻擋層32可以具有比第一阻擋層30A更小的厚度。例如，可以通過層疊鈦層(Ti)、氮化鎢層(WN)以及鎢硅氮化物層(WSiN)而在包括襯底21的所得結(jié)構(gòu)上形成第二阻擋層32，其中，鈦層可以具有大約25 A的厚度，氮化鎢層可以具有大約20 A的厚度，鎢硅氮化物層可以具有大約20 A的厚度。第二阻擋層32可以經(jīng)由物理氣相沉積(PVD)來形成。這里，圖2F的第二阻擋層32與圖1A的第一阻擋層109和第三阻擋層116相對應(yīng)。
[0053]在下文中，將描述單元區(qū)的第二阻擋層32。鈦層可以與單元區(qū)的初步位線接觸插塞29A反應(yīng)，以在初步位線接觸插塞29A與鈦層之間進一步形成鈦硅層TiSix，并且形成歐姆接觸。氮化鎢層可以在熱處理中在初步位線接觸插塞29A與鈦層之間溶解，并且可以與剩余的鈦層反應(yīng)以在氮化鎢層與鈦層之間進一步形成氮化鈦層TiN。此時，氮化鈦層可以用作阻擋層。鎢硅氮化物層是非晶層，并且會增加要形成在氮化鈦層上的后續(xù)鎢層的晶粒尺寸以減小后續(xù)鎢層的表面電阻(Rs)。第二阻擋層32的上述反應(yīng)可以以相同的方式應(yīng)用于外圍電路區(qū)。
[0054]如圖2G所示，在第二阻擋層32上形成第二導(dǎo)電層33。
[0055]可以利用電阻比第一導(dǎo)電層29更低的材料來形成第二導(dǎo)電層33，以減小單元區(qū)的后續(xù)位線和外圍電路區(qū)的后續(xù)外圍柵的總電阻。在這點上，第二導(dǎo)電層33可以由金屬性層形成。金屬性層可以包括金屬層、金屬氧化物層、金屬氮化物層等。例如，第二導(dǎo)電層33可以包括鎢層。第二導(dǎo)電層33可以具有大約210 A的厚度。為了獲得半導(dǎo)體器件中所需的電阻特性，需要大約210 \的厚度或更大的厚度。然而，在本發(fā)明的實施例中，由于第二阻擋層32中包括的鎢硅氮化物層增加了鎢層的晶粒尺寸以減小表面電阻，所以可以降低第二導(dǎo)電層33的高度。以這種方式，第二導(dǎo)電層33的高度降低，使得位線的寄生電容可以減小。這也可以增加位線感測余量。
[0056]在第二導(dǎo)電層33上形成硬掩模層34。硬掩模層34可以包括絕緣層。例如，硬掩模層34可以具有單層，所述單層包括氧化物層、氮化物層、氮氧化物層、或含碳層，或者硬掩模層34可以具有這些層的疊層。例如，硬掩模層34可以具有氮化物層，例如，氮化硅層。
[0057]為了補償由于單元區(qū)的位線(要經(jīng)由后續(xù)工藝形成的)的高度的減小而引起電阻的增加，可以在形成硬掩模層34時大體防止在包括第二導(dǎo)電層33的所得結(jié)構(gòu)上形成絕緣材料。具體地，當(dāng)硬掩模層34具有氮化物層時，由于在硬掩模層34與第二導(dǎo)電層33之間的界面處發(fā)生反應(yīng)，所以第二導(dǎo)電層33被消耗以形成絕緣材料，使得第二導(dǎo)電層33的厚度減小。當(dāng)?shù)诙?dǎo)電層33減小時，第二導(dǎo)電層33的體積減小，導(dǎo)致電阻增加。在這點上，為了大體防止第二導(dǎo)電層33的厚度減小，硬掩模層34可以包括利用爐的低壓氮化物層。
[0058]例如，當(dāng)?shù)诙?dǎo)電層33由鎢層形成并且硬掩模層34由氮化硅層形成時，可以將硬掩模層34形成為利用爐的低壓氮化物層。通常，可以多次重復(fù)地執(zhí)行如下單位循環(huán)，所述單位循環(huán)包括:1)將襯底裝載在腔室中，2)通過將凈化氣體注入到腔室中以及將凈化氣體排出到外部來執(zhí)行清潔工藝，以及3)將反應(yīng)氣體注入到腔室中以沉積氮化物層。然而，在本發(fā)明的實施例中，為了大體防止絕緣材料形成在第二導(dǎo)電層33與硬掩模層34之間，將若干個清潔步驟和沉積步驟設(shè)定為單位循環(huán)，并且多次重復(fù)單位循環(huán)。
[0059]更詳細(xì)地，單位循環(huán)包括:1)將襯底裝載在腔室中，2)通過將凈化氣體注入到腔室中以及將凈化氣體排出到外部來多次重復(fù)地執(zhí)行清潔工藝，以及3)重復(fù)地執(zhí)行將反應(yīng)氣體注入到腔室內(nèi)中以沉積氮化物層從而形成低壓氮化物層。此時，在沉積氮化物層之前，若干次地執(zhí)行凈化氣體的注入以清潔腔室的內(nèi)部，使得可以大體防止在第二導(dǎo)電層33和硬掩模層34之間形成絕緣材料。因此，表面電阻(Rs)減小?？梢岳玫獨鈦韴?zhí)行凈化氣體的注入，并且可以利用范圍在大約5500sccm至6500sccm的氮氣量。可以利用氨氣和二氯甲硅烷(DCS ;SiH2Cl2)來執(zhí)行氮化物層的沉積，可以利用范圍在大約IOOOsccm至HOOsccm的氨氣的量，并且可以利用范圍在大約IOOsccm至140sccm的DCS氣的量。此時，壓力低于
0.25托。當(dāng)在低于0.25托的壓力下執(zhí)行工藝時，沉積特性(諸如臺階覆蓋)可能惡化。當(dāng)在高于0.25托的壓力下執(zhí)行工藝時，由于沉積速率減小，所以生產(chǎn)率可能降低?？梢栽诜秶蠹s在710° C至730° C的溫度執(zhí)行形成硬掩模層34的工藝。
[0060]通過如上所述的這一系列工藝，形成了包括單元區(qū)的初步位線接觸插塞29A、第二阻擋層32、第二導(dǎo)電層33以及硬掩模層34的位線層疊。此外，形成了包括外圍電路區(qū)的柵電介質(zhì)層27、第一導(dǎo)電層29、第一阻擋層30、第二阻擋層32、第二導(dǎo)電層33以及硬掩模層34的外圍棚層置。
[0061]如圖2H所示，在硬掩模層34上形成第二掩模圖案(未示出)。可以利用光致抗蝕劑層來形成第二硬掩模圖案。
[0062]利用第二掩模圖案作為刻蝕掩模來同時執(zhí)行單元區(qū)的位線的圖案化和外圍電路區(qū)的外圍柵的圖案化。例如，順序地刻蝕單元區(qū)的硬掩模層34、第二導(dǎo)電層33以及第二阻擋層32以形成硬掩模層34A、第二導(dǎo)電層33A以及第二阻擋層32A。同時，刻蝕外圍電路區(qū)的硬掩模層34、第二導(dǎo)電層33、第二阻擋層32以及第一阻擋層30以形成硬掩模層34B、第二導(dǎo)電層33B、第二阻擋層32B以及第一阻擋層30B。
[0063]如圖21所示，利用第二掩模圖案(未示出)作為刻蝕掩模來同時刻蝕單元區(qū)的初步位線接觸插塞29A和外圍電路區(qū)的第一導(dǎo)電層29，從而形成單元區(qū)的位線接觸插塞29B，并且在外圍電路區(qū)中形成第一柵電極29C。
[0064]在單元區(qū)中形成位線接觸插塞29B，結(jié)果形成了層疊位線接觸插塞29B、第二阻擋層32A、第二導(dǎo)電層33A以及硬掩模層34A的位線BL。在外圍電路區(qū)中形成第一柵電極29C，結(jié)果形成了在柵電介質(zhì)層27上層疊了第一柵電極29C、第一阻擋層30B、第二阻擋層32B以及第二柵電極33B的外圍柵PG。
[0065]然后，去除第二掩模圖案。此外，可以在單元區(qū)的位線BL和位線接觸插塞29A的側(cè)壁上形成位線間隔件35A。同時，可以在外圍柵PG的兩個側(cè)壁上形成外圍柵間隔件35B。
[0066]此外，可以在形成外圍柵間隔件35B之前形成低濃度源極/漏極區(qū)，或可以在形成外圍柵間隔件35B之后形成高濃度源極/漏極區(qū)。
[0067]在本發(fā)明的實施例中，描述了 GBL刻蝕工藝。在GBL刻蝕工藝中，同時形成單元區(qū)的位線BL和外圍電路區(qū)的外圍柵間隔件35B。單元區(qū)的位線BL可以具有內(nèi)GBL (IGBL)結(jié)構(gòu)。在IGBL結(jié)構(gòu)中，將位線接觸插塞29B的線寬形成為與位線BL的線寬大體相等。然而，位線接觸插塞29B的線寬和位線BL的線寬比位線接觸孔28的線寬小。因此，可以保證與后續(xù)存儲節(jié)點接觸(SNC)的覆蓋余量。
[0068]圖3是說明根據(jù)本發(fā)明的實施例的半導(dǎo)體器件的位線寄生電容的曲線圖。
[0069]如圖3所示，部分“A”表示當(dāng)位線的阻擋層和外圍柵的阻擋層同時形成時(S卩，位線的高度和外圍柵的高度彼此大體相等)的圖，而部分“B”表示根據(jù)本發(fā)明的實施例的當(dāng)形成在位線上的阻擋層與形成在外圍柵上的阻擋層具有不同的結(jié)構(gòu)時(即，位線的高度比外圍柵的高度低)的圖。
[0070]參見部分“B”，與部分“A”相比較，當(dāng)位線的高度比外圍柵的高度低時，位線寄生電容的值可以根據(jù)圖而減小。因此，位線的高度可以根據(jù)本發(fā)明的實施例而減小，使得寄生電容可以減小，并且位線感測余量可以增加。
[0071]盡管已經(jīng)參照具體的實施例描述了本發(fā)明，但是對本領(lǐng)域技術(shù)人員顯然的是，在不脫離所附權(quán)利要求所限定的本發(fā)明的精神和范圍的情況下，可以進行各種變化和修改。
【權(quán)利要求】
1.一種半導(dǎo)體器件，包括: 襯底，所述襯底包括單元區(qū)和外圍電路區(qū)； 掩埋柵，所述掩埋柵形成在所述單元區(qū)的襯底中； 位線，所述位線形成在所述掩埋柵之間的單元區(qū)之上，并且包括第一阻擋層；以及 柵，所述柵形成在所述外圍電路區(qū)之上，并且包括第二阻擋層和第三阻擋層。
2.如權(quán)利要求1所述的半導(dǎo)體器件，其中，所述第一阻擋層具有與所述第三阻擋層的厚度大體相同的厚度。
3.如權(quán)利要求1所述的半導(dǎo)體器件，其中，所述第二阻擋層具有比所述第一阻擋層的厚度更大的厚度。
4.如權(quán)利要求3所述的半導(dǎo)體器件，其中，所述第一阻擋層、所述第二阻擋層以及所述第三阻擋層的每個包括疊層，所述疊層包括鈦層、氮化鎢層以及鎢硅氮化物層。
5.如權(quán)利要求1所述的半導(dǎo)體器件，還包括: 位線接觸插塞，所述位線接觸插塞形成在所述第一阻擋層之下以與所述掩埋柵耦接。
6.如權(quán)利要求5所述的半導(dǎo)體器件，其中，所述位線還包括形成在所述第一阻擋層之上的第一導(dǎo)電層。
7.如權(quán)利要求6所述的半導(dǎo)體器件，其中，所述柵還包括形成在所述第二阻擋層之下的第二導(dǎo)電層，以及形成在所述第三阻擋層之上的第三導(dǎo)電層。
8.如權(quán)利要求7所述的半導(dǎo)體器件，其中，所述位線接觸插塞和所述第二導(dǎo)電層包括多晶娃層。
9.如權(quán)利要求7所述的半導(dǎo)體器件，其中，所述第一導(dǎo)電層和所述第三導(dǎo)電層包括鎢層。
10.一種制造半導(dǎo)體器件的方法，所述方法包括以下步驟: 在襯底中形成單元區(qū)和外圍電路區(qū)； 在包括所述單元區(qū)和所述外圍電路區(qū)的所述襯底之上形成第一導(dǎo)電層； 在所述第一導(dǎo)電層之上形成第一阻擋層； 刻蝕所述第一阻擋層和所述第一導(dǎo)電層以在所述單元區(qū)中形成位線接觸插塞； 在所述單元區(qū)和所述外圍電路區(qū)之上形成第二阻擋層； 在所述第二阻擋層之上形成第二導(dǎo)電層；以及 刻蝕所述第二阻擋層、所述第二導(dǎo)電層以在所述單元區(qū)上形成位線，并且刻蝕所述第一阻擋層、所述第二阻擋層以及所述第二導(dǎo)電層以在所述外圍電路區(qū)中形成柵。
11.如權(quán)利要求10所述的方法，其中，所述第一導(dǎo)電層包括多晶硅層，所述第二導(dǎo)電層包括鶴層。
12.如權(quán)利要求11所述的方法，還包括以下步驟: 在由鎢層形成的所述第二導(dǎo)電層之上形成由氮化物層形成的硬掩模層。
13.如權(quán)利要求10所述的方法，其中，刻蝕所述第一阻擋層和所述第一導(dǎo)電層的步驟包括以下步驟: 在所述外圍電路區(qū)的第一阻擋層之上形成單元開放掩模；以及 利用所述單元開放掩模來刻蝕所述單元區(qū)的第一阻擋層和第一導(dǎo)電層。
14.如權(quán)利要求10所述的方法，其中，通過順序地層疊鈦層、氮化鎢層以及鎢硅氮化物層來形成所述第一阻擋層和所述第二阻擋層。
15.如權(quán)利要求10所述的方法，其中，所述第一阻擋層具有比所述第二阻擋層的厚度更大的厚度。
16.如權(quán)利要求10所述的方法，還包括以下步驟: 在所述單元區(qū)的襯底中形成多個掩埋柵。
17.如權(quán)利要求16所述的方法，還包括以下步驟: 在形成所述多個掩埋柵之后，在所述單元區(qū)的襯底之上形成層間電介質(zhì)層；以及 刻蝕所述層間電介質(zhì)層，以在所述單元區(qū)中形成用于所述位線接觸插塞的接觸孔。
18.如權(quán)利要求17所述的方法，其中，將所述接觸孔設(shè)置成與所述單元區(qū)中的所述掩埋柵耦接。
19.如權(quán)利要求18所述的方法，其中，所述多個掩埋柵的每個包括柵電極和所述柵電極之上的覆蓋層。
20.如權(quán)利要求19所述的方法，還包括以下步驟: 在所述外圍電路區(qū)中的第一導(dǎo)電層和襯底之間形成柵電介質(zhì)層。
【文檔編號】H01L23/50GK103681675SQ201310002517
【公開日】2014年3月26日 申請日期:2013年1月5日 優(yōu)先權(quán)日:2012年8月31日
【發(fā)明者】殷炳秀 申請人:愛思開海力士有限公司