專利名稱：芯片尺寸封裝結(jié)構(gòu)及其芯片尺寸封裝方法
技術(shù)領(lǐng)域：
本發(fā)明關(guān)于一種芯片尺寸封裝結(jié)構(gòu)及其芯片尺寸封裝方法；更具體而言，本發(fā)明關(guān)于一種通過后端輸出與外部電路耦合的芯片尺寸封裝結(jié)構(gòu)及其芯片尺寸封裝方法。
背景技術(shù)：
對于半導(dǎo)體產(chǎn)業(yè)而言，封裝與測試被歸類為后段工序，其中封裝作業(yè)主要用以提供產(chǎn)品保護、散熱、以及導(dǎo)通電路等功能。傳統(tǒng)的封裝作業(yè)是利用塑膠、陶磁、或金屬等材料，對自圓片(Wafer)切割后的芯片(chip)進行封裝，以保護芯片避免受到外界污染，并實現(xiàn)芯片與電子系統(tǒng)之間的電性連接、實體支撐以及散熱等效果。隨著科技的進步，芯片也朝多元化方向發(fā)展，而在市場需求下，亦發(fā)展出許多不同的封裝技術(shù)。然而，因應(yīng)電子產(chǎn)品朝向輕薄短小以及高性能的發(fā)展趨勢，傳統(tǒng)封裝技術(shù)因無法迎合現(xiàn)有電子產(chǎn)品的蛻變，而逐漸被新型封裝技術(shù)所取代。在新型封裝技術(shù)中，芯片尺寸封裝(Chip Size Package ;CSP)因具有尺寸小及成本低的潛在優(yōu)勢，已逐漸成為半導(dǎo)體封裝產(chǎn)業(yè)的一主要封裝技術(shù)。盡管芯片尺寸封裝具有相當吸引人的特點，但在技術(shù)層面上仍具有努力空間。舉例而言，由于芯片尺寸封裝必須滿足封裝完畢后所占的面積小于裸芯面積的120%的條件，故造成芯片與外部電路之間的耦合困難度相對增加。為了克服上述問題，傳統(tǒng)的芯片尺寸封裝通過形成一重布線路層于芯片的主動面上，使得芯片上的連接墊得以通過該重布線路層耦合至外部電路，藉以簡化芯片與外部電路之間的耦合復(fù)雜度。然而，隨著芯片的微小化，設(shè)置重布線路層于芯片上越趨困難。因此，針對個別芯片個別設(shè)置一重布線路層，若需兼顧厚度上的考量，則因須分別在芯片的主動面及非主動面上施做相關(guān)工序而產(chǎn)生額外工序上的成本負擔(dān)。有鑒于此，如何改善傳統(tǒng)的芯片尺寸封裝存有芯片與外部電路之間的耦合困難度過高的問題，實為業(yè)界亟需努力的目標。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種芯片尺寸封裝結(jié)構(gòu)及其芯片尺寸封裝方法。具體而言，本發(fā)明的芯片尺寸封裝方法通過直接接合具有多個外部連接墊的一基底至一圓片的一底面，使得該圓片的一頂面的多個芯片的多個連接墊可藉由該基底的這些外部連接墊耦合至外部電路。由于該基底的工序容易，且該芯片的這些連接墊與該基底的這些外部連接墊之間的耦合困難度低，使本發(fā)明的芯片尺寸封裝結(jié)構(gòu)及其芯片尺寸封裝方法已有效簡化芯片與外部電路之間的耦合困難度。 另一方面，由于該芯片的這些連接墊是通過該基底的這些外部連接墊耦合至外部電路，故在該圓片的該底面直接接合至該基底之前，該圓片的該底面可先行進行研磨，使該圓片的厚度可研磨的更加輕薄。此外，由于多了一層基底的保護，在切割該圓片為這些芯片時，亦可減少崩裂的發(fā)生機率，使提升產(chǎn)品良率以及降低制造成本。
為達上述目的，本發(fā)明提供了一種芯片尺寸封裝方法。該芯片尺寸封裝方法包含下列步驟:(a)研磨一圓片的一底面；(b)設(shè)置一基底的一底面于一載具；(c)通過一粘著層接合該已研磨圓片的該底面至該基底的一頂面；(d)分離該基底；(e)稱合該已研磨圓片的多個連接墊至該基底的多個外部連接墊,其中這些連接墊形成于該已研磨圓片的一頂面，且這些外部連接墊形成于該基底的一底面；以及(f)切割該已研磨圓片及該基底為多個芯片尺寸封裝結(jié)構(gòu)。為達上述目的，本發(fā)明更提供了一種芯片尺寸封裝結(jié)構(gòu)。該芯片尺寸封裝結(jié)構(gòu)包含一芯片、一基底及一粘著層。該芯片包含多個連接墊，其中這些連接墊形成于該芯片的一頂面。該基底包含多個外部連接墊，其中這些外部連接墊形成于該基底的一底面且耦合至該芯片的這些連接墊。該粘著層形成于該芯片的一底面及該基底的一頂面之間。在參閱圖示及隨后描述的實施方式后，所屬技術(shù)領(lǐng)域具通常知識者便可了解本發(fā)明的其他目的，以及本發(fā)明的技術(shù)手段及實施方式。


圖1為本發(fā)明的第一實 施例的一流程圖；圖2為本發(fā)明的第一實施例的一已研磨圓片I的一示意圖；圖3為本發(fā)明的第一實施例的一基底3與一載具5的一接合示意圖；圖4為本發(fā)明的第一實施例的已研磨圓片I與基底3的一接合示意圖；圖5為本發(fā)明的第一實施例的載具5的一分離示意圖；圖6為本發(fā)明的第一實施例的一芯片尺寸封裝結(jié)構(gòu)IOa的一不意圖；圖7為本發(fā)明的第一實施例的一芯片尺寸封裝結(jié)構(gòu)IOb的一不意圖；圖8為本發(fā)明的第一實施例的一芯片尺寸封裝結(jié)構(gòu)IOc的一示意圖；圖9為本發(fā)明的第一實施例的一芯片尺寸封裝結(jié)構(gòu)IOd的一不意圖；圖10為本發(fā)明的第一實施例的多個芯片尺寸封裝結(jié)構(gòu)IOe的一示意圖；圖11為本發(fā)明的第一實施例的多個芯片尺寸封裝結(jié)構(gòu)IOf的一示意圖；以及圖12為本發(fā)明的第一實施例的一芯片尺寸封裝結(jié)構(gòu)IOg的一示意圖。
具體實施例方式以下將通過實施例來解釋本發(fā)明的內(nèi)容，本發(fā)明的實施例并非用以限制本發(fā)明須在如實施例所述的任何特定的環(huán)境、應(yīng)用或特殊方式方能實施。因此，關(guān)于實施例的說明僅為闡釋本發(fā)明的目的，而非用以限制本發(fā)明。須說明者，以下實施例及圖示中，與本發(fā)明非直接相關(guān)的元件已省略而未繪示，且圖示中各元件間的尺寸關(guān)系僅為求容易了解，非用以限制實際實施的比例。本發(fā)明的第一實施例為一種芯片尺寸封裝方法。圖1為第一實施例的一流程圖。如圖1所不，在步驟S101,研磨一圓片的一底面。在步驟S103,設(shè)置一基底的一底面于一載具。在步驟S105，通過一粘著層接合該已研磨圓片的該底面至該基底的一頂面。在步驟S107，分離該基底。在步驟S109，耦合該已研磨圓片的多個連接墊至該基底的多個外部連接墊，其中這些連接墊形成于該已研磨圓片的一頂面，且這些外部連接墊形成于該基底的一底面。在步驟SI 11，切割該已研磨圓片及該基底為多個芯片尺寸封裝結(jié)構(gòu)。需說明者，上述各步驟的執(zhí)行順序為本實施例的一較佳實施方式，而非用以限定本發(fā)明。此外，本技術(shù)領(lǐng)域具通常知識者可基于本發(fā)明的發(fā)明精神，輕易理解適當?shù)卣{(diào)換上述各步驟的執(zhí)行順序仍可完成本發(fā)明，且仍屬于本案的請求保護范圍。圖2為本實施例的一已研磨圓片I的一示意圖。如圖2所示，一已研磨圓片I具有一頂面11及一底面13，且具有一厚度H1。已研磨圓片I包含多個芯片Ia及多個連接墊111，且這些連接墊111設(shè)置于頂面11上。進一步言，本實施例的芯片尺寸封裝方法可依實際需求對圓片的底面進行研磨，而已研磨圓片I的厚度Hl實質(zhì)上可介于35微米(μ m)至80微米(μ m)之間為本實施例的一較佳實施方式。然而，已研磨圓片I的厚度Hl亦可根據(jù)相關(guān)技術(shù)的增進而更輕薄，并不受限于此范圍；當然亦可增厚。圖3為本實施例的一 基底3與一載具5的一接合不意圖。如圖3所不,一基底3具有一頂面31及一底面33，且底面33被設(shè)置于一載具5上。基底3包含多個芯片基底3a及多個外部連接墊331，這些外部連接墊331設(shè)置于底面33?；?的尺寸實質(zhì)上與已研磨圓片I的尺寸相同，使可滿足封裝完畢后所占的面積小于裸芯面積的120%的條件。載具5用以作為一支撐物承載基底3，以避免后續(xù)已研磨圓片I與基底3接合后的厚度不足，導(dǎo)致生產(chǎn)機臺傳送困難度增加或產(chǎn)生異常反應(yīng)等可能性。因此，藉由載具5的承載，已研磨圓片I與基底3接合后的結(jié)構(gòu)將更為穩(wěn)固且易于機臺生產(chǎn)。需說明者，載具5為一可選擇的元件，且可為本技術(shù)領(lǐng)域具通常知識者視情況而選擇是否用之。圖4為本實施例的已研磨圓片I與基底3的一接合示意圖。如圖4所示，通過一粘著層7，已研磨圓片I的底面13將與基底3的頂面31相接合。需說明者，通過粘著層7進行上述接合動作是本實施例的一較佳實施方式，而本技術(shù)領(lǐng)域具通常知識者可輕易置換的接合技術(shù)皆屬本案請求保護的范圍。圖5為本實施例的載具5的一分離示意圖。如圖5所示，當已研磨圓片I的底面13與基底3的頂面31通過粘著層7相接合后，載具5將被分離。需說明者，當分離載具5后，本實施例的芯片尺寸封裝方法將先耦合已研磨圓片I的這些連接墊111至基底3的這些外部連接墊331，隨后才切割且分離已研磨圓片I為多個芯片尺寸封裝結(jié)構(gòu)10。為了易于說明，以下將利用芯片尺寸封裝結(jié)構(gòu)10說明已研磨圓片I的這些連接墊111耦合至基底31的這些外部連接墊331的各種不同實施方式。以下各種實施方式，將考量芯片基底3a包含一重布線路(RedistributionLayout)的情況。此外，采用包含重布線路的芯片基底3a是本實施例的一較佳實施方式，且本技術(shù)領(lǐng)域具通常知識者亦可根據(jù)以下各種實施方式的說明輕易思及當芯片基底3a不包含重布線路的實施方式。進一步言，包含重布線路的芯片基底3a意指于芯片基底3a的制作過程中，已根據(jù)不同需求通過重新布置基底3中的連接線路，藉以調(diào)整已研磨圓片I的這些連接墊111耦合至芯片基底3a的這些外部連接墊331的相對應(yīng)連接點位置。因此，相較于不包含重布線路的芯片基底3a僅能實施點對點直下式的耦合，包含重布線路芯片基底3a因其重布線路可耦合至這些外部連接墊331至少其中之一，使芯片基底3a的外部連接墊331與已研磨圓片I的這些連接墊111之間可通過重布線路進行更為彈性且靈活的耦合。圖6為本實施例的一芯片尺寸封裝結(jié)構(gòu)IOa的一示意圖。如圖6所示，芯片尺寸封裝結(jié)構(gòu)IOa包含一芯片la、一粘著層7及一芯片基底3a。芯片Ia包含至少一連接墊111，其中連接墊111形成于芯片Ia的一頂面，也就是形成于已研磨圓片I的頂面11。芯片基底3a包含至少一外部連接墊331及至少一內(nèi)部連接墊311，其中這些內(nèi)部連接墊311可通過一重布線路耦合至外部連接墊331。內(nèi)部連接墊331形成于芯片基底3a的一頂面，也就是形成于基底3的頂面31 ;而外部連接墊331則形成于芯片基底3a的一底面，也就是形成于基底3的底面33，用以與外部電路進行耦合。需說明者，外部連接墊331的數(shù)量可大于連接墊111的數(shù)量，以利外部連接墊331分別用于對內(nèi)部、外部的電性輸入及電性輸出使用。進一步言,通過一直通穿孔(Through Via)技術(shù),可在芯片Ia的連接墊111及芯片基底3a的內(nèi)部連接墊311之間形成多個連接通道20。接著，通過在各連結(jié)通道20內(nèi)形成一電性導(dǎo)通材料，芯片Ia的連接墊111可耦合至芯片基底3a的內(nèi)部連接墊311，并可通過該重布線路層耦合至芯片基底3a的外部連接墊331 ;而通過外部連接墊331，芯片Ia即可與外部電路進行耦合。圖7為本實施例的一芯片尺寸封裝結(jié)構(gòu)IOb的一示意圖。如圖7所示，芯片尺寸封裝結(jié)構(gòu)IOb包含一芯片la、一粘著層7及一芯片基底3a。芯片Ia包含至少一連接墊111，其中連接墊111形成于芯片Ia的一頂面，也就是形成于已研磨圓片I的頂面11。芯片基底3a包含至少一外部連接墊331及至少一內(nèi)部連接墊311，其中這些內(nèi)部連接墊311可通過一重布線路耦合至外部連接墊331。內(nèi)部連接墊311形成于芯片基底3a的一頂面，也就是形成于基底3的頂面31 ;而外部連接墊331則形成于芯片基底3a的一底面，也就是形成于基底3的底面33，用以與外部電路進行耦合。需說明者，外部連接墊331的數(shù)量可大于連接墊111的數(shù)量，以利外部連接墊331分別用于對內(nèi)部、外部的電性輸入及電性輸出使用。進一步言，通過印刷、涂布、電鍍或化學(xué)鍍等方式，可形成一圖案化電性連接層22于芯片Ia的該頂面(可視為已研磨圓片I的頂面11)，其中圖案化電性連接層22耦合至芯片Ia的這些連接墊11 1。之后，通過一直通穿孔技術(shù)，可在圖案化電性連接層22及芯片基底3a的內(nèi)部連接墊311之間形成多個連接通道20。接著，通過在各連結(jié)通道20內(nèi)形成一電性導(dǎo)通材料，芯片Ia的連接墊111可通過圖案化電性連接層22耦合至芯片基底3a的內(nèi)部連接墊311，并可通過該重布線路層耦合至芯片基底3a的外部連接墊331 ;而通過外部連接墊331，芯片Ia即可與外部電路進行耦合。圖8為本實施例的一芯片尺寸封裝結(jié)構(gòu)IOc的一示意圖。如圖8所示，芯片尺寸封裝結(jié)構(gòu)IOc包含一芯片la、一粘著層7及一芯片基底3a。芯片Ia包含至少一連接墊111，其中連接墊111形成于芯片Ia的一頂面，也就是形成于已研磨圓片I的頂面11。芯片基底3a包含至少一外部連接墊331，其中外部連接墊331形成于芯片基底3a的一底面，也就是形成于基底3的底面33，用以與外部電路進行耦合。需說明者，外部連接墊331的數(shù)量可大于連接墊111的數(shù)量，以利外部連接墊331分別用于對內(nèi)部、外部的電性輸入及電性輸出使用。進一步言,通過一直通穿孔技術(shù),可在芯片Ia的連接墊111及芯片基底3a的該底面(可視為基底3的底面33上)之間形成多個連接通道20。各連接通道20耦合至芯片基底3a的外部連接墊331及芯片基底3a的一重布線路至少其中之一。接著，通過在各連結(jié)通道20內(nèi)形成一電性導(dǎo)通材料，芯片Ia的連接墊111可直接耦合至芯片基底3a的外部連接墊331，或通過該重布線路耦合至芯片基底3a的外部連接墊331 ;而通過外部連接墊331，芯片Ia即可與外部電路進行耦合。圖9為本實施例的一芯片尺寸封裝結(jié)構(gòu)IOd的一示意圖。如圖9所示，芯片尺寸封裝結(jié)構(gòu)IOd包含一芯片la、一粘著層7及一芯片基底3a。芯片Ia包含至少一連接墊111，其中連接墊111形成于芯片Ia的一頂面，也就是形成于已研磨圓片I的頂面11。芯片基底3a包含至少一外部連接墊331，其中外部連接墊331形成于芯片基底3a的一底面，也就是形成于基底3的底面33，用以與外部電路進行耦合。需說明者，外部連接墊331的數(shù)量可大于連接墊111的數(shù)量，以利外部連接墊331分別用于對內(nèi)部、外部的電性輸入及電性輸出使用。進一步言，通過印刷、涂布、電鍍或化學(xué)鍍等方式，可形成一圖案化電性連接層22于芯片Ia的該頂面上(可視為已研磨圓片I的頂面11上)，其中圖案化電性連接層22耦合至芯片Ia的這些連接墊111。之后，通過一直通穿孔技術(shù)，可在圖案化電性連接層22及芯片基底3a的該底面(可視為基底3的底面33上)之間形成多個連接通道20。各連接通道20耦合至芯片基底3a的外部連接墊331及芯片基底3a的一重布線路至少其中之一。接著，通過在各連結(jié)通道20內(nèi)形成一電性導(dǎo)通材料，芯片Ia的連接墊111可通過圖案化電性連接層22直接耦合至芯片基底3a的外部連接墊331，或通過圖案化電性連接層22及該重布線路耦合至芯片基底3a的外部連接墊331 ;而通過外部連接墊331，芯片Ia即可與外部電路進行耦合。圖10為本實施例的多個芯片尺寸封裝結(jié)構(gòu)IOe的一示意圖。如圖10所示，各個芯片尺寸封裝結(jié)構(gòu)IOe包含一芯片la、一粘著層7與一芯片基底3a。各個芯片Ia包含至少一連接墊111，其中連接墊111形成于各個芯片Ia的一頂面，也就是形成于已研磨圓片I的頂面11。各個芯片基底3a包含至少一外部連接墊331，其中外部連接墊331形成于各個芯片基底3a的一底面，也就是形成于基底3的底面33，用以與外部電路進行耦合。需說明者，外部連接墊331的數(shù)量可大于連接墊111的數(shù)量，以利外部連接墊331分別用于對內(nèi)部、外部的電性輸入及電性輸出使用。進一步言，通過在已研磨圓片I及基底3進行刻蝕或切割，可暴露各個芯片基底3a的外部連接墊331及其重布線路其中之一于各個芯片尺寸封裝結(jié)構(gòu)IOe的至少一側(cè)邊。需說明者，上述刻蝕或切割是由已研磨圓片I往基底3的方向進行，且刻蝕或切割的路徑并未觸及基底3的底面33。換言之，已研磨圓片I及基底3并未實際被切割且分離為多個芯片尺寸封裝結(jié)構(gòu)10。之后，通過印刷、涂布、電鍍或化學(xué)鍍等方式，可形成一圖案化電性連接層22于各個芯片Ia的該頂面上(可視為已研磨圓片I的頂面11上)，并延伸至各個芯片尺寸封裝結(jié)構(gòu)IOe的該至少一側(cè)邊，其中圖案化電性連接層22耦合至各個芯片Ia的這些連接墊111及耦合至各個芯片Ia的這些連接墊111及重布線路其中之一。接著，各個芯片Ia的這些連接墊111即可通過圖案化電性連接層22直接耦合至各個芯片基底3a的外部連接墊331，或通過圖案化電性連接層22及各個芯片基底3a重布線路耦合至各個芯片基底3a的外部連接墊331。
圖11為本實施例的多個芯片尺寸封裝結(jié)構(gòu)IOf的一示意圖。如圖11所示，芯片尺寸封裝結(jié)構(gòu)IOf與芯片尺寸封裝結(jié)構(gòu)IOe的差異僅在于刻蝕或切割已研磨圓片I及基底3的過程中，各個芯片尺寸封裝結(jié)構(gòu)IOf的至少一側(cè)邊被刻蝕或切割為具有一傾斜角度的斜邊。接著，相似于圖10的說明，通過印刷、涂布、電鍍或化學(xué)鍍等方式，可形成一圖案化電性連接層22于各個芯片Ia的該頂面上(可視為已研磨圓片I的頂面11上)，并延伸至各個芯片尺寸封裝結(jié)構(gòu)IOf的具有該傾斜角度的該至少一側(cè)邊，其中圖案化電性連接層22耦合至各個芯片Ia的這些連接墊111及耦合至各個芯片Ia的這些連接墊111及其重布線路其中之一。接著，各個芯片Ia的這些連接墊111即可通過圖案化電性連接層22直接耦合至各個芯片基底3a的外部連接墊331，或通過圖案化電性連接層22及各個芯片基底3a重布線路耦合至各個芯片基底3a的外部連接墊331。圖12為本實施例的一芯片尺寸封裝結(jié)構(gòu)IOg的一示意圖。如圖12所示，芯片尺寸封裝結(jié)構(gòu)IOg包含一芯片la、一粘著層7及一芯片基底3a。芯片Ia包含至少一連接墊111，其中連接墊111形成于芯片Ia的一頂面，也就是形成于已研磨圓片I的頂面11。芯片基底3a包含至少一外部連接墊331，其中外部連接墊331形成于芯片基底3a的一底面，也就是形成于基底3的底面33，用以與外部電路進行耦合。需說明者，外部連接墊331的數(shù)量可大于連接墊111的數(shù)量，以利外部連接墊331分別用于對內(nèi)部、外部的電性輸入及電性輸出使用。 進一步言,通過一引線鍵合(Wire-bonding)技術(shù),芯片尺寸封裝結(jié)構(gòu)IOg的芯片Ia的連接墊111可耦合至芯片基底3a的外部連接墊331。具體而言，通過在芯片尺寸封裝結(jié)構(gòu)IOg的至少一側(cè)邊形成一導(dǎo)體柱42 (Conductive Pillar),再分別將芯片Ia的連接墊111以及芯片基底3a的外部連接墊331通過引線鍵合耦合至導(dǎo)體柱42的兩端，可使芯片Ia的連接墊111通過導(dǎo)體柱42耦合至芯片基底3a的外部連接墊331，而后再通過重布線路將線路引導(dǎo)至尚未使用的外部連接墊331以供對外連接。此外，上述引線鍵合所產(chǎn)生的線路布置以及導(dǎo)體柱42將通過一保護層40進行包覆，以避免該線路布置及導(dǎo)體柱42暴露在外。于是，通過上述引線鍵合技術(shù)，芯片Ia即可與外部電路進行耦合。通過圖6-圖12所述的不同實施方式的任一種，本領(lǐng)域具通常知識者皆可輕易思及本實施例的已研磨圓片I的連接墊111如何耦合至芯片基底3a的外部連接墊331。此夕卜，無論采用上述何種實施方式進行耦合，在耦合已研磨圓片I的連接墊111及芯片基底3a的外部連接墊331后，已研磨圓片I才進一步被切割且分離為多個芯片尺寸封裝結(jié)構(gòu)10。需說明者，切割已研磨圓片I是由芯片基底3a往已研磨圓片I的方向進行切割。需說明者，除了圖6-圖12所述的不同實施方式，本技術(shù)領(lǐng)域具通常知識者可根據(jù)上述揭露輕易思及的其他實施方式皆屬本案請求保護的范圍。本發(fā)明的第二實施例為一種芯片尺寸封裝結(jié)構(gòu)。該芯片尺寸封裝結(jié)構(gòu)包含一芯片、一基底及一粘著層。該芯片包含多個連接墊，其中這些連接墊形成于該芯片的一頂面。該基底包含多個外部連接墊，其中這些外部連接墊形成于該基底的一底面且耦合至該芯片的這些連接墊。該粘著層形成于該芯片的一底面及該基底的一頂面之間。具體而言，本實施例的芯片尺寸封裝結(jié)構(gòu)可視為通過第一實施例的芯片尺寸封裝方法所產(chǎn)生的各種芯片尺寸封裝結(jié)構(gòu)10。據(jù)此，本技術(shù)領(lǐng)域具通常知識者已可基于圖1至圖12以及第一實施例的相關(guān)說明，直接了解本實施例的芯片尺寸封裝結(jié)構(gòu)是如何產(chǎn)生，于此不再贅述。綜上所述，本發(fā)明的芯片尺寸封裝方法通過直接接合具有多個外部連接墊的一基底至一圓片的一底面，使得該圓片的一頂面的多個芯片的多個連接墊可藉由該基底的這些外部連接墊耦合至外部電路。由于該基底的工序容易，且該芯片的這些連接墊與該基底的這些外部連接墊之間的耦合困難度低，使本發(fā)明的芯片尺寸封裝結(jié)構(gòu)及其芯片尺寸封裝方法已有效簡化芯片與外部電路之間的耦合困難度。另一方面，由于該芯片的這些連接墊是通過該基底的這些外部連接墊耦合至外部電路，故在該圓片的該底面直接接合至該基底之前，該圓片的該底面可先行進行研磨，使該圓片的厚度可研磨的更加輕薄。此外，由于多了一層基底的保護，在切割該圓片為這些芯片時，亦可減少崩裂的發(fā)生機率，使提升產(chǎn)品良率以及降低制造成本。上述的實施例僅用來例舉本發(fā)明的實施方式，以及闡釋本發(fā)明的技術(shù)特征，并非用來限制本發(fā)明的保護范疇。任 何熟悉此技術(shù)者可輕易完成的改變或均等性的安排均屬于本發(fā)明所主張的范圍，本發(fā)明的權(quán)利保護范圍應(yīng)以申請專利范圍為準。
權(quán)利要求
1.一種芯片尺寸封裝(Chip Size Package ;CSP)方法,包含下列步驟: (a)研磨一圓片的一底面； (b)設(shè)置一基底的一底面于一載具； (C)通過一粘著層接合該已研磨圓片的該底面至該基底的一頂面； (d)分離該載具； (e)耦合該已研磨圓片的多個連接墊至該基底的多個外部連接墊，其中所述連接墊形成于該已研磨圓片的一頂面，且所述外部連接墊形成于該基底的一底面；以及 (f)切割該已研磨圓片及該基底為多個芯片尺寸封裝結(jié)構(gòu)。
2.如權(quán)利要求1所述的芯片尺寸封裝方法，其中該步驟(f)是由該基底往該已研磨圓片方向切割該已研磨圓 片及該基底為多個芯片尺寸封裝結(jié)構(gòu)。
3.如權(quán)利要求1所述的芯片尺寸封裝方法，其中該基底包含一重布線路(Redistribution Layout),該重布線路稱合至該基底的所述外部連接墊至少其中之一。
4.如權(quán)利要求3所述的芯片尺寸封裝方法，其中該基底的該頂面更包含多個內(nèi)部連接墊，所述內(nèi)部連接墊通過該重布線路耦合至所述外部連接墊，該步驟(e)更包含下列步驟: (el)通過一直通穿孔(Through Via)技術(shù)在該已研磨圓片的所述連接墊及所述內(nèi)部連接墊之間形成多個連接通道；以及 (e2)形成一電性導(dǎo)通材料于各該連接通道內(nèi)，使該已研磨圓片的所述連接墊耦合至所述內(nèi)部連接墊，并通過該重布線路耦合至該基底的所述外部連接墊。
5.如權(quán)利要求3所述的芯片尺寸封裝方法，其中該基底的該頂面更包含多個內(nèi)部連接墊，所述內(nèi)部連接墊通過該重布線路耦合至所述外部連接墊，該步驟(e)更包含下列步驟: (el)形成一圖案化電性連接層于該已研磨圓片的該頂面，該圖案化電性連接層耦合至該已研磨圓片的所述連接墊； (e2)通過一直通穿孔技術(shù)在該已研磨圓片的該電性連接層及所述內(nèi)部連接墊之間形成多個連接通道； (e3)形成一電性導(dǎo)通材料于各該連接通道內(nèi)，使該已研磨圓片的所述連接墊通過該圖案化電性連接層耦合至所述內(nèi)部連接墊，并通過該重布線路耦合至該基底的所述外部連接墊。
6.如權(quán)利要求3所述的芯片尺寸封裝方法，其中該步驟(e)更包含下列步驟: (el)通過一直通穿孔技術(shù)在該已研磨圓片的所述連接墊及該基底的該底面之間形成多個連接通道，各該連接通道耦合至該基底的所述外部連接墊及該基底的重布線路至少其中之一； (e2)形成一電性導(dǎo)通材料于各該連接通道內(nèi)，使該已研磨圓片的所述連接墊耦合至該基底的所述外部連接墊。
7.如權(quán)利要求3所述的芯片尺寸封裝方法，其中該步驟(e)更包含下列步驟: (el)形成一圖案化電性連接層于該已研磨圓片的該頂面，該圖案化電性連接層耦合至該已研磨圓片的所述連接墊； (e2)通過一直通穿孔技術(shù)在該已研磨圓片的該圖案化電性連接層及該基底的該底面之間形成多個連接通道，各該連接通道耦合至該基底的所述外部連接墊及該基底的重布線路至少其中之一；(e3)形成一電性導(dǎo)通材料于各該連接通道內(nèi)，使該已研磨圓片的所述連接墊通過該圖案化電性連接層耦合至該基底的所述外部連接墊。
8.如權(quán)利要求3所述的芯片尺寸封裝方法，其中該步驟(e)更包含下列步驟: (el)切割該已研磨圓片及該基底以暴露該基底的多個所述外部連接墊及該基底的重布線路其中之一于各該芯片尺寸封裝結(jié)構(gòu)的至少一側(cè)邊； (e2)形成一圖案化電性連接層于該已研磨圓片的該頂面并延伸至各該芯片尺寸封裝結(jié)構(gòu)的該至少一側(cè)邊，該圖案化電性連接層耦合至該已研磨圓片的所述連接墊以及耦合至該基底的多個所述外部連接墊及該基底的重布線路其中之一，使該已研磨圓片的所述連接墊通過所述圖案化電性連接層耦合至該基底的所述外部連接墊。
9.如權(quán)利要求8所述的芯片尺寸封裝方法，其中各該芯片尺寸封裝結(jié)構(gòu)的該至少一側(cè)邊為一斜邊。
10.如權(quán)利要求3所述的芯片尺寸封裝方法，其中該步驟(e)更包含下列步驟: (el)通過一引線鍵合(Wire-bonding)技術(shù)稱合該已研磨圓片的所述連接墊至該基底的所述外部連接墊。
11.一種芯片尺寸封裝結(jié)構(gòu),包含: 一芯片，包含多個連接墊，所述連接墊形成于該芯片的一頂面； 一基底，包含多個外部連接墊，所述外部連接墊形成于該基底的一底面；以及 一粘著層，形成于該芯片的一底面及該基底的一頂面之間； 其中，該芯片的所述連接墊耦合至該基底的所述外部連接墊。
12.如權(quán)利要求11所述的芯片尺寸封裝結(jié)構(gòu)，其中該基底包含一重布線路，該重布線路耦合至該基底的所述外部連接墊至少其中之一。
13.如權(quán)利要求12所述的芯片尺寸封裝結(jié)構(gòu)，其中該基底的該頂面更包含多個內(nèi)部連接墊，所述內(nèi)部連接墊通過該重布線路耦合至所述外部連接墊，該芯片的所述連接墊及所述內(nèi)部連接墊之間具有多個連接通道，各該連接通道內(nèi)形成一電性導(dǎo)通材料，使該芯片的所述連接墊耦合至所述內(nèi)部連接墊，并通過該重布線路耦合至該基底的所述外部連接墊。
14.如權(quán)利要求12所述的芯片尺寸封裝結(jié)構(gòu)，其中該基底的該頂面更包含多個內(nèi)部連接墊，所述內(nèi)部連接墊通過該重布線路耦合至所述外部連接墊，該芯片的該頂面更包含一圖案化電性連接層，該圖案化電性連接層耦合至該芯片的所述連接墊，該圖案化電性連接層及所述內(nèi)部連接墊之間具有多個連接通道，各該連接通道內(nèi)形成一電性導(dǎo)通材料，使該芯片的所述連接墊通過該圖案化電性連接層耦合至所述內(nèi)部連接墊，并通過該重布線路耦合至該基底的所述外部連接墊。
15.如權(quán)利要求12所述的芯片尺寸封裝結(jié)構(gòu)，其中該芯片的所述連接墊及該基底的該底面之間具有多個連接通道，各該連接通道耦合至該基底的所述外部連接墊及該基底的重布線路至少其中之一，各該連接通道內(nèi)形成一電性導(dǎo)通材料，使該芯片的所述連接墊耦合至該基底的所述外部連接墊。
16.如權(quán)利要求12所述的芯片尺寸封裝結(jié)構(gòu)，其中該芯片的該頂面更包含一圖案化電性連接層，該圖案化電性連接層耦合至該芯片的所述連接墊，該圖案化電性連接層及該基底的該底面具有多個連接通道，各該連接通道耦合至該基底的所述外部連接墊及該基底的重布線路至少其中之一，各該連接通道內(nèi)形成一電性導(dǎo)通材料，使該芯片的所述連接墊電性通過該圖案化電性連接層連接至該基底的所述外部連接墊。
17.如權(quán)利要求12所述的芯片尺寸封裝結(jié)構(gòu)，其中該芯片的該頂面具有一圖案化電性連接層，該圖案化電性連接層耦合至該芯片的所述連接墊并沿著該芯片尺寸封裝結(jié)構(gòu)的至少一側(cè)邊耦合至該基板的所述外部連接墊及該基板的重布線路其中之一，使該芯片的所述連接墊通過該圖案化電性連接層耦合至該基板的所述外部連接墊。
18.如權(quán)利要求17所述的芯片尺寸封裝結(jié)構(gòu)，其中該芯片尺寸封裝結(jié)構(gòu)的該至少一側(cè)邊為一斜邊。
19.如權(quán)利要求12所述的芯片尺寸封裝結(jié)構(gòu)，其中該芯片的所述連接墊通過一引線鍵合結(jié)構(gòu)耦合至該基板的 所述外部連接墊。
全文摘要
本發(fā)明提供一種芯片尺寸封裝結(jié)構(gòu)及其芯片尺寸封裝方法。該芯片尺寸封裝方法包含下列步驟研磨一圓片的一底面；設(shè)置一基底的一底面于一載具；通過一粘著層接合已研磨的該圓片的該底面至該基底的一頂面；分離該載具；耦合該圓片的多個連接墊至該基底的多個外部連接墊，其中這些連接墊形成于該圓片的一頂面，且這些外部連接墊形成于該基底的一底面；以及切割該圓片為多個芯片尺寸封裝結(jié)構(gòu)。
文檔編號H01L23/528GK103219253SQ201310020330
公開日2013年7月24日 申請日期2013年1月18日 優(yōu)先權(quán)日2012年1月20日
發(fā)明者林殿方 申請人:東琳精密股份有限公司